JPS6341991A - 画像処理装置のエッジ検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、画像処理装置のエツジ検出方法及びその回
路に関する。

［従来技術］ ２値画像の処理においては、その画像の特徴を抽出する
ため、第１２図に示すように、画像の外周図形、即も２
Ｍ１のＯと１の境弄を線画として求めエツジ検出処理が
行われる。

この処理を行うために、デジタル画像では次式の如き差
かを用いる。

△×・ｆ（ｉ、ｊ） ＝ｆ　　（ｉ、ｊ）−ｆ　　（ｉ−１，ｊ）・・・（１
） △ｙ−ｆ（ｉ、ｊ） ＝ｒ　　（ｉ、ｊ）−ｆ　　（ｉ、ｊ−１）・・・（２
） 八〇　・　ｆに、ｊ） ＝△Ｘ　−ｒ　（Ｉ　、ｊ　）　・ＣＯ５Ｏ＋Δｙ　　
−ｆ（：、Ｊ　）　　・ｓｉｎ　　θ・・・（３） しかしながらこの方法では、例えば画像線の中に１個だ
け割り込んだ自画像をエツジであると誤って検出してし
まうことがあるように、画像の方向によっては大きな影
響を受け、特に斜め線の検出を正確に行うことができな
いという問題点がある。

又、他の方法として、マスクパターンをかけて一致する
ところをエツジとするものがある。第１３図に代表的な
マスクパターンの列を示した。このパターンは、数学的
には（１）〜（３）式と一致する。

ここでφはＯでも１でも良く、マスクが一致するとＸ部
を１とする。

しかしながら、この方式による処理時間は、マスクパタ
ーンが４つあるので、全処理時間が（画５１１ｉ数）×
（１パターンの処理時間）×４となり、比較的大きな処
理時間を要してしまうという問題点があった。

［発明の目的］ この発明は上記問題点を改善し、第１にエツジ検出をよ
り正確に行うことができる画像処理装置のエツジ検出方
法を提供することを目的とする。

又、この発明は、第２に、エツジ検出をより高速に行う
ことができる画像処理装置のエツジ検出方法及びの回路
を提供することを目的とする。

Ｅ発明の概要］ 上記第１の目的を達成するためにこの発明では、エツジ
被検出画素と周囲８ビットの画素とで形成される方形マ
トリクスのコード和を求め、該和によって前記被検出画
素がエツジであるか否かを判定するようにした。ここに
、形状を表わすコードが「１」である場合のエツジ判定
基準は２〜４であり、形状を表わすコードがｒＯＪであ
る場合のγり定基準は５〜７である。

又、上記第１及び第２の目的を達成するためにこの発明
では、画像メモリから３行複数列についての列用を求め
、各列について自己の列と相隣り合う列の列用の総和を
一気に求め、各列の中心両像のエツジ検出を一気に行う
ようにした。

更に、前記第１及び第２の目的を達成するためにこの発
明では、画像処理装置のエツジ検出回路を、２値画を記
憶する画像メモリと、前記画像メモリから３行複数列の
画素を１択し記憶保持するラッチ回路と、該ラッチに記
憶保持された２値画コードの列用を一気に求めるυ目算
回路と、該回路の各列について自己の列と相隣り合う列
の列用の総和を合計し各列の中心画素がエツジであるか
否かを一気に判定するエツジ判定回路と、を備えて構成
し、複数ビットの検出を一気に行うことができるように
した。

〔実施例］ 以下、添付図面を用いてこの発明の実１！例を説明する
。

第１図〜第３図は特許請求の範囲第１項記載の発明につ
いての実施例を示し、第１図は原画を記憶した画像メモ
リの説明図、第２図は画素マトリクスの説明図、第３図
はエツジ検出処理の結末を記憶する画像メモリの説明図
である。

第１図に示すように、画像メモリ１には、エツジ検出す
べき２値画３が記憶されている。ここに、黒画素はコー
ド「１」で、白画素は「ｏ」で記憶されているとする。

本例では、第２図に示すように、前記画像メモリ１の被
検出画素ｆｏ、及びその周囲の画素ｆ、〜ｆ８で画素マ
トリクス５を形成し、全画素ｆＯ２「１・−ｒ８の画像
データの和Ｓが２〜４であれば画素ｆＯはエツジである
と判定する。

「ｎ−〇　ｏｒ　　１　　　　　　　　　　　　・・・
（４）Ｓ−ΣＦｎ　　（ｎ　＝Ｏ〜８　）　　　　　　
　　・＜５）ｉｆ　　　２≦Ｓ≦４ ｔｈｅｎ　　ｆｏ＝　１　　　　　　　　　　　　　−
＜６＞ｉｒＳ＜２　０ｒ　　４＜５ ｔｈｅｎ　　ｆｏ＝　Ｏ・＜７） そして、第３図に示すように、前記画像メモリ１に対応
する画像メモリ７を準備して、画素Ｆ。

がエツジであれば画素ＦＯに対応する画素に「１」を記
憶すると共に画素ＦｏがエツジでなければｒＯＪを記憶
する。

本例では、上記条１′ｒ式２≦Ｓ≦７１を用いてエツジ
部分を検出するがため、従来例（（１）〜（３）式及び
第１３図）と異なって、例えば、黒画素で全周を取り囲
まれた白画素部分をエツジと判定してしまうことがなく
、又、例えばコの字形状に黒画素で囲まれた白画素部分
をエツジであると誤って検出するようなことがない。

なお、画像メモリ７は、走査順に順次前の画像を消去す
ることとして画像メモリ１を１用するようにしても良い
。

第４図〜第１１図は特許請求の範囲第２項及び第３項に
記載の発明についての実施例を示すものであり、第４図
はエツジ検出回路のブロック図、第５図は画像メモリの
説明図、第６図は画像データラッチ回路のラッチ状態の
説明図である。又、第７図及び第８図はエツジ検出用Ｒ
ＯＭの回路構成の説明図、第９図及び第１０図は画像メ
モリへの結果２き込み処理の説明図、第１１図は検出結
果を記憶する画像メモリの説明図である。

第４図に示すように、エツジ検出回路はＣＰＵ９を有し
、該ＣＰＵ９と接続されるバス１１（データバス）には
、プログラム用ＲＯＭ１３と、画素メモリ１５とが接続
されている。

前記ＣＰＵ９は全体を総括制御するものである。

前記プログラム用ＲＯＭ１３は、エツジ検出用のプログ
ラムを格納し、第５図で詳述するように前記ＣＰＵ９と
協働し、所定のアルゴリズムでエツジ検出処理を行うも
のである。

前記画像メモリ１５は、第５図に示すように、１行が３
２バイト（２５６ビット）で２５６行の画素で形成され
、第１図に示した２値画３を記憶するものである。

前記バス１１には、アドレスデコーダ１７と、該デコー
ダ１７と接続される３個の画像データラッチ用のラッチ
回路１ｕ、ＬＭ、ＬＬが接続されている。

第６図に示すように、ラッチ回路ＬＵ、ＬＭ。

ＬＬは、アドレスデコーダ１７からの指令信号に基いて
、第５図に示した画像メモリ１５の一部から、８ビット
×３行の画像データＲＩＪ、ＲＭ、ＲＬを読み出して、
これをラッチする。アドレスデコーダ１７から順次指令
される読出し順は、アドレス大なる方から小なる方への
順である。即ち、第５図において、右から左へ１バイト
ごと、下から上へ１ビットづつ繰り上げられ順である。

前記ラッチ回路ＬＵ、ＬＭ、ＬＬには、８個の加算回路
ＣＯ〜Ｃｙ　　（ｃ２、Ｃ４、Ｃｓは図示せず）が接続
され、加算回路Ｃｅ　、Ｃ７と前記アドレスデコーダ１
１との間には２ビットの中間データラッヂ用のラッチ回
路１つが接続されている。

各加算回路ＣＺ；＝Ｏ〜８）は、ハード回路で構成され
、第６図に示したラッチデータについて、列和Ｓｉを２
ごットデータで求めるものである。

Ｓｉ　　＝Ｕｉ　　＋Ｍｉ　　＋ｌｉ　　　　　　　　
　　　・・・・・・（８）ラッチ回路１つは、加算回路
Ｃ６，Ｃ７の加算結果Ｓｓ　、ＳｙをＳ−ｅ　、Ｓ−７
として次ノエッジ検出のために保持するものである。

前記ラッチ回路１９と前記加算回路ｃＯ〜ｃ３には、下
位のエツジ検出用ＲＯＭ　２１が接続され、該ＲＯ１＼
１２１は、前記アドレスデコーダ１７及び前記バス１１
と接続されている。又、前記ラッチ回路Ｃ２〜Ｃ７には
、上位のエツジ検出用ＲＯＭ２３が接続され、該ＲＯＭ
２３は、前記アドレスデコーダ１７及び前記バス１１と
）ａ続されている。

エツジ検出用ＲＯＭ２１．２３の回路構成を第７図及び
第８図に示した。

エツジ検出用ＲＯｆＶＩ２１，２３は、１２ビットデー
タで決定される多数のアドレスにそれぞれ所定の４ピッ
１−データＤ−７〜Ｄ″６を対応させて記憶させたしの
である。

４ビットデータＤ−７〜Ｄ２及びＤ３〜Ｄ−６を形成す
る各ビットデータＤ１は、次式によって決定された「１
」又は「０」の値である。

Ｋ＝Ｓ（ｉ　）＋Ｓ（：　　Ｉ　）４−３（：　　２　
）・・・（９） ）「　　２≦に≦４ ｔｈｅｎＤ＋−１・・・（１０） ｉｆ　　　　Ｋ＞２　　　Ｏｒ　　　４＜Ｋｔｈｅｎ　
　　　Ｄ：　　　＝Ｏ”’　ど：１）以上の通りに設定
される８ビットデータＤ−７〜Ｄ２及びＤ３〜Ｄ−ａは
、ラッチ回路ＬＭがラッチした８ピツ１〜の画像データ
の各画素がエツジであるか否かを示すデータとなる。

エツジ検出用ＲＯＭ２１．２３は、前記アドレスデコー
ダ１７からのタイミング制御信号（Ｒｅａｄ）に基いて
、各１２ピツ］〜データで生成されたアドレス部分の８
とットデータＤ−７〜Ｄ″６を、第９図に示すように、
画像メ七り１５のラッチ回路ＬＬがラッチした部分に相
当する画ｍＬｏ　”Ｌ７に前の内容を更新して記憶する
。

以上示したエツジ検出用ＲＯＭ２１．２３の作用により
、第５図に示した画像メモリ１５は、第１０図に示した
ように、エツジ検出データで更新され、エツジ形状を記
憶するようになる。

エツジ検出回路の検出処理を第１１図に示した。

図示の如く、ステップ１１０１でアドレスデコーダ１７
はラッチ回路ＬＬＪ、ＬＭ、ＬＬにアドレスセットし、
ステップ１１ｏ２で、ラッチ１つをデータクリアする。

ステップ１１０３では、ラッチ回路ＬＵ、ＬＭ。

ＬＬが８ビットデータＲｕ、Ｒｙ、Ｒｕを読み出して、
ステップ１１０４で、加算回路Ｃｏ〜Ｃ７で加算処理を
行って列用ＳＯ〜Ｓ７を求め、ステップ１１ｏ５でラッ
チ回路１つは前の列用Ｓ７　。

Ｓ６を保持する。

次いで、ステップ１１０６で、エツジ検出ＲＯＭ２１．
２３は、データＳＯ〜８７．Ｓ−６゜８−７よりアドレ
ス生成し、ステップ１１０７゜１１０８で、該ＲＯ〜４
２１．２３の内容を画像メモリにヨキ込んで、ステップ
１１０９．１１１０で次の８ビット処理に移行する。

そして最後に、ステップ１１１１で作成終了を確認し、
第１０図に示す結果を（口てエツジ検出処理を終了する
。

本例では、ハード処理部（ラッチ回路ＬＩＪ、ＬＭ、Ｌ
Ｌ、１９及び加算回路ＣＯ〜Ｃ７並びにエツジ検出用Ｒ
ＯＭ２１．２３＞を主体として並列処理を行うことがで
きるため、処理を極めて高速に行うことができる。

しかも本例では、原理的にも第１図〜第３図に示した方
法を応用したものであるがため、エツジ検出精度が良好
である。

以上の実施例では、物体ないし形状を表わす画素を黒画
素「１」としそれ以外の画素を白画素ｒＯＪとして示し
たが、これとは逆に物体ないし形状を表わす画素を白画
素ｒＯＪとしそれ以外の画素を黒画素「１」で表わすこ
とができること勿論である。この場合、＜４＞、　（５
）式又は（＋０１．　（１１１式で示した２≦Ｓ≦４．
２≦に≦４なる条件式は、５≦Ｓ≦７．５≦に≦７に代
えられる。

なお、この発明は上記実施例に限定されるものではなく
、適宜の設計的変更を行うことにより、他の態様でも実
施し得るものである。

［発明の効果］ 以上の通り、特許請求の範囲第１項に記載の発明に係る
エツジ検出方法によれば高精度のエツジ検出を行うこと
ができる。

又、特許請求の範囲第２項及び第３項に記載の発明に係
るエツジ検出方法及びその回路によれば、複数ビットの
画素を並列処理することができるので、エツジ検出を高
速に行える。

【図面の簡単な説明】

第１図〜第３図は特許請求の範囲第１項記載の発明の実
施例を示し、第１図は原画を記憶した画像メモリの説明
図、第２図は画素マトリクスの説明図、第３図はエツジ
検出処理の結果を記憶する画像メモリの説明図である。 第４図〜第１１図は特許請求の範囲第２項及び第３項に
記載の発明の実施例を示すものであり、第４図はエツジ
検出回路のブロック図、第５図は画像メモリの説明図、
第６図は画像データラッチ回路のラッチ状態の説明図、
第７図及び第８図はエツジ検出用ＲＯＭの回路構成の説
明図、第９図及び第１０図は画像メモリへの結果書き込
み処理の説明図、第１１図は検出結果を記憶する画像メ
モリの説明図である。 第１２図及び第１３図は従来例を示し、第１２図はエツ
ジ検出例の説明図、第１３図はマスクパターンの説明図
である。 １．１５・・・画像メモリ 「０〜ｒ８・・・画素マトリクス ＬＩＪ、１Ｍ、ＬＬ・・・ラッチ回路 ＣＯ〜Ｃ７・・・加算回路 ２１．２３・・・エツジ検出用ＲＯＭ 代理人　弁理士　三　好　保　男 第５図 ７ｊＳ７図 第８図 第９図 第１０図 第Ｈ図 ２値画 第１２図

Claims (4)

【特許請求の範囲】
1. （１）次の工程（ａ）〜（ｄ）より成る画像処理装置の
   エッジ検出方法。 （ａ）２値画を画像メモリに記憶する工程。 （ｂ）前記２値画のエッジ被検出画素を中心としてその
   周囲８ビットの画素と共に方形マトリクスを規定する工
   程。 （ｃ）前記方形マトリクスについて２値コードの和を求
   める工程。 （ｄ）形状を表わす画素のコードが「１」他のコードが
   「０」である場合、前記２値コードの和が２〜４であれ
   ば前記マトリクスの中心画素はエッジであると判定する
   工程。
2. （２）次の工程（ａ）〜（ｄ）より成る画像処理装置の
   エッジ検出方法。 （ａ）２値画を画像メモリに記憶する工程。 （ｂ）前記画像メモリから３行複数列の画素を選択する
   工程。 （ｃ）前記３行の２値コードの列和を一気に求める工程
   。 （ｄ）各列について自己の列と相隣り合う列の列和の総
   和を一気に求め各列の中心画素がエッジであるか否かを
   全列について一気に判定する工程。
3. （３）２値画を記憶する画像メモリと、前記画像メモリ
   から３行複数列の画素を選択し記憶保持するラッチ回路
   と、該ラッチに記憶保持された２値画コードの列和を一
   気に求める加算回路と、該回路の各列について自己の列
   と相隣り合う列の列和の総和を一気に求め各列の中心画
   素がエッジであるか否かを全列について一気に判定する
   エッジ判定回路と、を備えて構成される画像処理装置の
   エッジ検出回路。
4. （４）前記エッジ判定回路は、前記加算回路の加算結果
   の入力でアドレス生成するものとして、生成されるアド
   レス位置に前記加算回路の加算結果に応じた判定結果を
   記憶するＲＯＭで構成されることを特徴とする特許請求
   の範囲第３項記載の画像処理装置のエッジ検出回路。