JPH08142455A - 画像形成装置 - Google Patents
画像形成装置Info
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- JPH08142455A JPH08142455A JP6291809A JP29180994A JPH08142455A JP H08142455 A JPH08142455 A JP H08142455A JP 6291809 A JP6291809 A JP 6291809A JP 29180994 A JP29180994 A JP 29180994A JP H08142455 A JPH08142455 A JP H08142455A
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- JP
- Japan
- Prior art keywords
- unit
- image forming
- signal
- central processing
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Accessory Devices And Overall Control Thereof (AREA)
- Facsimiles In General (AREA)
Abstract
(57)【要約】
【目的】 効果的な省電力制御を実現する画像形成装置
を提供する。 【構成】 画像形成装置は、ホルト命令によって内部動
作を停止するCPU1と、ROM2と、RAM3と、外
部ホスト装置と接続するためのインタフェイス7と、操
作スイッチや表示LEDが組み込まれたパネル部8と、
画像形成部6と、制御回路4などで構成される。CPU
1が最後の印字動作から所定時間経過するとホルト命令
によって節電モードに移行する。その後、インタフェイ
ス7が外部ホスト装置からデータを受信したり、パネル
部8の操作スイッチが操作されると、CPU1に割込み
信号INTが入り、印字動作を再開する。
を提供する。 【構成】 画像形成装置は、ホルト命令によって内部動
作を停止するCPU1と、ROM2と、RAM3と、外
部ホスト装置と接続するためのインタフェイス7と、操
作スイッチや表示LEDが組み込まれたパネル部8と、
画像形成部6と、制御回路4などで構成される。CPU
1が最後の印字動作から所定時間経過するとホルト命令
によって節電モードに移行する。その後、インタフェイ
ス7が外部ホスト装置からデータを受信したり、パネル
部8の操作スイッチが操作されると、CPU1に割込み
信号INTが入り、印字動作を再開する。
Description
【0001】
【産業上の利用分野】本発明は、記録媒体に画像を形成
するための画像形成装置に関し、特に非動作時に電力消
費の低減化が可能な画像形成装置に関する。
するための画像形成装置に関し、特に非動作時に電力消
費の低減化が可能な画像形成装置に関する。
【0002】
【従来の技術】従来、シリアルドットプリンタ等の画像
形成装置において、コンピュータ等の外部ホスト装置か
ら印字データの送信が一定時間途絶えると、モータや光
源等の電力消費が大きい部分の動作を停止させて省電力
状態に移行するものがある。
形成装置において、コンピュータ等の外部ホスト装置か
ら印字データの送信が一定時間途絶えると、モータや光
源等の電力消費が大きい部分の動作を停止させて省電力
状態に移行するものがある。
【0003】図6は、従来の電気的構成の一例を示すブ
ロック図である。この画像形成装置は、装置全体の動作
を管理するCPU(中央処理装置)61と、不揮発性メ
モリであるROM(リードオンリメモリ)62と、デー
タの書替えが可能なRAM(ランダムアクセスメモリ)
63と、外部ホスト装置(不図示)と接続するためのイ
ンタフェイス(I/F)67と、操作スイッチ等の信号
入力手段や表示LED(発光ダイオード)やブザー等の
信号表示手段が組み込まれたパネル部68と、記録媒体
に画像を形成するための画像形成部66と、画像形成部
66を制御するための制御回路64などで構成される。
ロック図である。この画像形成装置は、装置全体の動作
を管理するCPU(中央処理装置)61と、不揮発性メ
モリであるROM(リードオンリメモリ)62と、デー
タの書替えが可能なRAM(ランダムアクセスメモリ)
63と、外部ホスト装置(不図示)と接続するためのイ
ンタフェイス(I/F)67と、操作スイッチ等の信号
入力手段や表示LED(発光ダイオード)やブザー等の
信号表示手段が組み込まれたパネル部68と、記録媒体
に画像を形成するための画像形成部66と、画像形成部
66を制御するための制御回路64などで構成される。
【0004】CPU61は、ROM62に格納されたプ
ログラムに従って、データ入出力、データ転送、演算等
の信号処理を行う。ROM62は、CPU61の動作に
必要なプログラムおよびデータや文字コードや文字フォ
ントなど印字に必要なデータを格納している。RAM6
3は、CPU61のワークエリア、外部ホスト装置から
の受信データの一時保管や文書データの展開などに使用
される。インタフェイス67は、外部ホスト装置との間
でデータの授受を行う。このようなCPU61、ROM
62、RAM63、インタフェイス67、パネル部68
および制御回路64はアドレスバス、データバス、コン
トロールバス等から成るバス69によって相互に接続さ
れている。また、CPU61の内部には、動作タイミン
グを決めるクロックCKを発生するクロック回路60が
内蔵されており、制御回路64にも供給されている。
ログラムに従って、データ入出力、データ転送、演算等
の信号処理を行う。ROM62は、CPU61の動作に
必要なプログラムおよびデータや文字コードや文字フォ
ントなど印字に必要なデータを格納している。RAM6
3は、CPU61のワークエリア、外部ホスト装置から
の受信データの一時保管や文書データの展開などに使用
される。インタフェイス67は、外部ホスト装置との間
でデータの授受を行う。このようなCPU61、ROM
62、RAM63、インタフェイス67、パネル部68
および制御回路64はアドレスバス、データバス、コン
トロールバス等から成るバス69によって相互に接続さ
れている。また、CPU61の内部には、動作タイミン
グを決めるクロックCKを発生するクロック回路60が
内蔵されており、制御回路64にも供給されている。
【0005】画像形成部66は、記録媒体に印字を行う
印字ヘッドや、印字ヘッドを搭載したキャリッジ(C
R)を記録媒体の幅方向に移送するCRモータや、記録
媒体を一定量ずつ搬送するPF(ペーパフィード)モー
タなどの駆動ユニットを備える。ドライブ回路65は、
制御回路64からの制御信号に基づいて画像形成部66
の各駆動ユニットを駆動する。
印字ヘッドや、印字ヘッドを搭載したキャリッジ(C
R)を記録媒体の幅方向に移送するCRモータや、記録
媒体を一定量ずつ搬送するPF(ペーパフィード)モー
タなどの駆動ユニットを備える。ドライブ回路65は、
制御回路64からの制御信号に基づいて画像形成部66
の各駆動ユニットを駆動する。
【0006】このような画像形成装置には、デジタル信
号を扱うロジック系の回路に電力を供給するロジック電
源71と、モータ等の比較的大電力を必要とするユニッ
トに電力を供給するドライブ電源70とが設けらる。ド
ライブ電源70は電源ラインV3を介してドライブ回路
65に電力供給する。
号を扱うロジック系の回路に電力を供給するロジック電
源71と、モータ等の比較的大電力を必要とするユニッ
トに電力を供給するドライブ電源70とが設けらる。ド
ライブ電源70は電源ラインV3を介してドライブ回路
65に電力供給する。
【0007】一方、ロジック電源71はたとえばTTL
やCMOSに適合する直流5Vを電源ラインV1に出力
し、CPU61、ROM62、RAM63、インタフェ
イス67、パネル部68、制御回路64および後述する
電源切断回路72に供給している。また、電源ラインV
1の一部はリレー等の電源切断回路72を介して電源ラ
インV2となって、パネル部68および制御回路64に
おける電力供給の遮断可能部分に接続されている。電源
切断回路72は、制御回路64からの節電信号SPがハ
イレベルであるとき電源ラインV2へ電力を供給し、一
方、節電信号SPがローレベルであるとき電源ラインV
2への電力供給を遮断する。
やCMOSに適合する直流5Vを電源ラインV1に出力
し、CPU61、ROM62、RAM63、インタフェ
イス67、パネル部68、制御回路64および後述する
電源切断回路72に供給している。また、電源ラインV
1の一部はリレー等の電源切断回路72を介して電源ラ
インV2となって、パネル部68および制御回路64に
おける電力供給の遮断可能部分に接続されている。電源
切断回路72は、制御回路64からの節電信号SPがハ
イレベルであるとき電源ラインV2へ電力を供給し、一
方、節電信号SPがローレベルであるとき電源ラインV
2への電力供給を遮断する。
【0008】図7は、図6の動作を示すフローチャート
である。まず画像形成装置の電源が投入されると、ステ
ップs1においてRAM63、制御回路64、インタフ
ェイス67、パネル部68および制御回路64の初期設
定を行って、次のステップs2において制御回路64を
介してドライブ回路65および画像形成部66を動作さ
せ、印字位置や印字条件等を初期化する初期動作を行っ
て、印字スタンバイの状態になる。この状態で外部ホス
ト装置からの印字命令を受信すると、印字動作を開始す
ることができる。
である。まず画像形成装置の電源が投入されると、ステ
ップs1においてRAM63、制御回路64、インタフ
ェイス67、パネル部68および制御回路64の初期設
定を行って、次のステップs2において制御回路64を
介してドライブ回路65および画像形成部66を動作さ
せ、印字位置や印字条件等を初期化する初期動作を行っ
て、印字スタンバイの状態になる。この状態で外部ホス
ト装置からの印字命令を受信すると、印字動作を開始す
ることができる。
【0009】次にステップs3において時間計測用のタ
イマーをスタートし、ステップs4において外部ホスト
装置から印字データが入力されているか否かを判定し、
データ入力が無ければステップs10に移行して、タイ
マーが計時を開始してから一定時間経過するまでステッ
プs4およびs10を繰り返す。
イマーをスタートし、ステップs4において外部ホスト
装置から印字データが入力されているか否かを判定し、
データ入力が無ければステップs10に移行して、タイ
マーが計時を開始してから一定時間経過するまでステッ
プs4およびs10を繰り返す。
【0010】一方、ステップs4において外部ホスト装
置からのデータ入力があれば、ステップs5へ移行して
タイマー動作を停止して、ステップs6においてRAM
63に格納された受信データに基づいて文書データを展
開し、制御回路64を介してドライブ回路65および画
像形成部66を動作させ、記録媒体に印字を行う。ステ
ップs7で印字が終了したか否かを判定し、さらにステ
ップs8で印字データの有無を判定して、印字データの
印字を終えるまで一連の動作を繰り返す。印字すべきデ
ータが無くなると、ステップs9でタイマーを再スター
トする。
置からのデータ入力があれば、ステップs5へ移行して
タイマー動作を停止して、ステップs6においてRAM
63に格納された受信データに基づいて文書データを展
開し、制御回路64を介してドライブ回路65および画
像形成部66を動作させ、記録媒体に印字を行う。ステ
ップs7で印字が終了したか否かを判定し、さらにステ
ップs8で印字データの有無を判定して、印字データの
印字を終えるまで一連の動作を繰り返す。印字すべきデ
ータが無くなると、ステップs9でタイマーを再スター
トする。
【0011】こうして初期動作または最後の印字動作が
終了した時点から一定時間計測して、その期間中に新た
な印字データを受信したか否かを監視している。印字デ
ータが無くなってから一定時間経過すると、ステップs
11へ移行してタイマー動作を停止して、ステップs1
2でドライブ回路65の動作を停止し、ドライブ電源7
0から画像形成部66への電力供給を停止する。こうし
てCRモータやPFモータ等の通電が全て遮断され、こ
の段階で比較的大きな節電が可能になる。
終了した時点から一定時間計測して、その期間中に新た
な印字データを受信したか否かを監視している。印字デ
ータが無くなってから一定時間経過すると、ステップs
11へ移行してタイマー動作を停止して、ステップs1
2でドライブ回路65の動作を停止し、ドライブ電源7
0から画像形成部66への電力供給を停止する。こうし
てCRモータやPFモータ等の通電が全て遮断され、こ
の段階で比較的大きな節電が可能になる。
【0012】次のステップs13において、節電信号S
Pをローレベルに設定して電源ラインV2への電力供給
を遮断する。この段階で、パネル部68の一部、たとえ
ば表示LED等と制御回路64の一部の通電が停止する
ことによって、ロジック系の一部の電力消費を節約して
いる。次のステップs14において、ステップs4と同
様に、外部ホスト装置から印字データが入力されるまで
待機する。
Pをローレベルに設定して電源ラインV2への電力供給
を遮断する。この段階で、パネル部68の一部、たとえ
ば表示LED等と制御回路64の一部の通電が停止する
ことによって、ロジック系の一部の電力消費を節約して
いる。次のステップs14において、ステップs4と同
様に、外部ホスト装置から印字データが入力されるまで
待機する。
【0013】データ入力が再開すると、ステップs15
において節電信号SPをハイレベルに設定して電源ライ
ンV2への電力供給を再開し、ステップs1に戻りロジ
ック系および駆動系の初期化を再び行って、印字動作を
実行する。
において節電信号SPをハイレベルに設定して電源ライ
ンV2への電力供給を再開し、ステップs1に戻りロジ
ック系および駆動系の初期化を再び行って、印字動作を
実行する。
【0014】このように印字すべきデータが存在しない
状態が一定時間継続すると、ロジック系の一部および駆
動系の通電を停止することによって、省電力制御が可能
になる。
状態が一定時間継続すると、ロジック系の一部および駆
動系の通電を停止することによって、省電力制御が可能
になる。
【0015】また、他の先行技術として特開平6−26
6463号があり、ホスト装置から制御信号が入力され
るまで発振器を停止させて、CPUの動作を停止する画
像形成装置が開示されている。
6463号があり、ホスト装置から制御信号が入力され
るまで発振器を停止させて、CPUの動作を停止する画
像形成装置が開示されている。
【0016】
【発明が解決しようとする課題】しかしながら、図6お
よび図7に示す従来の画像形成装置では、電源ラインV
2が電力供給するロジック系の一部および駆動系に関す
る節電は可能になるが、電源ラインV1が電力供給する
部分、すなわちCPU60、ROM62、RAM63な
どに関する部分は、省電力制御の対象外となっている。
したがって、電源切断回路72を必要とするにも拘ら
ず、大きな節電効果は実現できない。
よび図7に示す従来の画像形成装置では、電源ラインV
2が電力供給するロジック系の一部および駆動系に関す
る節電は可能になるが、電源ラインV1が電力供給する
部分、すなわちCPU60、ROM62、RAM63な
どに関する部分は、省電力制御の対象外となっている。
したがって、電源切断回路72を必要とするにも拘ら
ず、大きな節電効果は実現できない。
【0017】たとえばワードプロセッサなどのようにホ
スト装置と印字装置が一体化した装置では、ホスト装置
側の制御によってロジック電源を遮断するという省電力
制御方法が可能である。しかし、ホスト装置と印字装置
とが分離している場合には、ホスト装置側の制御によっ
てロジック電源を遮断するには特別のインタフェイスを
用意する必要がある。また印字装置単独でロジック電源
の遮断という省電力制御を行うことは自らの電源を断ち
切ることになり、次の復帰動作が難しい。
スト装置と印字装置が一体化した装置では、ホスト装置
側の制御によってロジック電源を遮断するという省電力
制御方法が可能である。しかし、ホスト装置と印字装置
とが分離している場合には、ホスト装置側の制御によっ
てロジック電源を遮断するには特別のインタフェイスを
用意する必要がある。また印字装置単独でロジック電源
の遮断という省電力制御を行うことは自らの電源を断ち
切ることになり、次の復帰動作が難しい。
【0018】そこで、ロジック電源の遮断時に電池など
のバックアップ電源に切替える方法が考えられるが、C
PU、ROM、RAMが動作した状態では消費電流がか
なり残存するため、バックアップ電源の消耗が著しく、
長時間動作を保証するには大容量で大型のバックアップ
電源が不可欠となる。
のバックアップ電源に切替える方法が考えられるが、C
PU、ROM、RAMが動作した状態では消費電流がか
なり残存するため、バックアップ電源の消耗が著しく、
長時間動作を保証するには大容量で大型のバックアップ
電源が不可欠となる。
【0019】そのため、印字装置単体における省電力制
御の対象は、ドライブ電源の遮断のみ、あるいはせいぜ
いロジック系の一部、たとえば表示LEDの消灯などに
限られている。
御の対象は、ドライブ電源の遮断のみ、あるいはせいぜ
いロジック系の一部、たとえば表示LEDの消灯などに
限られている。
【0020】本発明の目的は、省電力制御の対象をロジ
ック系回路の大部分に拡大して、より効果的な節電を実
現できる画像形成装置を提供することである。
ック系回路の大部分に拡大して、より効果的な節電を実
現できる画像形成装置を提供することである。
【0021】
【課題を解決するための手段】本発明は、プログラムに
従って信号処理を行う中央処理部と、プログラムおよび
データを格納するためのメモリ部と、外部ホスト装置と
接続するためのインタフェイス部と、信号入力手段およ
び信号表示手段を含むパネル部と、記録媒体に画像を形
成するための画像形成部と、画像形成部を制御するため
の制御部と、中央処理部、メモリ部、インタフェイス
部、パネル部および制御部を相互に接続するためのバス
とを備える画像形成装置において、前記中央処理部は割
込み信号のレベルが変化するまで全ての動作を停止する
一時停止モードを有し、外部ホスト装置から前記インタ
フェイス部への信号入力が所定時間途絶えると中央処理
部は一時停止モードに移行するとともに、前記インタフ
ェイス部または前記パネル部からの信号入力が発生する
と該割込み信号のレベルを変化させて、中央処理部は一
時停止モードを解除することを特徴とする画像形成装置
である。また本発明は、前記中央処理部の動作タイミン
グを決めるクロックを発生するクロック発生部を備え、
前記中央処理部が一時停止モードに移行するとクロック
発生部の動作が停止し、一方、前記インタフェイス部ま
たは前記パネル部からの信号入力が発生するとクロック
発生部の動作が再開することを特徴とする。また本発明
は、クロック発生部の動作が再開して所定時間経過後
に、中央処理部の割込み信号のレベルを変化させること
を特徴とする。
従って信号処理を行う中央処理部と、プログラムおよび
データを格納するためのメモリ部と、外部ホスト装置と
接続するためのインタフェイス部と、信号入力手段およ
び信号表示手段を含むパネル部と、記録媒体に画像を形
成するための画像形成部と、画像形成部を制御するため
の制御部と、中央処理部、メモリ部、インタフェイス
部、パネル部および制御部を相互に接続するためのバス
とを備える画像形成装置において、前記中央処理部は割
込み信号のレベルが変化するまで全ての動作を停止する
一時停止モードを有し、外部ホスト装置から前記インタ
フェイス部への信号入力が所定時間途絶えると中央処理
部は一時停止モードに移行するとともに、前記インタフ
ェイス部または前記パネル部からの信号入力が発生する
と該割込み信号のレベルを変化させて、中央処理部は一
時停止モードを解除することを特徴とする画像形成装置
である。また本発明は、前記中央処理部の動作タイミン
グを決めるクロックを発生するクロック発生部を備え、
前記中央処理部が一時停止モードに移行するとクロック
発生部の動作が停止し、一方、前記インタフェイス部ま
たは前記パネル部からの信号入力が発生するとクロック
発生部の動作が再開することを特徴とする。また本発明
は、クロック発生部の動作が再開して所定時間経過後
に、中央処理部の割込み信号のレベルを変化させること
を特徴とする。
【0022】
【作用】本発明に従えば、中央処理部がホルト(HAL
T)命令を実行すると、自動的に内部動作を停止して一
時停止モードになり(ホルト状態)、このモードでは周
辺回路との入出力動作が停止して、クロック動作による
電力消費が抑制される。一時停止モードに移行した中央
処理部は、リセット、マスク不能割込み、マスク可能割
込みなどで例示される割込み信号のレベルが変化する
と、一時停止モードを解除して、通常動作に復帰する。
T)命令を実行すると、自動的に内部動作を停止して一
時停止モードになり(ホルト状態)、このモードでは周
辺回路との入出力動作が停止して、クロック動作による
電力消費が抑制される。一時停止モードに移行した中央
処理部は、リセット、マスク不能割込み、マスク可能割
込みなどで例示される割込み信号のレベルが変化する
と、一時停止モードを解除して、通常動作に復帰する。
【0023】そこで、外部ホスト装置からインタフェイ
ス部への信号入力が所定時間途絶えると中央処理部は一
時停止モードに移行することによって、メモリ部や制御
部などの周辺回路の動作も併せて停止するため、電力消
費が格段に抑制される。一方、インタフェイス部または
パネル部からの信号入力が発生すると割込み信号のレベ
ルを変化させて、中央処理部は一時停止モードを解除す
るため、データ受信やスイッチ操作に遅れることなく速
やかに印字動作を再開できる。
ス部への信号入力が所定時間途絶えると中央処理部は一
時停止モードに移行することによって、メモリ部や制御
部などの周辺回路の動作も併せて停止するため、電力消
費が格段に抑制される。一方、インタフェイス部または
パネル部からの信号入力が発生すると割込み信号のレベ
ルを変化させて、中央処理部は一時停止モードを解除す
るため、データ受信やスイッチ操作に遅れることなく速
やかに印字動作を再開できる。
【0024】また、中央処理部の一時停止モード移行に
併せてクロック発生部の動作を停止することで、クロッ
ク発生部およびその周辺回路の電力消費も抑制できる。
併せてクロック発生部の動作を停止することで、クロッ
ク発生部およびその周辺回路の電力消費も抑制できる。
【0025】また、インタフェイス部またはパネル部か
らの信号入力が発生するとクロック発生部の動作が再開
し、そこから所定時間経過後に中央処理部の割込み信号
のレベルを変化させている。したがって、クロックが充
分安定してから中央処理部は通常動作に復帰することに
なり、クロック不安定による誤動作を確実に防止でき
る。
らの信号入力が発生するとクロック発生部の動作が再開
し、そこから所定時間経過後に中央処理部の割込み信号
のレベルを変化させている。したがって、クロックが充
分安定してから中央処理部は通常動作に復帰することに
なり、クロック不安定による誤動作を確実に防止でき
る。
【0026】
【実施例】図1は、本発明の一実施例の電気的構成を示
すブロック図である。画像形成装置は、装置全体の動作
を管理するCPU(中央処理装置)1と、不揮発性メモ
リであるROM(リードオンリメモリ)2と、データの
書替えが可能なRAM(ランダムアクセスメモリ)3
と、外部ホスト装置(不図示)と接続するためのインタ
フェイス(I/F)7と、操作スイッチ等の信号入力手
段や表示LED(発光ダイオード)やブザー等の信号表
示手段が組み込まれたパネル部8と、記録媒体に画像を
形成するための画像形成部6と、画像形成部6を制御す
るための制御回路4などで構成される。
すブロック図である。画像形成装置は、装置全体の動作
を管理するCPU(中央処理装置)1と、不揮発性メモ
リであるROM(リードオンリメモリ)2と、データの
書替えが可能なRAM(ランダムアクセスメモリ)3
と、外部ホスト装置(不図示)と接続するためのインタ
フェイス(I/F)7と、操作スイッチ等の信号入力手
段や表示LED(発光ダイオード)やブザー等の信号表
示手段が組み込まれたパネル部8と、記録媒体に画像を
形成するための画像形成部6と、画像形成部6を制御す
るための制御回路4などで構成される。
【0027】CPU1は、ROM2に格納されたプログ
ラムに従って、データ入出力、データ転送、演算等の信
号処理を行う。CPU1は、消費電力の点でCMOSタ
イプのものを使用することが好ましく、たとえばZ80
タイプ(型番「LH5080L」、シャープ製)などが
例示され、CPU1がホルト命令を実行すると、自動的
に内部動作を停止してホルト状態になるパワーセーブモ
ード(一時停止モード)を有する。このモードではRO
M2、RAM3等の周辺回路との入出力動作が停止し
て、クロック動作による電力消費が抑制される。パワー
セーブモードに移行したCPU1は、リセット、マスク
不能割込み、マスク可能割込みなどのハードウェア割込
みによってパワーセーブモードを解除して、通常動作に
復帰する。なお本実施例ではマスク可能割込みを用いて
復帰する例を説明する。
ラムに従って、データ入出力、データ転送、演算等の信
号処理を行う。CPU1は、消費電力の点でCMOSタ
イプのものを使用することが好ましく、たとえばZ80
タイプ(型番「LH5080L」、シャープ製)などが
例示され、CPU1がホルト命令を実行すると、自動的
に内部動作を停止してホルト状態になるパワーセーブモ
ード(一時停止モード)を有する。このモードではRO
M2、RAM3等の周辺回路との入出力動作が停止し
て、クロック動作による電力消費が抑制される。パワー
セーブモードに移行したCPU1は、リセット、マスク
不能割込み、マスク可能割込みなどのハードウェア割込
みによってパワーセーブモードを解除して、通常動作に
復帰する。なお本実施例ではマスク可能割込みを用いて
復帰する例を説明する。
【0028】ROM2は、CPU1の動作に必要なプロ
グラムおよびデータや文字コードや文字フォントなど印
字に必要なデータを格納している。RAM3は、CPU
1のワークエリア、外部ホスト装置からの受信データの
一時保管や文書データの展開などに使用される。インタ
フェイス7は、外部ホスト装置との間でデータの授受を
行う。このようなCPU1、ROM2、RAM3、イン
タフェイス7、パネル部8および制御回路4は、消費電
力の点でCMOSタイプのICを使用することが好まし
く、またアドレスバス、データバス、コントロールバス
等から成るバス9によって相互に接続されている。ま
た、CPU1の内部には、動作タイミングを決めるクロ
ックCKを発生するクロック回路13が内蔵されてお
り、制御回路4にも供給されている。
グラムおよびデータや文字コードや文字フォントなど印
字に必要なデータを格納している。RAM3は、CPU
1のワークエリア、外部ホスト装置からの受信データの
一時保管や文書データの展開などに使用される。インタ
フェイス7は、外部ホスト装置との間でデータの授受を
行う。このようなCPU1、ROM2、RAM3、イン
タフェイス7、パネル部8および制御回路4は、消費電
力の点でCMOSタイプのICを使用することが好まし
く、またアドレスバス、データバス、コントロールバス
等から成るバス9によって相互に接続されている。ま
た、CPU1の内部には、動作タイミングを決めるクロ
ックCKを発生するクロック回路13が内蔵されてお
り、制御回路4にも供給されている。
【0029】画像形成部6は、記録媒体に印字を行う印
字ヘッドや、印字ヘッドを搭載したキャリッジ(CR)
を記録媒体の幅方向に移送するCRモータや、記録媒体
を一定量ずつ搬送するPF(ペーパフィード)モータな
どの駆動ユニットを備える。ドライブ回路5は、制御回
路4からの制御信号に基づいて画像形成部6の各駆動ユ
ニットを駆動する。
字ヘッドや、印字ヘッドを搭載したキャリッジ(CR)
を記録媒体の幅方向に移送するCRモータや、記録媒体
を一定量ずつ搬送するPF(ペーパフィード)モータな
どの駆動ユニットを備える。ドライブ回路5は、制御回
路4からの制御信号に基づいて画像形成部6の各駆動ユ
ニットを駆動する。
【0030】このような画像形成装置には、デジタル信
号を扱うロジック系の回路に電力を供給するロジック電
源11と、モータ等の比較的大電力を必要とするユニッ
トに電力を供給するドライブ電源10とが設けらる。ド
ライブ電源10は電源ラインV3を介してドライブ回路
5に供給する。
号を扱うロジック系の回路に電力を供給するロジック電
源11と、モータ等の比較的大電力を必要とするユニッ
トに電力を供給するドライブ電源10とが設けらる。ド
ライブ電源10は電源ラインV3を介してドライブ回路
5に供給する。
【0031】一方、ロジック電源11はたとえばTTL
やCMOSに適合する直流5Vを電源ラインV1に出力
し、CPU1、ROM2、RAM3、インタフェイス
7、パネル部8、制御回路4に供給している。
やCMOSに適合する直流5Vを電源ラインV1に出力
し、CPU1、ROM2、RAM3、インタフェイス
7、パネル部8、制御回路4に供給している。
【0032】注目すべき点として、インタフェイス7
は、外部ホスト装置からデータを受信すると、データ受
信有りを意味する再開信号B1(ローレベル)を出力す
る。さらに、パネル部8は、用紙送り等の操作スイッチ
が操作されると、信号入力有りを意味する再開信号B2
(ローレベル)を出力する。再開信号B1、B2が入力
されたNAND素子12は、少なくとも一方の入力がロ
ーレベルになると、ハイレベルを出力して、CPU1に
割込み信号INTを出力する。ここでは、再開信号B
1、B2が負論理で、割込み信号INTが正論理である
例を示しているが、論理の正負は必要に応じて変更可能
である。
は、外部ホスト装置からデータを受信すると、データ受
信有りを意味する再開信号B1(ローレベル)を出力す
る。さらに、パネル部8は、用紙送り等の操作スイッチ
が操作されると、信号入力有りを意味する再開信号B2
(ローレベル)を出力する。再開信号B1、B2が入力
されたNAND素子12は、少なくとも一方の入力がロ
ーレベルになると、ハイレベルを出力して、CPU1に
割込み信号INTを出力する。ここでは、再開信号B
1、B2が負論理で、割込み信号INTが正論理である
例を示しているが、論理の正負は必要に応じて変更可能
である。
【0033】図2は、図1の動作を示すフローチャート
である。まず画像形成装置の電源が投入されると、ステ
ップa1においてマスキングによって割込みを禁止し
て、ステップa2においてRAM3、制御回路4、イン
タフェイス7、パネル部8および制御回路4の初期設定
を行って、次のステップa3において制御回路4を介し
てドライブ回路5および画像形成部6を動作させ、印字
位置や印字条件等を初期化する初期動作を行って、印字
スタンバイの状態になる。この状態で外部ホスト装置か
らの印字命令を受信すると、印字動作を開始することが
できる。
である。まず画像形成装置の電源が投入されると、ステ
ップa1においてマスキングによって割込みを禁止し
て、ステップa2においてRAM3、制御回路4、イン
タフェイス7、パネル部8および制御回路4の初期設定
を行って、次のステップa3において制御回路4を介し
てドライブ回路5および画像形成部6を動作させ、印字
位置や印字条件等を初期化する初期動作を行って、印字
スタンバイの状態になる。この状態で外部ホスト装置か
らの印字命令を受信すると、印字動作を開始することが
できる。
【0034】次にステップa4において時間計測用のタ
イマーをスタートし、ステップa5において外部ホスト
装置から印字データが入力されているか否かを判定し、
データ入力が無ければステップa11に移行して、タイ
マーが計時を開始してから一定時間経過するまでステッ
プa5およびa11を繰り返す。
イマーをスタートし、ステップa5において外部ホスト
装置から印字データが入力されているか否かを判定し、
データ入力が無ければステップa11に移行して、タイ
マーが計時を開始してから一定時間経過するまでステッ
プa5およびa11を繰り返す。
【0035】一方、ステップa5において外部ホスト装
置からのデータ入力があれば、ステップa6へ移行して
タイマー動作を停止して、ステップa7においてRAM
3に格納された受信データに基づいて文書データを展開
し、制御回路4を介してドライブ回路5および画像形成
部6を動作させ、記録媒体に印字を行う。ステップa8
で印字が終了したか否かを判定し、さらにステップa9
で印字データの有無を判定して、印字データの印字を終
えるまで一連の動作を繰り返す。印字すべきデータが無
くなると、ステップa10でタイマーを再スタートす
る。
置からのデータ入力があれば、ステップa6へ移行して
タイマー動作を停止して、ステップa7においてRAM
3に格納された受信データに基づいて文書データを展開
し、制御回路4を介してドライブ回路5および画像形成
部6を動作させ、記録媒体に印字を行う。ステップa8
で印字が終了したか否かを判定し、さらにステップa9
で印字データの有無を判定して、印字データの印字を終
えるまで一連の動作を繰り返す。印字すべきデータが無
くなると、ステップa10でタイマーを再スタートす
る。
【0036】こうして初期動作または最後の印字動作が
終了した時点から一定時間計測して、その期間中に新た
な印字データを受信したか否かを監視している。印字デ
ータが無くなってから一定時間経過すると、ステップa
12へ移行してタイマー動作を停止して、ステップa1
3でドライブ回路5の動作を停止し、ドライブ電源10
から画像形成部6への電力供給を停止する。こうしてC
RモータやPFモータ等の通電が全て遮断され、この段
階で比較的大きな節電が可能になる。
終了した時点から一定時間計測して、その期間中に新た
な印字データを受信したか否かを監視している。印字デ
ータが無くなってから一定時間経過すると、ステップa
12へ移行してタイマー動作を停止して、ステップa1
3でドライブ回路5の動作を停止し、ドライブ電源10
から画像形成部6への電力供給を停止する。こうしてC
RモータやPFモータ等の通電が全て遮断され、この段
階で比較的大きな節電が可能になる。
【0037】次のステップa14において、ステップa
1で設定した割込み禁止を解除した後、ホルト命令を実
行して、ステップa15でパワーセーブモードに移行す
る。こうしてCPU1の動作が停止して、バス9におけ
るアドレスバス、リード、ライトのレベル変化も無くな
り、ROM2、RAM3へのアクセス動作も停止するた
め、ROM2、RAM3の内部動作も停止する。ROM
2、RAM3、制御回路4、パネル部8等のロジック系
はCMOS−ICが使用可能であり、このCMOS−I
Cは信号レベルが反転するときに消費電流が流れる特性
を有する。そのため、バス9の信号レベル変化が無くな
ると、CMOS−ICを使用しているロジック系の電力
消費を格段に抑制することができる。なお、CPU1が
一時停止することによって、パネル部8、たとえば表示
LEDの通電も停止する。
1で設定した割込み禁止を解除した後、ホルト命令を実
行して、ステップa15でパワーセーブモードに移行す
る。こうしてCPU1の動作が停止して、バス9におけ
るアドレスバス、リード、ライトのレベル変化も無くな
り、ROM2、RAM3へのアクセス動作も停止するた
め、ROM2、RAM3の内部動作も停止する。ROM
2、RAM3、制御回路4、パネル部8等のロジック系
はCMOS−ICが使用可能であり、このCMOS−I
Cは信号レベルが反転するときに消費電流が流れる特性
を有する。そのため、バス9の信号レベル変化が無くな
ると、CMOS−ICを使用しているロジック系の電力
消費を格段に抑制することができる。なお、CPU1が
一時停止することによって、パネル部8、たとえば表示
LEDの通電も停止する。
【0038】パワーセーブモードを解除する場合、イン
タフェイス7が外部ホスト装置からデータを受信する
か、またはパネル部8の操作スイッチが操作されると、
CPU1に割込み信号INTが入力される。すると、C
PU1はパワーセーブモードから通常動作モードに復帰
して、図2のステップa1から通常の印字動作を再開す
る。
タフェイス7が外部ホスト装置からデータを受信する
か、またはパネル部8の操作スイッチが操作されると、
CPU1に割込み信号INTが入力される。すると、C
PU1はパワーセーブモードから通常動作モードに復帰
して、図2のステップa1から通常の印字動作を再開す
る。
【0039】このように印字すべきデータが存在しない
状態が一定時間継続すると、CPU1がパワーセーブモ
ードに移行して内部動作を停止することによって、ロジ
ック系の省電力制御が可能になる。また、従来のような
電源切断回路も必要でなく、小型で簡素な省電力制御が
実現できる。
状態が一定時間継続すると、CPU1がパワーセーブモ
ードに移行して内部動作を停止することによって、ロジ
ック系の省電力制御が可能になる。また、従来のような
電源切断回路も必要でなく、小型で簡素な省電力制御が
実現できる。
【0040】なお、パワーセーブモードにおいて、CP
U1に内蔵されたクロック回路13が動作を続けると、
一定の消費電流が流れ、しかもクロックCKが供給され
る制御回路4にも動作電流が流れる。そこで、CPU1
として、ホルト命令の実行時に内部のクロック回路13
を停止するものを使用することによって、節電効果がよ
り向上する。
U1に内蔵されたクロック回路13が動作を続けると、
一定の消費電流が流れ、しかもクロックCKが供給され
る制御回路4にも動作電流が流れる。そこで、CPU1
として、ホルト命令の実行時に内部のクロック回路13
を停止するものを使用することによって、節電効果がよ
り向上する。
【0041】図3は、本発明の他の実施例の電気的構成
を示すブロック図である。図3の画像形成装置の構成お
よび動作は図1および図2と同様であるため、同一部分
の重複説明を省く。
を示すブロック図である。図3の画像形成装置の構成お
よび動作は図1および図2と同様であるため、同一部分
の重複説明を省く。
【0042】注目すべき点として、CPU1の動作タイ
ミングを決めるクロックCKを発生する発振回路18が
CPU1の外部に設けられ、クロックCKは制御回路4
にも供給されている。
ミングを決めるクロックCKを発生する発振回路18が
CPU1の外部に設けられ、クロックCKは制御回路4
にも供給されている。
【0043】さらに、インタフェイス7からの再開信号
B1と、パネル部8からの再開信号B2とがNAND素
子12に入力され、少なくとも一方の入力がローレベル
になるとハイレベルになる割込み信号INTAを発振回
路18に出力する。また、電源投入時またはリセット操
作時にリセット信号RESETを出力するリセット回路
19が設けられ、CPU1および発振回路18に入力さ
れている。また、CPU1がホルト命令を実行すると、
ホルト信号HALTをローレベルに反転する。さらに、
CPU1のマスク可能な割込みとして、発振回路18が
出力する割込み信号INTBが使用される。
B1と、パネル部8からの再開信号B2とがNAND素
子12に入力され、少なくとも一方の入力がローレベル
になるとハイレベルになる割込み信号INTAを発振回
路18に出力する。また、電源投入時またはリセット操
作時にリセット信号RESETを出力するリセット回路
19が設けられ、CPU1および発振回路18に入力さ
れている。また、CPU1がホルト命令を実行すると、
ホルト信号HALTをローレベルに反転する。さらに、
CPU1のマスク可能な割込みとして、発振回路18が
出力する割込み信号INTBが使用される。
【0044】図4は、図3の発振回路18の一例を示す
回路図である。NAND素子35の入力端子と出力端子
との間に抵抗Rおよび水晶発振子XLが接続され、各端
子はコンデンサC1、C2を介してそれぞれ接地されて
おり、NAND素子35の入力がハイレベルのときクロ
ックCKを出力し、NAND素子35の入力がローレベ
ルのとき発振を停止する水晶発振器を構成する。なお、
抵抗RおよびコンデンサC1、C2の値は、水晶発振子
XLの特性や回路の浮遊容量などを配慮して決める。ま
た、水晶発振子XLの代わりにセラミック発振子なども
使用できる。
回路図である。NAND素子35の入力端子と出力端子
との間に抵抗Rおよび水晶発振子XLが接続され、各端
子はコンデンサC1、C2を介してそれぞれ接地されて
おり、NAND素子35の入力がハイレベルのときクロ
ックCKを出力し、NAND素子35の入力がローレベ
ルのとき発振を停止する水晶発振器を構成する。なお、
抵抗RおよびコンデンサC1、C2の値は、水晶発振子
XLの特性や回路の浮遊容量などを配慮して決める。ま
た、水晶発振子XLの代わりにセラミック発振子なども
使用できる。
【0045】ホルト信号HALTがNOT素子33を介
してフリップフロップ34のトリガー端子に入力されて
おり、フリップフロップ34の反転出力端子はNAND
素子35に接続されている。また、割込み信号INTA
はNOR素子32に入力され、リセット信号RESET
はNOT素子31を介してNOR素子32に入力され、
NOR素子32の出力はフリップフロップ34のクリア
端子に接続されている。なお、フリップフロップ34の
データ端子およびプリセット端子は電源ラインV1に接
続されている。
してフリップフロップ34のトリガー端子に入力されて
おり、フリップフロップ34の反転出力端子はNAND
素子35に接続されている。また、割込み信号INTA
はNOR素子32に入力され、リセット信号RESET
はNOT素子31を介してNOR素子32に入力され、
NOR素子32の出力はフリップフロップ34のクリア
端子に接続されている。なお、フリップフロップ34の
データ端子およびプリセット端子は電源ラインV1に接
続されている。
【0046】また、割込み要求のタイミングを所定時間
遅延させるために、3ビット構成のシフトレジスタ36
のデータ端子に割込み信号INTAが入力され、クロッ
ク端子にクロックCKが入力され、反転出力端子から割
込み信号INTBを出力している。
遅延させるために、3ビット構成のシフトレジスタ36
のデータ端子に割込み信号INTAが入力され、クロッ
ク端子にクロックCKが入力され、反転出力端子から割
込み信号INTBを出力している。
【0047】図5は、発振回路18の動作を示すタイミ
ング図である。CPU1の通常動作時にはホルト信号H
ALTはハイレベルであり、水晶発振器は一定周期のク
ロックCKを出力してCPU1および制御回路4に供給
している。次にCPU1がホルト命令を実行して、時刻
t1においてホルト信号HALTハイレベルからローレ
ベルになるとフリップフロップ34の反転出力がローレ
ベルになり、水晶発振器が停止しクロックCKはハイレ
ベルを保持する。この状態でCPU1はパワーセーブモ
ードに移行している。
ング図である。CPU1の通常動作時にはホルト信号H
ALTはハイレベルであり、水晶発振器は一定周期のク
ロックCKを出力してCPU1および制御回路4に供給
している。次にCPU1がホルト命令を実行して、時刻
t1においてホルト信号HALTハイレベルからローレ
ベルになるとフリップフロップ34の反転出力がローレ
ベルになり、水晶発振器が停止しクロックCKはハイレ
ベルを保持する。この状態でCPU1はパワーセーブモ
ードに移行している。
【0048】次に時刻t2において、再開信号B1、B
2の何れかがローレベルになると、割込み信号INTA
がハイレベルに反転し、フリップフロップ34の反転出
力がハイレベルになり、水晶発振器の動作が再開して一
定周期のクロックCKを出力する。一方、割込み信号I
NTAはシフトレジスタ36にも入力され、クロックC
Kによって3ビット分のシリアル転送が行われ、所定時
間経過した時刻t3に負論理の割込み信号INTBとし
てCPU1に出力する。CPU1の動作が再開すると、
ホルト信号HALTはハイレベルに戻る。こうして水晶
発振器の動作が再開してから3ビット分の時間遅延後に
CPU1に割込みが入るため、水晶発振器の動作が安定
してからCPU1の動作が再開することになり、安定し
た動作が実現する。
2の何れかがローレベルになると、割込み信号INTA
がハイレベルに反転し、フリップフロップ34の反転出
力がハイレベルになり、水晶発振器の動作が再開して一
定周期のクロックCKを出力する。一方、割込み信号I
NTAはシフトレジスタ36にも入力され、クロックC
Kによって3ビット分のシリアル転送が行われ、所定時
間経過した時刻t3に負論理の割込み信号INTBとし
てCPU1に出力する。CPU1の動作が再開すると、
ホルト信号HALTはハイレベルに戻る。こうして水晶
発振器の動作が再開してから3ビット分の時間遅延後に
CPU1に割込みが入るため、水晶発振器の動作が安定
してからCPU1の動作が再開することになり、安定し
た動作が実現する。
【0049】なお、以上の説明においてシフトレジスタ
36として3ビット構成のものを使用する例を説明した
が、水晶発振器が安定する時間を考慮してビット数およ
びクロック周期を決めるのが好ましく、さらにシフトレ
ジスタ36の代わりにパルス信号を所定時間遅延させる
遅延回路であっても構わない。
36として3ビット構成のものを使用する例を説明した
が、水晶発振器が安定する時間を考慮してビット数およ
びクロック周期を決めるのが好ましく、さらにシフトレ
ジスタ36の代わりにパルス信号を所定時間遅延させる
遅延回路であっても構わない。
【0050】また、発振回路18がCPU1の外部に設
けられる例を示したが、CPU1に内蔵しても構わな
い。
けられる例を示したが、CPU1に内蔵しても構わな
い。
【0051】
【発明の効果】以上詳説したように本発明によれば、中
央処理部が一時停止モードに移行することによって、周
辺回路の動作も併せて停止するため、大幅な省電力を実
現できる。さらに、インタフェイス部またはパネル部か
らの割込み要求によって、中央処理部が通常動作に復帰
するため、印字動作を速やかに再開できる。
央処理部が一時停止モードに移行することによって、周
辺回路の動作も併せて停止するため、大幅な省電力を実
現できる。さらに、インタフェイス部またはパネル部か
らの割込み要求によって、中央処理部が通常動作に復帰
するため、印字動作を速やかに再開できる。
【0052】また、一時停止モードの際にクロック発生
部の動作を停止することによって、電力消費をさらに抑
制できる。さらに、通常動作の復帰は、クロック発生部
の動作が充分安定してから行われるため、誤動作を防止
できる。
部の動作を停止することによって、電力消費をさらに抑
制できる。さらに、通常動作の復帰は、クロック発生部
の動作が充分安定してから行われるため、誤動作を防止
できる。
【図1】本発明の一実施例の電気的構成を示すブロック
図である。
図である。
【図2】図1の動作を示すフローチャートである。
【図3】本発明の他の実施例の電気的構成を示すブロッ
ク図である。
ク図である。
【図4】図3の発振回路18の一例を示す回路図であ
る。
る。
【図5】発振回路18の動作を示すタイミング図であ
る。
る。
【図6】従来の電気的構成の一例を示すブロック図であ
る。
る。
【図7】図6の動作を示すフローチャートである。
1 CPU 2 ROM 3 RAM 4 制御回路 5 ドライブ回路 6 画像形成部 7 インタフェイス 8 パネル部 9 バス 10 ドライブ電源 11 ロジック電源 12 NAND素子 13 クロック回路 18 発振回路 19 リセット回路
Claims (3)
- 【請求項1】 プログラムに従って信号処理を行う中央
処理部と、 プログラムおよびデータを格納するためのメモリ部と、 外部ホスト装置と接続するためのインタフェイス部と、 信号入力手段および信号表示手段を含むパネル部と、 記録媒体に画像を形成するための画像形成部と、 画像形成部を制御するための制御部と、 中央処理部、メモリ部、インタフェイス部、パネル部お
よび制御部を相互に接続するためのバスとを備える画像
形成装置において、 前記中央処理部は割込み信号のレベルが変化するまで全
ての動作を停止する一時停止モードを有し、 外部ホスト装置から前記インタフェイス部への信号入力
が所定時間途絶えると中央処理部は一時停止モードに移
行するとともに、前記インタフェイス部または前記パネ
ル部からの信号入力が発生すると該割込み信号のレベル
を変化させて、中央処理部は一時停止モードを解除する
ことを特徴とする画像形成装置。 - 【請求項2】 前記中央処理部の動作タイミングを決め
るクロックを発生するクロック発生部を備え、 前記中央処理部が一時停止モードに移行するとクロック
発生部の動作が停止し、一方、前記インタフェイス部ま
たは前記パネル部からの信号入力が発生するとクロック
発生部の動作が再開することを特徴とする請求項1記載
の画像形成装置。 - 【請求項3】 クロック発生部の動作が再開して所定時
間経過後に、中央処理部の割込み信号のレベルを変化さ
せることを特徴とする請求項2記載の画像形成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6291809A JPH08142455A (ja) | 1994-11-25 | 1994-11-25 | 画像形成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6291809A JPH08142455A (ja) | 1994-11-25 | 1994-11-25 | 画像形成装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08142455A true JPH08142455A (ja) | 1996-06-04 |
Family
ID=17773703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6291809A Pending JPH08142455A (ja) | 1994-11-25 | 1994-11-25 | 画像形成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08142455A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100509466B1 (ko) * | 1997-11-06 | 2005-10-26 | 삼성전자주식회사 | 프린터의 절전모드 제어장치 |
JP2006261769A (ja) * | 2005-03-15 | 2006-09-28 | Ricoh Co Ltd | 画像処理装置、画像処理方法および画像処理プログラム |
-
1994
- 1994-11-25 JP JP6291809A patent/JPH08142455A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100509466B1 (ko) * | 1997-11-06 | 2005-10-26 | 삼성전자주식회사 | 프린터의 절전모드 제어장치 |
JP2006261769A (ja) * | 2005-03-15 | 2006-09-28 | Ricoh Co Ltd | 画像処理装置、画像処理方法および画像処理プログラム |
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