JPH08142455A - 画像形成装置 - Google Patents

Abstract

(57)【要約】 【目的】 効果的な省電力制御を実現する画像形成装置
を提供する。 【構成】 画像形成装置は、ホルト命令によって内部動
作を停止するＣＰＵ１と、ＲＯＭ２と、ＲＡＭ３と、外
部ホスト装置と接続するためのインタフェイス７と、操
作スイッチや表示ＬＥＤが組み込まれたパネル部８と、
画像形成部６と、制御回路４などで構成される。ＣＰＵ
１が最後の印字動作から所定時間経過するとホルト命令
によって節電モードに移行する。その後、インタフェイ
ス７が外部ホスト装置からデータを受信したり、パネル
部８の操作スイッチが操作されると、ＣＰＵ１に割込み
信号ＩＮＴが入り、印字動作を再開する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記録媒体に画像を形成
するための画像形成装置に関し、特に非動作時に電力消
費の低減化が可能な画像形成装置に関する。

【０００２】

【従来の技術】従来、シリアルドットプリンタ等の画像
形成装置において、コンピュータ等の外部ホスト装置か
ら印字データの送信が一定時間途絶えると、モータや光
源等の電力消費が大きい部分の動作を停止させて省電力
状態に移行するものがある。

【０００３】図６は、従来の電気的構成の一例を示すブ
ロック図である。この画像形成装置は、装置全体の動作
を管理するＣＰＵ（中央処理装置）６１と、不揮発性メ
モリであるＲＯＭ（リードオンリメモリ）６２と、デー
タの書替えが可能なＲＡＭ（ランダムアクセスメモリ）
６３と、外部ホスト装置（不図示）と接続するためのイ
ンタフェイス（Ｉ／Ｆ）６７と、操作スイッチ等の信号
入力手段や表示ＬＥＤ（発光ダイオード）やブザー等の
信号表示手段が組み込まれたパネル部６８と、記録媒体
に画像を形成するための画像形成部６６と、画像形成部
６６を制御するための制御回路６４などで構成される。

【０００４】ＣＰＵ６１は、ＲＯＭ６２に格納されたプ
ログラムに従って、データ入出力、データ転送、演算等
の信号処理を行う。ＲＯＭ６２は、ＣＰＵ６１の動作に
必要なプログラムおよびデータや文字コードや文字フォ
ントなど印字に必要なデータを格納している。ＲＡＭ６
３は、ＣＰＵ６１のワークエリア、外部ホスト装置から
の受信データの一時保管や文書データの展開などに使用
される。インタフェイス６７は、外部ホスト装置との間
でデータの授受を行う。このようなＣＰＵ６１、ＲＯＭ
６２、ＲＡＭ６３、インタフェイス６７、パネル部６８
および制御回路６４はアドレスバス、データバス、コン
トロールバス等から成るバス６９によって相互に接続さ
れている。また、ＣＰＵ６１の内部には、動作タイミン
グを決めるクロックＣＫを発生するクロック回路６０が
内蔵されており、制御回路６４にも供給されている。

【０００５】画像形成部６６は、記録媒体に印字を行う
印字ヘッドや、印字ヘッドを搭載したキャリッジ（Ｃ
Ｒ）を記録媒体の幅方向に移送するＣＲモータや、記録
媒体を一定量ずつ搬送するＰＦ（ペーパフィード）モー
タなどの駆動ユニットを備える。ドライブ回路６５は、
制御回路６４からの制御信号に基づいて画像形成部６６
の各駆動ユニットを駆動する。

【０００６】このような画像形成装置には、デジタル信
号を扱うロジック系の回路に電力を供給するロジック電
源７１と、モータ等の比較的大電力を必要とするユニッ
トに電力を供給するドライブ電源７０とが設けらる。ド
ライブ電源７０は電源ラインＶ３を介してドライブ回路
６５に電力供給する。

【０００７】一方、ロジック電源７１はたとえばＴＴＬ
やＣＭＯＳに適合する直流５Ｖを電源ラインＶ１に出力
し、ＣＰＵ６１、ＲＯＭ６２、ＲＡＭ６３、インタフェ
イス６７、パネル部６８、制御回路６４および後述する
電源切断回路７２に供給している。また、電源ラインＶ
１の一部はリレー等の電源切断回路７２を介して電源ラ
インＶ２となって、パネル部６８および制御回路６４に
おける電力供給の遮断可能部分に接続されている。電源
切断回路７２は、制御回路６４からの節電信号ＳＰがハ
イレベルであるとき電源ラインＶ２へ電力を供給し、一
方、節電信号ＳＰがローレベルであるとき電源ラインＶ
２への電力供給を遮断する。

【０００８】図７は、図６の動作を示すフローチャート
である。まず画像形成装置の電源が投入されると、ステ
ップｓ１においてＲＡＭ６３、制御回路６４、インタフ
ェイス６７、パネル部６８および制御回路６４の初期設
定を行って、次のステップｓ２において制御回路６４を
介してドライブ回路６５および画像形成部６６を動作さ
せ、印字位置や印字条件等を初期化する初期動作を行っ
て、印字スタンバイの状態になる。この状態で外部ホス
ト装置からの印字命令を受信すると、印字動作を開始す
ることができる。

【０００９】次にステップｓ３において時間計測用のタ
イマーをスタートし、ステップｓ４において外部ホスト
装置から印字データが入力されているか否かを判定し、
データ入力が無ければステップｓ１０に移行して、タイ
マーが計時を開始してから一定時間経過するまでステッ
プｓ４およびｓ１０を繰り返す。

【００１０】一方、ステップｓ４において外部ホスト装
置からのデータ入力があれば、ステップｓ５へ移行して
タイマー動作を停止して、ステップｓ６においてＲＡＭ
６３に格納された受信データに基づいて文書データを展
開し、制御回路６４を介してドライブ回路６５および画
像形成部６６を動作させ、記録媒体に印字を行う。ステ
ップｓ７で印字が終了したか否かを判定し、さらにステ
ップｓ８で印字データの有無を判定して、印字データの
印字を終えるまで一連の動作を繰り返す。印字すべきデ
ータが無くなると、ステップｓ９でタイマーを再スター
トする。

【００１１】こうして初期動作または最後の印字動作が
終了した時点から一定時間計測して、その期間中に新た
な印字データを受信したか否かを監視している。印字デ
ータが無くなってから一定時間経過すると、ステップｓ
１１へ移行してタイマー動作を停止して、ステップｓ１
２でドライブ回路６５の動作を停止し、ドライブ電源７
０から画像形成部６６への電力供給を停止する。こうし
てＣＲモータやＰＦモータ等の通電が全て遮断され、こ
の段階で比較的大きな節電が可能になる。

【００１２】次のステップｓ１３において、節電信号Ｓ
Ｐをローレベルに設定して電源ラインＶ２への電力供給
を遮断する。この段階で、パネル部６８の一部、たとえ
ば表示ＬＥＤ等と制御回路６４の一部の通電が停止する
ことによって、ロジック系の一部の電力消費を節約して
いる。次のステップｓ１４において、ステップｓ４と同
様に、外部ホスト装置から印字データが入力されるまで
待機する。

【００１３】データ入力が再開すると、ステップｓ１５
において節電信号ＳＰをハイレベルに設定して電源ライ
ンＶ２への電力供給を再開し、ステップｓ１に戻りロジ
ック系および駆動系の初期化を再び行って、印字動作を
実行する。

【００１４】このように印字すべきデータが存在しない
状態が一定時間継続すると、ロジック系の一部および駆
動系の通電を停止することによって、省電力制御が可能
になる。

【００１５】また、他の先行技術として特開平６−２６
６４６３号があり、ホスト装置から制御信号が入力され
るまで発振器を停止させて、ＣＰＵの動作を停止する画
像形成装置が開示されている。

【００１６】

【発明が解決しようとする課題】しかしながら、図６お
よび図７に示す従来の画像形成装置では、電源ラインＶ
２が電力供給するロジック系の一部および駆動系に関す
る節電は可能になるが、電源ラインＶ１が電力供給する
部分、すなわちＣＰＵ６０、ＲＯＭ６２、ＲＡＭ６３な
どに関する部分は、省電力制御の対象外となっている。
したがって、電源切断回路７２を必要とするにも拘ら
ず、大きな節電効果は実現できない。

【００１７】たとえばワードプロセッサなどのようにホ
スト装置と印字装置が一体化した装置では、ホスト装置
側の制御によってロジック電源を遮断するという省電力
制御方法が可能である。しかし、ホスト装置と印字装置
とが分離している場合には、ホスト装置側の制御によっ
てロジック電源を遮断するには特別のインタフェイスを
用意する必要がある。また印字装置単独でロジック電源
の遮断という省電力制御を行うことは自らの電源を断ち
切ることになり、次の復帰動作が難しい。

【００１８】そこで、ロジック電源の遮断時に電池など
のバックアップ電源に切替える方法が考えられるが、Ｃ
ＰＵ、ＲＯＭ、ＲＡＭが動作した状態では消費電流がか
なり残存するため、バックアップ電源の消耗が著しく、
長時間動作を保証するには大容量で大型のバックアップ
電源が不可欠となる。

【００１９】そのため、印字装置単体における省電力制
御の対象は、ドライブ電源の遮断のみ、あるいはせいぜ
いロジック系の一部、たとえば表示ＬＥＤの消灯などに
限られている。

【００２０】本発明の目的は、省電力制御の対象をロジ
ック系回路の大部分に拡大して、より効果的な節電を実
現できる画像形成装置を提供することである。

【００２１】

【課題を解決するための手段】本発明は、プログラムに
従って信号処理を行う中央処理部と、プログラムおよび
データを格納するためのメモリ部と、外部ホスト装置と
接続するためのインタフェイス部と、信号入力手段およ
び信号表示手段を含むパネル部と、記録媒体に画像を形
成するための画像形成部と、画像形成部を制御するため
の制御部と、中央処理部、メモリ部、インタフェイス
部、パネル部および制御部を相互に接続するためのバス
とを備える画像形成装置において、前記中央処理部は割
込み信号のレベルが変化するまで全ての動作を停止する
一時停止モードを有し、外部ホスト装置から前記インタ
フェイス部への信号入力が所定時間途絶えると中央処理
部は一時停止モードに移行するとともに、前記インタフ
ェイス部または前記パネル部からの信号入力が発生する
と該割込み信号のレベルを変化させて、中央処理部は一
時停止モードを解除することを特徴とする画像形成装置
である。また本発明は、前記中央処理部の動作タイミン
グを決めるクロックを発生するクロック発生部を備え、
前記中央処理部が一時停止モードに移行するとクロック
発生部の動作が停止し、一方、前記インタフェイス部ま
たは前記パネル部からの信号入力が発生するとクロック
発生部の動作が再開することを特徴とする。また本発明
は、クロック発生部の動作が再開して所定時間経過後
に、中央処理部の割込み信号のレベルを変化させること
を特徴とする。

【００２２】

【作用】本発明に従えば、中央処理部がホルト（ＨＡＬ
Ｔ）命令を実行すると、自動的に内部動作を停止して一
時停止モードになり（ホルト状態）、このモードでは周
辺回路との入出力動作が停止して、クロック動作による
電力消費が抑制される。一時停止モードに移行した中央
処理部は、リセット、マスク不能割込み、マスク可能割
込みなどで例示される割込み信号のレベルが変化する
と、一時停止モードを解除して、通常動作に復帰する。

【００２３】そこで、外部ホスト装置からインタフェイ
ス部への信号入力が所定時間途絶えると中央処理部は一
時停止モードに移行することによって、メモリ部や制御
部などの周辺回路の動作も併せて停止するため、電力消
費が格段に抑制される。一方、インタフェイス部または
パネル部からの信号入力が発生すると割込み信号のレベ
ルを変化させて、中央処理部は一時停止モードを解除す
るため、データ受信やスイッチ操作に遅れることなく速
やかに印字動作を再開できる。

【００２４】また、中央処理部の一時停止モード移行に
併せてクロック発生部の動作を停止することで、クロッ
ク発生部およびその周辺回路の電力消費も抑制できる。

【００２５】また、インタフェイス部またはパネル部か
らの信号入力が発生するとクロック発生部の動作が再開
し、そこから所定時間経過後に中央処理部の割込み信号
のレベルを変化させている。したがって、クロックが充
分安定してから中央処理部は通常動作に復帰することに
なり、クロック不安定による誤動作を確実に防止でき
る。

【００２６】

【実施例】図１は、本発明の一実施例の電気的構成を示
すブロック図である。画像形成装置は、装置全体の動作
を管理するＣＰＵ（中央処理装置）１と、不揮発性メモ
リであるＲＯＭ（リードオンリメモリ）２と、データの
書替えが可能なＲＡＭ（ランダムアクセスメモリ）３
と、外部ホスト装置（不図示）と接続するためのインタ
フェイス（Ｉ／Ｆ）７と、操作スイッチ等の信号入力手
段や表示ＬＥＤ（発光ダイオード）やブザー等の信号表
示手段が組み込まれたパネル部８と、記録媒体に画像を
形成するための画像形成部６と、画像形成部６を制御す
るための制御回路４などで構成される。

【００２７】ＣＰＵ１は、ＲＯＭ２に格納されたプログ
ラムに従って、データ入出力、データ転送、演算等の信
号処理を行う。ＣＰＵ１は、消費電力の点でＣＭＯＳタ
イプのものを使用することが好ましく、たとえばＺ８０
タイプ（型番「ＬＨ５０８０Ｌ」、シャープ製）などが
例示され、ＣＰＵ１がホルト命令を実行すると、自動的
に内部動作を停止してホルト状態になるパワーセーブモ
ード（一時停止モード）を有する。このモードではＲＯ
Ｍ２、ＲＡＭ３等の周辺回路との入出力動作が停止し
て、クロック動作による電力消費が抑制される。パワー
セーブモードに移行したＣＰＵ１は、リセット、マスク
不能割込み、マスク可能割込みなどのハードウェア割込
みによってパワーセーブモードを解除して、通常動作に
復帰する。なお本実施例ではマスク可能割込みを用いて
復帰する例を説明する。

【００２８】ＲＯＭ２は、ＣＰＵ１の動作に必要なプロ
グラムおよびデータや文字コードや文字フォントなど印
字に必要なデータを格納している。ＲＡＭ３は、ＣＰＵ
１のワークエリア、外部ホスト装置からの受信データの
一時保管や文書データの展開などに使用される。インタ
フェイス７は、外部ホスト装置との間でデータの授受を
行う。このようなＣＰＵ１、ＲＯＭ２、ＲＡＭ３、イン
タフェイス７、パネル部８および制御回路４は、消費電
力の点でＣＭＯＳタイプのＩＣを使用することが好まし
く、またアドレスバス、データバス、コントロールバス
等から成るバス９によって相互に接続されている。ま
た、ＣＰＵ１の内部には、動作タイミングを決めるクロ
ックＣＫを発生するクロック回路１３が内蔵されてお
り、制御回路４にも供給されている。

【００２９】画像形成部６は、記録媒体に印字を行う印
字ヘッドや、印字ヘッドを搭載したキャリッジ（ＣＲ）
を記録媒体の幅方向に移送するＣＲモータや、記録媒体
を一定量ずつ搬送するＰＦ（ペーパフィード）モータな
どの駆動ユニットを備える。ドライブ回路５は、制御回
路４からの制御信号に基づいて画像形成部６の各駆動ユ
ニットを駆動する。

【００３０】このような画像形成装置には、デジタル信
号を扱うロジック系の回路に電力を供給するロジック電
源１１と、モータ等の比較的大電力を必要とするユニッ
トに電力を供給するドライブ電源１０とが設けらる。ド
ライブ電源１０は電源ラインＶ３を介してドライブ回路
５に供給する。

【００３１】一方、ロジック電源１１はたとえばＴＴＬ
やＣＭＯＳに適合する直流５Ｖを電源ラインＶ１に出力
し、ＣＰＵ１、ＲＯＭ２、ＲＡＭ３、インタフェイス
７、パネル部８、制御回路４に供給している。

【００３２】注目すべき点として、インタフェイス７
は、外部ホスト装置からデータを受信すると、データ受
信有りを意味する再開信号Ｂ１（ローレベル）を出力す
る。さらに、パネル部８は、用紙送り等の操作スイッチ
が操作されると、信号入力有りを意味する再開信号Ｂ２
（ローレベル）を出力する。再開信号Ｂ１、Ｂ２が入力
されたＮＡＮＤ素子１２は、少なくとも一方の入力がロ
ーレベルになると、ハイレベルを出力して、ＣＰＵ１に
割込み信号ＩＮＴを出力する。ここでは、再開信号Ｂ
１、Ｂ２が負論理で、割込み信号ＩＮＴが正論理である
例を示しているが、論理の正負は必要に応じて変更可能
である。

【００３３】図２は、図１の動作を示すフローチャート
である。まず画像形成装置の電源が投入されると、ステ
ップａ１においてマスキングによって割込みを禁止し
て、ステップａ２においてＲＡＭ３、制御回路４、イン
タフェイス７、パネル部８および制御回路４の初期設定
を行って、次のステップａ３において制御回路４を介し
てドライブ回路５および画像形成部６を動作させ、印字
位置や印字条件等を初期化する初期動作を行って、印字
スタンバイの状態になる。この状態で外部ホスト装置か
らの印字命令を受信すると、印字動作を開始することが
できる。

【００３４】次にステップａ４において時間計測用のタ
イマーをスタートし、ステップａ５において外部ホスト
装置から印字データが入力されているか否かを判定し、
データ入力が無ければステップａ１１に移行して、タイ
マーが計時を開始してから一定時間経過するまでステッ
プａ５およびａ１１を繰り返す。

【００３５】一方、ステップａ５において外部ホスト装
置からのデータ入力があれば、ステップａ６へ移行して
タイマー動作を停止して、ステップａ７においてＲＡＭ
３に格納された受信データに基づいて文書データを展開
し、制御回路４を介してドライブ回路５および画像形成
部６を動作させ、記録媒体に印字を行う。ステップａ８
で印字が終了したか否かを判定し、さらにステップａ９
で印字データの有無を判定して、印字データの印字を終
えるまで一連の動作を繰り返す。印字すべきデータが無
くなると、ステップａ１０でタイマーを再スタートす
る。

【００３６】こうして初期動作または最後の印字動作が
終了した時点から一定時間計測して、その期間中に新た
な印字データを受信したか否かを監視している。印字デ
ータが無くなってから一定時間経過すると、ステップａ
１２へ移行してタイマー動作を停止して、ステップａ１
３でドライブ回路５の動作を停止し、ドライブ電源１０
から画像形成部６への電力供給を停止する。こうしてＣ
ＲモータやＰＦモータ等の通電が全て遮断され、この段
階で比較的大きな節電が可能になる。

【００３７】次のステップａ１４において、ステップａ
１で設定した割込み禁止を解除した後、ホルト命令を実
行して、ステップａ１５でパワーセーブモードに移行す
る。こうしてＣＰＵ１の動作が停止して、バス９におけ
るアドレスバス、リード、ライトのレベル変化も無くな
り、ＲＯＭ２、ＲＡＭ３へのアクセス動作も停止するた
め、ＲＯＭ２、ＲＡＭ３の内部動作も停止する。ＲＯＭ
２、ＲＡＭ３、制御回路４、パネル部８等のロジック系
はＣＭＯＳ−ＩＣが使用可能であり、このＣＭＯＳ−Ｉ
Ｃは信号レベルが反転するときに消費電流が流れる特性
を有する。そのため、バス９の信号レベル変化が無くな
ると、ＣＭＯＳ−ＩＣを使用しているロジック系の電力
消費を格段に抑制することができる。なお、ＣＰＵ１が
一時停止することによって、パネル部８、たとえば表示
ＬＥＤの通電も停止する。

【００３８】パワーセーブモードを解除する場合、イン
タフェイス７が外部ホスト装置からデータを受信する
か、またはパネル部８の操作スイッチが操作されると、
ＣＰＵ１に割込み信号ＩＮＴが入力される。すると、Ｃ
ＰＵ１はパワーセーブモードから通常動作モードに復帰
して、図２のステップａ１から通常の印字動作を再開す
る。

【００３９】このように印字すべきデータが存在しない
状態が一定時間継続すると、ＣＰＵ１がパワーセーブモ
ードに移行して内部動作を停止することによって、ロジ
ック系の省電力制御が可能になる。また、従来のような
電源切断回路も必要でなく、小型で簡素な省電力制御が
実現できる。

【００４０】なお、パワーセーブモードにおいて、ＣＰ
Ｕ１に内蔵されたクロック回路１３が動作を続けると、
一定の消費電流が流れ、しかもクロックＣＫが供給され
る制御回路４にも動作電流が流れる。そこで、ＣＰＵ１
として、ホルト命令の実行時に内部のクロック回路１３
を停止するものを使用することによって、節電効果がよ
り向上する。

【００４１】図３は、本発明の他の実施例の電気的構成
を示すブロック図である。図３の画像形成装置の構成お
よび動作は図１および図２と同様であるため、同一部分
の重複説明を省く。

【００４２】注目すべき点として、ＣＰＵ１の動作タイ
ミングを決めるクロックＣＫを発生する発振回路１８が
ＣＰＵ１の外部に設けられ、クロックＣＫは制御回路４
にも供給されている。

【００４３】さらに、インタフェイス７からの再開信号
Ｂ１と、パネル部８からの再開信号Ｂ２とがＮＡＮＤ素
子１２に入力され、少なくとも一方の入力がローレベル
になるとハイレベルになる割込み信号ＩＮＴＡを発振回
路１８に出力する。また、電源投入時またはリセット操
作時にリセット信号ＲＥＳＥＴを出力するリセット回路
１９が設けられ、ＣＰＵ１および発振回路１８に入力さ
れている。また、ＣＰＵ１がホルト命令を実行すると、
ホルト信号ＨＡＬＴをローレベルに反転する。さらに、
ＣＰＵ１のマスク可能な割込みとして、発振回路１８が
出力する割込み信号ＩＮＴＢが使用される。

【００４４】図４は、図３の発振回路１８の一例を示す
回路図である。ＮＡＮＤ素子３５の入力端子と出力端子
との間に抵抗Ｒおよび水晶発振子ＸＬが接続され、各端
子はコンデンサＣ１、Ｃ２を介してそれぞれ接地されて
おり、ＮＡＮＤ素子３５の入力がハイレベルのときクロ
ックＣＫを出力し、ＮＡＮＤ素子３５の入力がローレベ
ルのとき発振を停止する水晶発振器を構成する。なお、
抵抗ＲおよびコンデンサＣ１、Ｃ２の値は、水晶発振子
ＸＬの特性や回路の浮遊容量などを配慮して決める。ま
た、水晶発振子ＸＬの代わりにセラミック発振子なども
使用できる。

【００４５】ホルト信号ＨＡＬＴがＮＯＴ素子３３を介
してフリップフロップ３４のトリガー端子に入力されて
おり、フリップフロップ３４の反転出力端子はＮＡＮＤ
素子３５に接続されている。また、割込み信号ＩＮＴＡ
はＮＯＲ素子３２に入力され、リセット信号ＲＥＳＥＴ
はＮＯＴ素子３１を介してＮＯＲ素子３２に入力され、
ＮＯＲ素子３２の出力はフリップフロップ３４のクリア
端子に接続されている。なお、フリップフロップ３４の
データ端子およびプリセット端子は電源ラインＶ１に接
続されている。

【００４６】また、割込み要求のタイミングを所定時間
遅延させるために、３ビット構成のシフトレジスタ３６
のデータ端子に割込み信号ＩＮＴＡが入力され、クロッ
ク端子にクロックＣＫが入力され、反転出力端子から割
込み信号ＩＮＴＢを出力している。

【００４７】図５は、発振回路１８の動作を示すタイミ
ング図である。ＣＰＵ１の通常動作時にはホルト信号Ｈ
ＡＬＴはハイレベルであり、水晶発振器は一定周期のク
ロックＣＫを出力してＣＰＵ１および制御回路４に供給
している。次にＣＰＵ１がホルト命令を実行して、時刻
ｔ１においてホルト信号ＨＡＬＴハイレベルからローレ
ベルになるとフリップフロップ３４の反転出力がローレ
ベルになり、水晶発振器が停止しクロックＣＫはハイレ
ベルを保持する。この状態でＣＰＵ１はパワーセーブモ
ードに移行している。

【００４８】次に時刻ｔ２において、再開信号Ｂ１、Ｂ
２の何れかがローレベルになると、割込み信号ＩＮＴＡ
がハイレベルに反転し、フリップフロップ３４の反転出
力がハイレベルになり、水晶発振器の動作が再開して一
定周期のクロックＣＫを出力する。一方、割込み信号Ｉ
ＮＴＡはシフトレジスタ３６にも入力され、クロックＣ
Ｋによって３ビット分のシリアル転送が行われ、所定時
間経過した時刻ｔ３に負論理の割込み信号ＩＮＴＢとし
てＣＰＵ１に出力する。ＣＰＵ１の動作が再開すると、
ホルト信号ＨＡＬＴはハイレベルに戻る。こうして水晶
発振器の動作が再開してから３ビット分の時間遅延後に
ＣＰＵ１に割込みが入るため、水晶発振器の動作が安定
してからＣＰＵ１の動作が再開することになり、安定し
た動作が実現する。

【００４９】なお、以上の説明においてシフトレジスタ
３６として３ビット構成のものを使用する例を説明した
が、水晶発振器が安定する時間を考慮してビット数およ
びクロック周期を決めるのが好ましく、さらにシフトレ
ジスタ３６の代わりにパルス信号を所定時間遅延させる
遅延回路であっても構わない。

【００５０】また、発振回路１８がＣＰＵ１の外部に設
けられる例を示したが、ＣＰＵ１に内蔵しても構わな
い。

【００５１】

【発明の効果】以上詳説したように本発明によれば、中
央処理部が一時停止モードに移行することによって、周
辺回路の動作も併せて停止するため、大幅な省電力を実
現できる。さらに、インタフェイス部またはパネル部か
らの割込み要求によって、中央処理部が通常動作に復帰
するため、印字動作を速やかに再開できる。

【００５２】また、一時停止モードの際にクロック発生
部の動作を停止することによって、電力消費をさらに抑
制できる。さらに、通常動作の復帰は、クロック発生部
の動作が充分安定してから行われるため、誤動作を防止
できる。

【図面の簡単な説明】

【図１】本発明の一実施例の電気的構成を示すブロック
図である。

【図２】図１の動作を示すフローチャートである。

【図３】本発明の他の実施例の電気的構成を示すブロッ
ク図である。

【図４】図３の発振回路１８の一例を示す回路図であ
る。

【図５】発振回路１８の動作を示すタイミング図であ
る。

【図６】従来の電気的構成の一例を示すブロック図であ
る。

【図７】図６の動作を示すフローチャートである。

【符号の説明】

１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ４ 制御回路 ５ ドライブ回路 ６ 画像形成部 ７ インタフェイス ８ パネル部 ９ バス １０ ドライブ電源 １１ ロジック電源 １２ ＮＡＮＤ素子 １３ クロック回路 １８ 発振回路 １９ リセット回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 プログラムに従って信号処理を行う中央
   処理部と、 プログラムおよびデータを格納するためのメモリ部と、 外部ホスト装置と接続するためのインタフェイス部と、 信号入力手段および信号表示手段を含むパネル部と、 記録媒体に画像を形成するための画像形成部と、 画像形成部を制御するための制御部と、 中央処理部、メモリ部、インタフェイス部、パネル部お
   よび制御部を相互に接続するためのバスとを備える画像
   形成装置において、 前記中央処理部は割込み信号のレベルが変化するまで全
   ての動作を停止する一時停止モードを有し、 外部ホスト装置から前記インタフェイス部への信号入力
   が所定時間途絶えると中央処理部は一時停止モードに移
   行するとともに、前記インタフェイス部または前記パネ
   ル部からの信号入力が発生すると該割込み信号のレベル
   を変化させて、中央処理部は一時停止モードを解除する
   ことを特徴とする画像形成装置。
2. 【請求項２】 前記中央処理部の動作タイミングを決め
   るクロックを発生するクロック発生部を備え、 前記中央処理部が一時停止モードに移行するとクロック
   発生部の動作が停止し、一方、前記インタフェイス部ま
   たは前記パネル部からの信号入力が発生するとクロック
   発生部の動作が再開することを特徴とする請求項１記載
   の画像形成装置。
3. 【請求項３】 クロック発生部の動作が再開して所定時
   間経過後に、中央処理部の割込み信号のレベルを変化さ
   せることを特徴とする請求項２記載の画像形成装置。