JPH08139692A - 伝送路終端装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＳＤＨ同期網の伝送路終端装置に関し、伝送
路終端装置の警報検出部の小型化および高機能化を図
る。 【構成】 切替え可能な予備の伝送路を備えた伝送路の
終端部に設けられる伝送路終端装置において、信号断、
信号劣化等の信号異常発生時に伝送路を切替えるための
切替え要求保護時間を計時するタイマーと、信号異常回
復時に回復を確認するための回復確認保護時間を計時す
るタイマーとを、１つのタイマーで共用する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＣＣＩＴＴで標準化
されているＳＤＨ（Synchronous Digital Hierarchy）
による同期網において、伝送路の終端部に設けられる伝
送路終端装置に関し、特に、切替え可能な予備の伝送路
を備えた伝送路の終端部に設けられる伝送路終端装置に
関する。

【０００２】

【従来の技術】近年の光ファイバーの発達により光通信
ネットワークが急速に広まっている。また、光ファイバ
ーの特性向上、ＬＳＩ化技術の向上により、高速度通信
への要求が高まっている。それに伴い、ＳＤＨによる同
期網の伝送路終端装置も、より高機能、かつ小型のもの
が求められ、低消費電力及び保守機能の向上が要求され
ている。

【０００３】

【発明が解決しようとする課題】このため、従来よりも
各処理機能部毎に回路を小型化する必要がある。また、
保守性の向上のためには、ＣＰＵを搭載しての監視制御
技術や、より正確な監視技術が必要である。

【０００４】この発明は、このような事情を考慮してな
されたもので、伝送路終端装置の警報検出部の小型化お
よび高機能化を図るとともに、監視制御部の小型化を図
るようにした伝送路終端装置を提供するものである。

【０００５】具体的には、次の（Ａ）〜（Ｋ）を解決す
るものである。 （Ａ）従来、現用系と予備系の２系統の伝送路を有する
伝送路終端装置では、伝送路のＳＦ（Signal Fail ：信
号断）やＳＤ（Signal Degrade：信号劣化）を検出した
場合には、一定時間の後、現用系から予備系へ又は予備
系から現用系へと、伝送路を切替えるようにしている。
したがって、この伝送路を切替えるための保護時間を計
時するタイマーが設けられている。

【０００６】従来のＳＦ用の切替え要求・回復確認保護
時間タイマー回路（ＳＦタイマー）においては、ＳＦ警
報信号発生時に伝送路の切替えを行うための切替え要求
保護時間を計時する切替え要求保護時間タイマーと、Ｓ
Ｆ警報回復時に回復を確認するための回復確認保護時間
を計時する回復確認保護時間タイマーとの、２つのタイ
マー回路を必要としたため、回路規模が大きなものとな
っていた。

【０００７】（Ｂ）従来のＳＤ用の切替え要求・回復確
認保護時間タイマー回路（ＳＤタイマー）においては、
ＳＤ警報信号発生時に伝送路の切替えを行うための切替
え要求保護時間を計時する切替え要求保護時間タイマー
と、ＳＤ警報回復時に回復を確認するための回復確認保
護時間を計時する回復確認保護時間タイマーとの、２つ
のタイマー回路を必要としたため、回路規模が大きなも
のとなっていた。

【０００８】このように、従来のＳＦタイマーおよびＳ
Ｄタイマーは、大規模回路であったため、小型化および
低消費電力の妨げとなるといった問題が生じていたが、
本発明は、大規模回路の小規模化を目的としている。

【０００９】（Ｃ）ＳＦタイマーにおいては、大規模な
カウンタを有しているが、カウンタ用試験回路を具備し
ていなかった。また、設定閾値に対して論理検証を行う
際、測定時間が長いため、莫大なシミュレーション時間
が必要であった。

【００１０】このように、ＳＦタイマーにおいては、論
理検証に莫大な時間を必要とし、作業効率の低下を招い
ていたが、本発明は、ＳＦタイマーの論理検証に必要な
時間を大幅に短縮し、かつ、すべての設定閾値に対応で
きるような試験モード自動解除機能を有したテスト回路
の設計を目的としている。

【００１１】（Ｄ）ＳＤタイマーにおいては、大規模な
カウンタを有しているが、カウンタ用試験回路を具備し
ていなかった。また、設定閾値に対して論理検証を行う
際、測定時間が長いため、莫大なシミュレーション時間
が必要であった。

【００１２】このように、ＳＤタイマーにおいては、論
理検証に莫大な時間を必要とし、作業効率の低下を招い
ていたが、本発明は、ＳＤタイマーの論理検証に必要な
時間を大幅に短縮し、かつ、すべての設定閾値に対応で
きるような試験モード自動解除機能を有したテスト回路
の設計を目的としている。

【００１３】（Ｅ）従来、現用系と予備系を備えた伝送
路の終端装置では、伝送路の信号異常が発生して回復し
た後、通信先に回復を通知するため、信号異常回復確認
時点から回復待機保護時間（ＷＲ：Wait to Request ）
を計時するＷＲタイマーが設けられている。

【００１４】この従来のＷＲタイマーにおいては、大規
模なカウンタを有しているが、カウンタ用試験回路を具
備していなかった。また、設定閾値に対して論理検証を
行う際、測定時間が長いため、莫大なシミュレーション
時間が必要であり、設定閾値によってはＣＡＤの性能上
シミュレーションが不可能なこともあった。

【００１５】このように、従来のＷＲタイマーにおいて
は、論理検証に莫大な時間を必要とし、作業効率の低下
を招き、また、設定閾値によってはＣＡＤの性能上論理
検証不可能な場合もあり、機能欠陥の見落としの可能性
があったが、本発明は、ＷＲタイマーの論理検証に必要
な時間を大幅に短縮し、かつ、すべての設定閾値に対応
できるような試験モード自動解除機能を有したテスト回
路の設計を目的としている。

【００１６】（Ｆ）従来、現用系と予備系を備えた伝送
路の終端装置では、伝送路の切替えに際し、伝送路切替
え実行時から応答確認保護時間（ＲＣ）を計時するＲＣ
タイマーが設けられている。

【００１７】この従来のＲＣタイマーにおいては、大規
模なカウンタを有しているが、カウンタ用試験回路を具
備していなかった。ところが、設定閾値に対して論理検
証を行う際、測定時間が長いため、莫大なシミュレーシ
ョン時間が必要であった。

【００１８】このように、従来のＲＣタイマーにおいて
は、論理検証に莫大な時間を必要とし、作業効率の低下
を招いていたが、本発明は、ＲＣタイマーの論理検証に
必要な時間を大幅に短縮し、かつ、すべての設定閾値に
対応できるような試験モード自動解除機能を有したテス
ト回路の設計を目的としている。

【００１９】（Ｇ）従来の中間中継警報（中中警報）受
信処理回路を図３７に示す。この図において、３７ａは
三回連続一致検出回路、３７ｃはエッジ検出回路、３７
ｄは監視系クロック（ＣＬＫ）ラッチ回路である。

【００２０】この図に示すように、従来の中中警報受信
処理回路においては、伝送路ＣＬＫ（クロック）に同期
した受信ＳＯＨ（Section Over Head）信号中のＦ１バ
イトを抽出し、そのバイトに対し三回連続一致検出を行
い、その時生成される三回連続一致パルスを使用し、Ｆ
１バイトを監視系ＣＬＫに乗り換えていた。ところが、
図３８のタイムチャートに示すように、途中で監視系Ｃ
ＬＫが断し、次に監視系ＣＬＫが復旧したとき、出力デ
ータがＡから、Ｂに変化しないことになる。

【００２１】このように、従来の中中警報受信処理回路
では、データＡによって生成された三回連続一致パルス
が‘H’のとき監視系ＣＬＫが断し、データＢによって
生成された三回連続一致パルスが‘H’のとき監視系Ｃ
ＬＫが復旧した場合、エッジ検出回路３７ｃが動作せ
ず、データＢを監視系ＣＬＫに乗り換える事ができなか
った。このような動作が起きると、従来の回路では、正
確なデータを送ることができないといった問題が生じて
いたが、本発明は、このような動作を起こしても正確な
データを送ることを目的としている。

【００２２】（Ｈ）従来のＡＳＰ受信処理回路を図３９
に示す。この図において、３９ａは三回連続一致検出回
路、３９ｃはエッジ検出回路、３９ｄは監視系ＣＬＫラ
ッチ回路である。この図に示すように、従来のＡＳＰ受
信処理回路においては、伝送路ＣＬＫに同期した受信Ｓ
ＯＨ信号中のＫ１，Ｋ２バイトを抽出し、そのバイトに
対し三回連続一致検出を行い、その時生成される三回連
続一致パルスを使用し、Ｆ１バイトを監視系ＣＬＫに乗
り換えていた。ところが、図４０のタイムチャートに示
すように、途中で監視系ＣＬＫが断し、次に監視系ＣＬ
Ｋが復旧したとき、出力データがＡから、Ｂに変化しな
いことになる。

【００２３】このように、従来のＡＰＳ受信処理回路で
は、データＡによって生成された三回連続一致パルスが
‘H’のとき監視系ＣＬＫが断し、データＢによって生
成された三回連続一致パルスが‘H’のとき監視系ＣＬ
Ｋが復旧した場合、エッジ検出回路３９ｃが動作せず、
データＢを監視系ＣＬＫに乗り換える事ができなかっ
た。このような動作が起きると、従来の回路では、正確
なデータを送ることができないといった問題が生じてい
たが、本発明は、このような動作を起こしても正確なデ
ータを送ることを目的としている。

【００２４】（Ｉ）従来のクロックセレクト回路におい
ては、ＡＮＤ−ＯＲ論理によるセレクタ回路を用いてい
た。ところが、このＡＮＤ−ＯＲ論理によるセレクタ回
路によってクロックを選択すると、ハザードが生じる。
このハザードによるＬＳＩおよび装置に対する影響は、
その回路構成・装置構成によって様々であるが、データ
の２度打ちなどの誤動作を引き起こし、悪影響を与える
ことが多い。

【００２５】このように、従来のクロックセレクト回路
では、クロック選択時にハザードが生じ、誤動作を引き
起こすといった問題があったが、本発明は、クロック選
択時に生じるハザードを防止することを目的としてい
る。

【００２６】（Ｊ）従来の監視制御インタフェース回
路、すなわち、伝送路信号の受信処理及び伝送路信号の
送出処理を行う伝送路インタフェース部と監視制御を行
うＣＰＵを具備した監視制御部のシリアルインタフェー
スにおける、監視制御部からの制御情報に対しシリアル
／パラレル変換する制御系受信Ｓ／Ｐ回路と制御系信号
のビット誤りを監視する制御系受信ＣＲＣチェック回
路、及び制御系に対し監視情報を送信するために情報を
パラレル／シリアル変換する制御系送信Ｐ／Ｓ回路と制
御系送信信号に対しＣＲＣ演算を行う制御系送信ＣＲＣ
演算回路では、送信側と受信側の処理をそれぞれ別の回
路で行っていた。

【００２７】ところが、監視制御部からの制御情報（以
下コマンドという）は、一度受信したならば、制御系に
対し監視情報（以下「ＳＴ」という）を送信し終わるま
で次のコマンドは受信しなくてもよいので、送信側と受
信側の処理は排他的に動作することになり、受信側のデ
ータレジスタと送信側のデータレジスタを別々に持つこ
とは回路規模の増大をまねくことになる。

【００２８】図４１に従来例のブロック図を示す。図
中、４１ａはコマンド先頭検出部、４１ｂはＰＧ部、４
１ｃはシリアル／パラレル変換回路、４１ｄは受信ＣＲ
Ｃ処理部、４１ｅは受信側コマンドレジスタ、４１ｆは
データ処理部、４１ｇはヘッダチェック部、４１ｈは送
信側コマンドレジスタ、４１ｉはパラレル／シリアル変
換回路、４１ｊは送信ＣＲＣ処理部、４１ｋはＣＲＣ挿
入部である。

【００２９】コマンド先頭検出部４１ａは、コマンドが
入力されると、コマンドの先頭を検出し、ＰＧ部４１ｂ
を起動する。入力されたコマンドデータはシリアル／パ
ラレル変換回路４１ｃで変換され、受信側コマンドレジ
スタ４１ｅに保持される。受信ＣＲＣ処理部４１ｄはヘ
ッダチェック部４１ｇと共にコマンドの正誤を判定す
る。

【００３０】データ処理部４１ｆはコマンドによるデー
タで制御を行ったり、各種のＳＴ送信用のデータをセレ
クトする。送信側コマンドレジスタ４１ｈは、ＳＴ送信
用データを保持し、このデータをパラレル／シリアル変
換回路４１ｉでシリアルデータに変換して、送信ＣＲＣ
処理部４１ｊで演算したＣＲＣデータをＣＲＣ挿入部４
１ｋで挿入した後、ＳＴとして送出する。

【００３１】図４２にコマンド及びＳＴデータの構成を
示す。コマンド及びＳＴデータは、ヘッダ部とデータ部
とＣＲＣ部からなり、ヘッダ部にはＦＴｏＰ（フレーム
の先頭を表す）やコマンドの宛先が記述される。

【００３２】このように、従来の監視制御インタフェー
スでは、受信側と送信側でＳ／Ｐ・Ｐ／Ｓ用レジスタ、
及びＣＲＣ演算回路を別々に持っていたので、回路規模
が大きいという問題があったが、本発明は、受信側と送
信側で別々に持っていたＳ／Ｐ・Ｐ／Ｓ用レジスタ、及
びＣＲＣ演算回路を共有することにより、回路規模を縮
小することを目的としている。

【００３３】（Ｋ）監視制御インタフェース回路におい
ては、監視制御処理回路に、すべてのコマンドを処理で
きるように回路を盛り込まなければならなかった。とこ
ろが、何種類もあるコマンドのうち、数種類のコマンド
だけしか使わないような場合、不要なコマンドの処理回
路は無駄になる。

【００３４】また、後からコマンドを追加する場合も容
易ではなく、ハードウェアの中身を変更しなければなら
ない。また、コマンドを新たに追加するのではなく、今
現在使用中のコマンドのデータの中で、未使用のビット
があり、それを後から使用する場合の変更も、やはりハ
ードウェアの中身を変更しなければならない。すなわ
ち、ヘッダチェック部に、すべてのコマンドを認識する
ために必要な処理回路を持たなければならない。

【００３５】このように、監視制御コマンド・ＳＴ処理
回路では、あらかじめ決められた数のコマンドしか処理
できないので、後からコマンドを追加する場合は、回路
を変更しなければならなかったが、本発明は、コマンド
・ＳＴ処理部を従属接続できるような回路構成とするこ
とによって、必要なコマンド分の回路だけを搭載して回
路規模の縮小をはかり、新たなコマンドを追加するとき
には、ハードウェアの変更をすることなく、追加部分の
ハードウェアを従属接続することで簡単に対応できるよ
うにすることを目的としている。

【００３６】

【課題を解決するための手段および作用】この発明は、
切替え可能な予備の伝送路を備えた伝送路の終端部に設
けられる伝送路終端装置において、信号断、信号劣化等
の信号異常発生時に伝送路を切替えるための切替え要求
保護時間を計時するタイマーと、信号異常回復時に回復
を確認するための回復確認保護時間を計時するタイマー
とを、１つのタイマーで共用することを特徴とする伝送
路終端装置である。

【００３７】この発明において、信号異常としては、Ｓ
Ｆ（Signal Fail ：信号断）や、ＳＤ（Signal Degrad
e：信号劣化）などの伝送路の信号異常を挙げることが
できる。この発明によれば、従来の２つのタイマーを１
つのタイマーで共用するようにしたので、回路規模を縮
小することができ、消費電力の低減が可能となる。

【００３８】また、この発明は、切替え可能な予備の伝
送路を備えた伝送路の終端部に設けられる伝送路終端装
置において、伝送路の切替えに際し各種の保護時間を計
時するタイマーを備え、そのタイマーが、計時用のカウ
ンタとそのカウンタをテストするためのテスト回路を有
し、テスト回路によるテストモードでのカウンタのテス
ト終了時に、テストモードが自動的に解除されることを
特徴とする伝送路終端装置である。この発明によれば、
カウンタのテスト終了時には、自動的にテストモードが
解除されるので、誤ってテストモードのまま伝送を開始
することが防止される。

【００３９】さらに、この発明は、伝送路クロックによ
り伝送される伝送信号に含まれる制御信号中の特定バイ
トのデータを抽出し、その特定バイトのデータを、伝送
路の監視制御を行う制御部に通知する受信処理回路を備
えた伝送路終端装置において、制御信号中の特定バイト
のデータを抽出し、そのデータに対し三回連続一致検出
を行う三回連続一致検出回路と、三回連続一致検出回路
の検出結果と伝送路クロックから、一致検出が三回以上
連続した時にも、各フレーム周期のラッチパルスを生成
するエッジ生成回路を備え、それにより、監視制御系の
クロックの断が生じた場合でも、クロック回復時に特定
バイトのデータ通知を可能とすることを特徴とする中間
中継受信処理回路である。

【００４０】この発明によれば、制御系クロックが断し
ても、三回連続一致パルスを検出した時には、伝送路ク
ロックにより常時パルスを出力することができるので、
制御系パルスが復旧した時でも、直ちに新しいデータに
変更することができる。

【００４１】

【実施例】図１はこの発明の一実施例を示すブロック図
である。この回路は、ＣＣＩＴＴにより標準化されてい
るＳＤＨ（Synchronous Digital Hierarchy）によるデ
ィジタル伝送を行う上で、ＳＴＭ−Ｎ（Ｎ＝１：伝送速
度１５５．５２Ｍｂ／ｓ）の伝送路を終端する伝送路終
端装置内に設けられた回路である。

【００４２】この伝送路終端装置には、現用系と予備系
の２系統の伝送路が設けられており、このような伝送路
終端装置では、伝送路のＳＦ（Signal Fail ：信号断）
やＳＤ（Signal Degrade：信号劣化）を検出し、それら
を検出した場合には、一定時間の後、現用系から予備系
へ又は予備系から現用系へと、伝送路を切替えるように
している。したがって、この伝送路を切替えるための各
種の保護時間を計時するタイマーが設けられている。

【００４３】本例は、ＳＦ警報発生時に伝送路の切替え
を行うための切替え要求保護時間を計時する切替え要求
保護時間タイマーと、ＳＦ警報回復時に回復を確認する
ための回復確認保護時間を計時する回復確認保護時間タ
イマーとを、１つのタイマー回路で共用するようにした
ＳＦ用切替え要求・回復確認保護時間タイマー（ＳＦタ
イマー）回路を示している。

【００４４】この図において、１ａは立ち上がり検出
部、１ｂは立ち下がり検出部、１ｃはアンド−オア回
路、１ｄはオア回路、１ｅは１６ビットカウンタ、１ｆ
はデコーダ、１ｇはＪＫフリップフロップである。

【００４５】この図に示すように、このタイマー回路
は、切替え要求保護時間と回復確認保護時間の共用のタ
イマー回路であり、１つで２つのタイマー回路の機能を
果たすものである。

【００４６】図２はこのＳＦ用切替え要求・回復確認保
護時間タイマー回路のタイミングを示すタイムチャート
であり、この図を交えて本実施例の動作を説明する。

【００４７】＜１＞ＳＦ警報信号がタイマー回路に入力
される。 ＜２＞タイマー回路は、ＳＦ警報信号を受け取って切替
え要求保護時間を計時する。タイマー回路をカウントア
ップさせる。 ＜３＞切替え要求保護時間を計時するタイマー回路がフ
ルカウントすると、ＧＵＤＳＦ信号にＨ（High: ハイ）
を出力する。 ＜４＞ＳＦ警報信号が入力されなくなると、回復確認保
護時間を計時するタイマー回路をカウントアップさせ
る。 ＜５＞回復確認保護時間を計時するタイマー回路がフル
カウントすると、ＧＵＤＳＦ信号にＬ（Low:ロー）を出
力する。 ＜６＞切替え要求保護時間を計時するタイマー回路がカ
ウントアップしている途中で、ＳＦ警報信号が入力され
なくなると、リセットされて新たにＳＦ警報信号が入力
されるのを待つ。 ＜７＞回復確認保護時間を計時するタイマー回路がカウ
ントアップしている途中で、ＳＦ警報信号が入力される
と、リセットされて新たにＳＦ警報信号が入力されなく
なるのを待つ。 ＜８＞回復確認保護時間を計時するタイマー回路と切替
え要求保護時間を計時するタイマー回路は、同時にカウ
ントアップすることはない。したがって、タイマー回路
を別々に持たずに共用する事ができる。

【００４８】本例では、ＳＦ警報発生時に切替え要求保
護時間を計時する切替え要求保護時間タイマーと、ＳＦ
警報回復時に回復確認保護時間を計時する回復確認保護
時間タイマーとを、１つのタイマー回路で共用するよう
にしている。したがって、ＳＦタイマー回路が１つです
むため、回路規模が小さくなる。

【００４９】図３はこのＳＦ用切替え要求・回復確認保
護時間タイマー回路の詳細構成を示すブロック図であ
る。この図において、１ｈはフリップフロップ、１ｉは
アンド回路、１ｊはオア回路、１ｋはカウンタ、１ｎは
ＪＫフリップフロップ、１ｍはインバータである。本例
によれば、回路規模が小さくなる効果を奏し、低消費電
力化などといった事ができ、ＬＳＩの設計・開発に寄与
するところが大きい。

【００５０】図４はＳＤ用切替え要求・回復確認保護時
間タイマー（ＳＤタイマー）回路の構成を示すブロック
図である。本例は、伝送路のＳＤ警報による伝送路切替
えにおいて、ＳＤ警報発生時に伝送路の切替えを行うた
めの切替え要求保護時間を計時する切替え要求保護時間
タイマーと、ＳＤ警報回復時に回復を確認するための回
復確認保護時間を計時する回復確認保護時間タイマーと
を、１つのタイマー回路で共用するようにしたＳＤ用切
替え要求・回復確認保護時間タイマー回路を示してい
る。

【００５１】この図において、２ａは立ち上がり検出
部、２ｂは立ち下がり検出部、２ｃはアンド−オア回
路、２ｄはオア回路、２ｅは１６ビットカウンタ、２ｆ
はデコーダ、２ｇはＪＫフリップフロップである。

【００５２】この図に示すように、このタイマー回路
は、切替え要求保護時間と回復確認保護時間の共用のタ
イマー回路であり、１つで２つのタイマー回路の機能を
果たすものである。

【００５３】図５はこのＳＤ用切替え要求・回復確認保
護時間タイマー回路のタイミングを示すタイムチャート
であり、この図を交えて本実施例の動作を説明する。

【００５４】＜１＞ＳＤ警報信号がタイマー回路に入力
される。 ＜２＞タイマー回路は、ＳＤ警報信号を受け取って切替
え要求保護時間を計時する。タイマー回路をカウントア
ップさせる。 ＜３＞切替え要求保護時間を計時するタイマー回路がフ
ルカウントすると、ＧＵＤＳＤ信号にＨを出力する。 ＜４＞ＳＦ警報信号が入力されなくなると、回復確認保
護時間を計時するタイマー回路をカウントアップさせ
る。 ＜５＞回復確認保護時間を計時するタイマー回路がフル
カウントすると、ＧＵＤＳＤ信号にＬを出力する。 ＜６＞切替え要求保護時間を計時するタイマー回路がカ
ウントアップしている途中で、ＳＤ警報信号が入力され
なくなると、リセットされて新たにＳＤ警報信号が入力
されるのを待つ。 ＜７＞回復確認保護時間を計時するタイマー回路がカウ
ントアップしている途中で、ＳＤ警報信号が入力される
と、リセットされて新たにＳＤ警報信号が入力されなく
なるのを待つ。 ＜８＞回復確認保護時間を計時するタイマー回路と切替
え要求保護時間を計時するタイマー回路とが排他的であ
ることは、以上のことから明らかであり、この２つのタ
イマー回路は、同時にカウントアップすることはない。
したがって、タイマー回路を別々に持たずに共用する事
ができる。

【００５５】本例では、ＳＤ警報発生時に切替え要求保
護時間を計時する切替え要求保護時間タイマーと、ＳＤ
警報回復時に回復確認保護時間を計時する回復確認保護
時間タイマーとを、１つのタイマー回路で共用するよう
にしている。したがって、ＳＤタイマー回路が１つです
むため、回路規模が小さくなる。

【００５６】図６はこのＳＤ用切替え要求・回復確認保
護時間タイマー回路の詳細構成を示すブロック図であ
る。この図において、２ｈはフリップフロップ、２ｉは
アンド回路、２ｊはオア回路、２ｋはカウンタ、２ｎは
ＪＫフリップフロップ、２ｍはインバータである。本例
によれば、回路規模が小さくなる効果を奏し、低消費電
力化などといった事ができ、ＬＳＩの設計・開発に寄与
するところが大きい。

【００５７】図７はテスト回路を備えたＳＦタイマー回
路の構成を示すブロック図であり、ＳＦタイマー回路の
試験を行うテスト回路を具備し、ＳＦタイマー回路の試
験モードを試験終了と共に自動解除する機能を有するＳ
Ｆタイマー回路を示すものである。

【００５８】この図において、３ａはＳＦ発生／解除検
出部、３ｂは４ビットカウンタ、３ｃはカウンタの上位
８ビットの‘FF’を検出するデコード部であり、カウン
タの上位８ビットが‘FF’に到達したことを検出する。
３ｄはデコード部３ｃより検出された信号により、試験
モードを自動解除するテスト信号ＩＮＨ（インヒビッ
ト）部、３ｅはオア回路、３ｆはＳＦフラグ発生／解除
コントロール部である。３ｇは通常モード時、上位ビッ
トを動作させる下位ビットのキャリーアウト信号であ
る。

【００５９】テスト信号ＩＮＨ部３ｄは、通常では、キ
ャリーアウト信号３ｇの下位８ビットのキャリ−アウト
信号でしか動作しない上位８ビットを、テスト信号によ
って強制的に動作させ、デコード部３ｃによって検出さ
れた信号によってテスト信号をインヒビットし、自動的
に試験モードを解除する。

【００６０】本例では、この回路構成によって、図８に
示すように、カウンタをロード値〜‘FFFF’まで動作さ
せるためのテストパターン数を大幅に削減することがで
き、かつ、すべての設定閾値に対応することができる。

【００６１】図９はこのテスト回路を備えたＳＦタイマ
ー回路の詳細構成を示すブロック図である。この図にお
いて、３ｈは設定閾値／カウンタロード値変換回路、３
ｉは立ち上がり検出部、３ｊは立ち下がり検出部、３ｋ
はセレクタ、３ｍはノア回路、３ｎは４Ｍ／１Ｋ変換回
路、３ｐはフリップフロップ、３ｑはオア回路、３ｒは
アンド回路、３ｓはインバータ、３ｔは８ビットカウン
タ、３ｕはＪＫフリップフロップ、３ｖはナンド回路で
ある。図１０にこのテスト回路を備えたＳＦタイマー回
路のタイムチャートを示す。本例によれば、ＳＦタイマ
ーの、すべての設定閾値に対して、論理検証を飛躍的に
短時間で行うことができ、設計効率の向上に寄与すると
ころが大きい。

【００６２】図１１はテスト回路を備えたＳＤタイマー
回路の構成を示すブロック図であり、ＳＤタイマー回路
の試験を行うテスト回路を具備し、ＳＤタイマー回路の
試験モードを試験終了と共に自動解除する機能を有する
ＳＤタイマー回路を示すものである。

【００６３】この図において、４ａはＳＤ発生／解除検
出部、４ｂは４ビットカウンタ、４ｃはカウンタの上位
８ビットの‘FF’を検出するデコード部であり、カウン
タの上位８ビットが‘FF’に到達したことを検出する。
４ｄはデコード部４ｃより検出された信号により、試験
モードを自動解除するテスト信号ＩＮＨ部、４ｅはオア
回路、４ｆはＳＤフラグ発生／解除コントロール部であ
る。４ｇは通常モード時、上位ビットを動作させる下位
ビットのキャリーアウト信号である。

【００６４】テスト信号ＩＮＨ部４ｄは、通常では、キ
ャリーアウト信号４ｇの下位８ビットのキャリーアウト
信号でしか動作しない上位８ビットを、テスト信号によ
って強制的に動作させ、デコード部４ｃによって検出さ
れた信号によってテスト信号をインヒビットし、自動的
に試験モードを解除する。

【００６５】本例では、この回路構成によって、図１２
に示すように、カウンタをロード値〜‘FFFF’まで動作
させるためのテストパターン数を大幅に削減することが
でき、かつ、すべての設定閾値に対応することができ
る。

【００６６】図１３はこのテスト回路を備えたＳＤタイ
マー回路の詳細構成を示すブロック図である。この図に
おいて、４ｈは設定閾値／カウンタロード値変換回路、
４ｉは立ち上がり検出部、４ｊは立ち下がり検出部、４
ｋはセレクタ、４ｍはノア回路、４ｎは４Ｍ／１Ｋ変換
回路、４ｐはフリップフロップ、４ｑはオア回路、４ｒ
はアンド回路、４ｓはインバータ、４ｔは８ビットカウ
ンタ、４ｕはＪＫフリップフロップ、４ｖはナンド回路
である。図１４および図１５にこのテスト回路を備えた
ＳＤタイマー回路のタイムチャートを示す。本例によれ
ば、ＳＤタイマーの、すべての設定閾値に対して、論理
検証を飛躍的に短時間で行うことができ、設計効率の向
上に寄与するところが大きい。

【００６７】図１６はテスト回路を備えたＷＲ（回復待
機保護時間）タイマー回路を示すブロック図である。現
用系と予備系の２系統の伝送路が設けられた伝送路終端
装置では、ＳＦやＳＤ等の伝送路の信号異常が発生して
回復した後、通信先に回復を通知するため、信号異常回
復確認時点から回復待機保護時間（ＷＲ：Wait to Requ
est ）を計時するＷＲタイマー回路が設けられている。

【００６８】本例は、ＷＲタイマー回路の試験を行うテ
スト回路を具備し、ＷＲタイマー回路の試験モードを試
験終了と共に自動解除する機能を有するＷＲタイマー回
路を示すものである。

【００６９】この図において、５ａはＷＲタイマー動作
状態設定検出部、５ｂは４ビットカウンタ、５ｃは１２
ビットデコード部であり、カウンタの上位１２ビットが
‘FFF’に到達したことを検出する。５ｄはデコード部
５ｃより検出された信号により、試験モードを自動解除
するテスト信号ＩＮＨ部、５ｅはオア回路、５ｆはＷＲ
フラグ発生／解除コントロール部である。５ｇは通常モ
ード時、上位ビットを動作させる下位ビットのキャリー
アウト信号である。

【００７０】テスト信号ＩＮＨ部５ｄは、通常では、キ
ャリーアウト信号５ｇの下位８ビットのキャリーアウト
信号でしか動作しない上位１２ビットを、テスト信号に
よって強制的に動作させ、デコード部５ｃによって検出
された信号によってテスト信号をインヒビットし、自動
的に試験モードを解除する。

【００７１】本例では、この回路構成によって、図１７
に示すように、カウンタをロード値〜‘FFFFF’まで動
作させるためのテストパターン数を大幅に削減すること
ができ、かつ、すべての設定閾値に対応することができ
る。

【００７２】図１８はこのテスト回路を備えたＷＲタイ
マー回路の詳細構成を示すブロック図である。この図に
おいて、５ｈは設定閾値／カウンタロード値変換回路、
５ｍはノア回路、５ｎは４Ｍ／１Ｋ変換回路、５ｑはオ
ア回路、５ｒはアンド回路、５ｓはインバータ、５ｔは
８ビットカウンタ、５ｕはＪＫフリップフロップ、５ｖ
はナンド回路である。図１９にこのテスト回路を備えた
ＷＲタイマー回路のタイムチャートを示す。

【００７３】本例によれば、ＷＲタイマーの、すべての
設定閾値に対して、論理検証を飛躍的に短時間で行うこ
とができ、設計効率および良品率の向上に寄与するとこ
ろが大きい。

【００７４】図２０はテスト回路を備えたＲＣ（応答確
認保護時間）タイマー回路を示すブロック図である。現
用系と予備系の２系統の伝送路が設けられた伝送路終端
装置では、伝送路の切替えに際し、伝送路切替え実行時
から応答確認保護時間（ＲＣ）を計時するＲＣタイマー
回路が設けられている。

【００７５】本例は、ＲＣタイマー回路の試験を行うテ
スト回路を具備し、ＲＣタイマー回路の試験モードを試
験終了と共に自動解除する機能を有するＲＣタイマー回
路を示すものである。

【００７６】この図において、６ａはＲＣタイマー動作
状態設定検出部、６ｂは４ビットカウンタ、６ｃは４ビ
ットデコード部であり、カウンタの上位４ビットが
‘F’に到達したことを検出する。６ｄはデコード部６
ｃより検出された信号により、試験モードを自動解除す
るテスト信号ＩＮＨ部である。６ｅはオア回路、６ｆは
ＲＣフラグ発生／解除コントロール部である。６ｇは通
常モード時、上位ビットを動作させる下位ビットのキャ
リーアウト信号である。

【００７７】テスト信号ＩＮＨ部６ｄは、通常では、キ
ャリーアウト信号６ｇの下位８ビットのキャリーアウト
信号でしか動作しない上位４ビットを、テスト信号によ
って強制的に動作させ、デコード部６ｃによって検出さ
れた信号によってテスト信号をインヒビットし、自動的
に試験モードを解除する。

【００７８】本例では、この回路構成によって、図２１
に示すように、カウンタをロード値〜‘FFF’まで動作
させるためのテストパターン数を大幅に削減することが
でき、かつ、すべての設定閾値に対応することができ
る。

【００７９】図２２はこのテスト回路を備えたＲＣタイ
マー回路の詳細構成を示すブロック図である。この図に
おいて、６ｈは設定閾値／カウンタロード値変換回路、
６ｍはノア回路、６ｎは４Ｍ／１Ｋ変換回路、６ｑはオ
ア回路、６ｒはアンド回路、６ｓはインバータ、６ｔは
８ビットカウンタ、６ｕはＪＫフリップフロップ、６ｖ
はナンド回路である。図２３にこのテスト回路を備えた
ＲＣタイマー回路のタイムチャートを示す。本例によれ
ば、ＲＣタイマーの、すべての設定閾値に対して、論理
検証を飛躍的に短時間で行うことができ、設計効率の向
上に寄与するところが大きい。

【００８０】図２４は中中（中間中継）警報受信処理回
路を示すブロック図であり、伝送路終端装置で、中継器
の警報をＳＴＭ−Ｎ信号のＦ１バイトを受信処理し、監
視制御を行うＣＰＵに中中警報を通知する中中警報受信
処理回路において、監視制御系のクロックの断が生じた
場合でもクロック回復時の中中警報の通知を可能とする
中中警報受信処理回路を示すものである。

【００８１】この図において、７ａは三回連続一致検出
回路、７ｂはエッジ生成回路、７ｃはエッジ検出回路、
７ｄは監視系クロックラッチ回路である。この図に示す
ように、中中警報受信処理回路は、三回連続一致検出回
路７ａと、エッジ生成回路７ｂと、エッジ検出回路７ｃ
と、監視系ＣＬＫラッチ回路７ｄから構成されており、
エッジ生成回路７ｂによって、伝送路ＣＬＫにより三回
連続一致パルスが‘H’のとき、常時エッジを生成させ
る。

【００８２】この中中警報受信処理回路のタイムチャー
トを図２５に示す。図中、（１）はエッジ生成回路７ｂ
により生成される中中警報ラッチタイミングパルスであ
り、このパルスにより、監視系クロック断が復旧したと
きの中中警報情報を監視系クロックでラッチする。

【００８３】本例では、エッジ生成回路７ｂにより、三
回連続一致パルスが‘H’ のとき、伝送路ＣＬＫにより
常時エッジを生成するようにしている。したがって、前
記のように監視系ＣＬＫが断から復旧したときでもエッ
ジ検出回路７ｃが動作し、正確なデータを送ることがで
きる。

【００８４】図２６は中中警報受信処理回路の詳細構成
を示すブロック図である。この図に示すように、エッジ
生成回路７ｂは、３回連続一致検出結果と伝送路クロッ
ク（１２５μｓ周期）のＡＮＤにより、３回以上連続時
にも各フレーム（１２５μｓ）周期のラッチパルスを生
成する。

【００８５】生成されたラッチパルスを監視系ＣＬＫ
（４ＭＨｚ）でエッジ検出し、エッジ検出パルスで１フ
レーム前に受信したＦ１データを、中中警報としてラッ
チする。この中中警報は、任意にソフトインタフェース
によりＣＰＵで読み出し可能となる。本例によれば、制
御系ＣＬＫにより常時パルスを出力することができ、制
御系ＣＬＫが復旧したときすぐに新しいデータに変更す
ることができる。

【００８６】図２７はＡＰＳ受信処理回路を示すブロッ
ク図であり、伝送路終端装置で、ＡＰＳの信号をＳＴＭ
−Ｎ信号のＫ１Ｋ２バイトを受信処理し、監視制御を行
うＣＰＵにＡＰＳ信号を通知するＡＰＳ受信処理回路に
おいて、監視制御系のクロックの断が生じた場合でもク
ロック回復時のＡＰＳ信号の通知を可能とするＡＰＳ受
信処理回路を示すものである。

【００８７】この図において、８ａは三回連続一致検出
回路、８ｂはエッジ生成回路、８ｃはエッジ検出回路、
８ｄは監視系クロックラッチ回路である。この図に示す
ように、ＡＰＳ受信処理回路は、三回連続一致検出回路
８ａと、エッジ生成回路８ｂと、エッジ検出回路８ｃ
と、監視系ＣＬＫラッチ回路８ｄから構成されており、
エッジ生成回路８ｂによって、伝送路ＣＬＫにより三回
連続一致パルスが‘H’のとき、常時エッジを生成させ
る。

【００８８】このＡＰＳ受信処理回路のタイムチャート
を図２８に示す。図中、（１）はエッジ生成回路８ｂに
より生成されるＫ１，Ｋ２ラッチタイミングパルスであ
り、このパルスにより、監視系クロック断が復旧したと
きのＫ１，Ｋ２情報を監視系クロックでラッチする。

【００８９】本例では、エッジ生成回路８ｂにより、三
回連続一致パルスが‘H’ のとき、伝送路ＣＬＫにより
常時エッジを生成するようにしている。したがって、前
記のように監視系ＣＬＫが断から復旧したときでもエッ
ジ検出回路８ｃが動作し、正確なデータを送ることがで
きる。

【００９０】図２９はＡＰＳ受信処理回路の詳細構成を
示すブロック図である。この図に示すように、エッジ生
成回路８ｂは、３回連続一致検出結果と伝送路クロック
（１２５μｓ周期）のＡＮＤにより、３回以上連続時に
も各フレーム（１２５μｓ）周期のラッチパルスを生成
する。

【００９１】生成されたラッチパルスを監視系ＣＬＫ
（４ＭＨｚ）でエッジ検出し、エッジ検出パルスで１フ
レーム前に受信したＫ１，Ｋ２データを、ＡＰＳ信号と
してラッチする。このＡＰＳ信号は、任意にソフトイン
タフェースによりＣＰＵで読み出し可能となる。

【００９２】本例によれば、制御系ＣＬＫが断しても三
回連続一致パルス‘H’のとき伝送路ＣＬＫにより常時
パルスを出力することができ、制御系ＣＬＫが復旧した
ときすぐに新しいデータに変更することができる。

【００９３】図３０はＢ２ＣＬＫ切替え回路を示すブロ
ック図である。本例は、２．４Ｇｂ／ｓの伝送路の局間
の伝送路誤りを監視するためのＢ２バイト（ＢＩＰ−３
８４）をＢＩＰ−９６単位で誤り検出し、ＢＩＰ−９６
のｂｉｔ誤り信号を４本に対し誤り数の計数行う際に、
４本の誤り信号に同期して入力される４本のクロックの
選択を行うＢ２ＣＬＫ選択回路において、クロック断時
のクロック切替え動作時に選択後のクロックにハザード
が発生しないようにしたＢ２ＣＬＫ切替え回路を示すも
のである。

【００９４】この図において、９ａ，９ｂ，９ｃ，９ｄ
はクロック１〜４の入力断検出部（クロック断検出部）
であり、クロックの入力断を検出した場合、‘L’を出
力する。９ｅはクロック１〜４の入力断検出情報によ
り、クロック選択信号を出力するデコード部である。

【００９５】９ｆ，９ｇ，９ｈ，９ｉはデコード部９ｅ
のクロック選択信号を被選択クロックに同期させる選択
信号同期部であると同時に、被選択クロックが入力断と
なった場合非同期でこれをインヒビットする非同期マス
ク信号生成部である。すなわち、非同期マスク信号生成
部９ｆ，９ｇ，９ｈ，９ｉは、デコード部９ｅから出力
されるクロック選択信号を被選択クロックの立ち下がり
エッジで打ち抜く選択信号同期部としての役割を持つと
同時に、入力断検出部９ａ〜入力断検出部９ｄの入力断
検出情報により、入力断クロックをインヒビットするた
めの信号を生成する。

【００９６】９ｊ，９ｋ，９ｍ，９ｎは入力断クロック
復旧時の切り戻しの際に選択前クロックをインヒビット
する同期マスク信号生成部である。すなわち、同期マス
ク信号生成部９ｊ，９ｋ，９ｍ，９ｎは、入力断クロッ
クが復旧した際選択クロックの切り戻しを行う場合に必
要となる回路で、選択後クロックに切り戻しを行う直前
に選択前クロックをインヒビットするための信号を生成
する同期マスク信号生成部である。９ｐはインバータ、
９ｒはアンド回路、９ｓはオア回路である。

【００９７】図３１はＢ２ＣＬＫ切替え回路のタイミン
グを示すタイムチャートである。この図に示すように、
このＢ２ＣＬＫ切替え回路においては、クロック１が入
力断となりクロック２に切替える場合、クロック１の入
力断を検出すると同時に、非同期マスク信号生成部９ｆ
より出力されるインヒビット信号でクロック１をマスク
し、選択信号同期部９ｇより出力されるクロック２の立
ち下がりエッジに同期した選択信号により、クロック２
のマスクを解除する。

【００９８】また、入力断となっていたクロック１が復
旧後、クロック２からクロック１に切り戻しを行う場
合、同期マスク信号生成部９ｋより出力されるクロック
２の立ち下がりエッジに同期したマスク信号により、ク
ロック２をインヒビットした後、非同期マスク信号生成
部９ｆより出力されるクロック１の立ち下がりエッジに
同期した選択信号により、クロック１のマスクを解除す
る。この一連の動作により、ハザードの出ないタイミン
グでクロックを切り替えることが可能となる。

【００９９】図３２はＢ２ＣＬＫ切替え回路を２．４Ｇ
伝送路終端装置に適用した例を示す回路ブロック図であ
り、２．４Ｇ伝送路終端装置におけるＢ２ＢＩＰ−９６
×４の誤り数の計数を行うＢ２ＣＶ部に、本例のＢ２Ｃ
ＬＫ切替え回路（クロックセレクト回路）を適用したも
のである。

【０１００】この図において、９ｔ，９ｕはデマックス
部、９ｖはクロック選択回路、９ｗはＢ２ＣＶ部であ
る。本例によれば、クロックの切替えを行う際ハザード
が発生しないことにより、データの２度打ちなどの誤動
作を防止する効果をもたらし、誤り数の計数における計
数結果の信頼性が向上する。

【０１０１】図３３は監視制御インタフェース回路の構
成を示すブロック図である。本例は、伝送路信号の受信
処理及び伝送路信号の送出処理を行う伝送路インタフェ
ース部と監視制御を行うＣＰＵを具備した監視制御部の
シリアルインタフェースに設けられ、監視制御部からの
制御情報に対しシリアル／パラレル変換する制御系受信
Ｓ／Ｐ回路と制御系信号のＢＩＴ誤りを監視する制御系
受信ＣＲＣチェック回路と制御系に対し監視情報を送信
するために情報をパラレル／シリアル変換する制御系送
信Ｐ／Ｓ回路と制御系送信信号に対しＣＲＣ演算を行う
制御系送信ＣＲＣ演算回路において、送信側と受信側の
処理を１つのレジスタ及びＣＲＣ演算回路で行うことに
より、回路規模を小型化できるようにした監視制御イン
タフェース回路を示すものである。

【０１０２】この図において、１０ａはコマンド先頭検
出部、１０ｂはＰＧ部、１０ｃはシリアル／パラレル変
換回路、１０ｄは送受信ＣＲＣ処理部、１０ｅは送受信
コマンドレジスタ、１０ｆはデータ処理部、１０ｇはヘ
ッダチェック部、１０ｈはセレクタ、１０ｉはパラレル
／シリアル変換回路、１０ｊはセレクタ、１０ｋはＣＲ
Ｃ挿入部である。

【０１０３】図４１に示す従来例との比較において、図
３３を説明する。図３３において、コマンド先頭検出部
１０ａは、コマンドが入力されるとＰＧ部１０ｂを起動
する。シリアル／パラレル変換回路１０ｃで変換された
データは、セレクタ１０ｊを通り、送受信コマンドレジ
スタ１０ｅで保持される。また、入力されたコマンドデ
ータは、セレクタ１０ｈを通り、送受信ＣＲＣ処理部１
０ｄでＣＲＣの判定が行われる。

【０１０４】セレクタ１０ｈとセレクタ１０ｊは、ＰＧ
部１０ｂにより制御され、コマンド受信時は“Ｈ”側が
選択される。送受信ＣＲＣ処理部１０ｄの演算結果は、
ヘッダチェック部１０ｇでコマンドの正誤を判定するた
めに使用される。データ処理部１０ｆはコマンドによる
データで制御を行ったり、各種のＳＴ返信用のデータを
セレクトする。

【０１０５】送受信コマンドレジスタ１０ｅは、コマン
ドの受信側の処理が終わると、ＰＧ部１０ｂによりＳＴ
送信動作に入る。セレクタ１０ｈとセレクタ１０ｊは
“Ｌ”側が選択され、送受信コマンドレジスタ１０ｅに
ＳＴ用データがロードされ、パラレル／シリアル変換回
路１０ｉでシリアルデータにして、送受信ＣＲＣ処理部
１０ｄで演算した送信ＣＲＣデータをＣＲＣ挿入部１０
ｋで挿入した後、ＳＴとして送出する。

【０１０６】この回路の動作は次のようになる。コマン
ドが入力されると、入力されたコマンドは、セレクタ１
０ｊを通り、送受信コマンドレジスタ１０ｅでデータが
保持される。また、一方では、セレクタ１０ｈを通り、
送受信ＣＲＣ処理部１０ｄで受信ＣＲＣの判定が行われ
る。セレクタ１０ｈとセレクタ１０ｊはＰＧ部１０ｂに
より制御され、コマンド受信時は“Ｈ”側が選択され
る。

【０１０７】コマンドの受信側の処理が終わると、ＰＧ
部１０ｂによりＳＴ送信動作に入る。この時には、セレ
クタ１０ｈとセレクタ１０ｊは“Ｌ”側が選択され、送
受信コマンドレジスタ１０ｅにＳＴ用データがロードさ
れ、パラレル／シリアル変換回路１０ｉでシリアルデー
タにした後、送受信ＣＲＣ処理部１０ｄで演算した送信
ＣＲＣデータをＣＲＣ挿入部１０ｋで挿入した後、ＳＴ
として送出する。

【０１０８】本例では、セレクタ１０ｈとセレクタ１０
ｊをＰＧ部１０ｂで制御することによって、コマンド入
力時には、送受信ＣＲＣ処理部１０ｄを受信ＣＲＣ処理
に使用するとともに、送受信コマンドレジスタ１０ｅを
受信コマンドレジスタとして使用し、ＳＴ出力時には、
送受信ＣＲＣ処理部１０ｄを送信ＣＲＣ処理に使用する
とともに、送受信コマンドレジスタ１０ｅを送信ＳＴレ
ジスタとして使用する。

【０１０９】すなわち、図４１に示した従来例では、受
信用として、受信ＣＲＣ処理部４１ｄと受信側コマンド
レジスタ４１ｅを設け、送信用として、送信側コマンド
レジスタ４１ｈと送信ＣＲＣ処理部４１ｊを設けている
が、本例の監視制御インタフェース回路では、送受信Ｃ
ＲＣ処理部１０ｄと送受信コマンドレジスタ１０ｅを設
け、セレクタ１０ｈとセレクタ１０ｊをＰＧ部１０ｂで
切り換えることにより、送信用と受信用を兼用するよう
にしている。本例によれば、コマンドの受信側と送信側
で、レジスタとＣＲＣ演算回路を供有することができ、
回路規模の縮小に寄与するところが大きい。

【０１１０】図３４は監視制御インタフェース回路の他
の構成例を示すブロック図である。本例では、先述の監
視制御インタフェース回路において、従属接続を可能と
し、従属関係にある２個の監視制御インタフェース回路
に対し制御及び監視を可能とする従属接続機能を有する
監視制御インタフェース回路を示したものである。

【０１１１】この図において、１１ａはコマンド処理
部、１１ｂはヘッダチェック部、１１ｃはゲート部、１
１ｄはＣＲＣ処理部、１１ｅはセレクタ、１１ｆはコマ
ンド処理部、１１ｇはヘッダチェック部、１１ｈはＣＲ
Ｃ処理部、１１ｉはゲート部である。

【０１１２】この図に示すように、本例の従属接続機能
を有する監視制御インタフェース回路においては、先頭
ＬＳｉが受信したコマンドは、先頭ＬＳｉと従属ＬＳｉ
のそれぞれに入力される。そこで各々処理され、ＳＴを
出力する。この時、従属ＬＳｉのＳＴは先頭ＬＳｉでＭ
ＵＸ（多重）され、送信ＳＴとして出力される。

【０１１３】すなわち、入力されたコマンドは、先頭Ｌ
Ｓｉのコマンド処理部１１ａに入力されると同時に、先
頭ＬＳｉを介して従属ＬＳｉのコマンド処理部１１ｆに
も入力される。両方のＬＳｉで、全く同じタイミングで
処理された後、ＳＴは先頭ＬＳｉのゲート部１１ｃとセ
レクタ１１ｅで送信ＳＴとしてＭＵＸされる。

【０１１４】この時、 （ａ）コマンドの宛先が先頭ＬＳｉのみの場合は、ヘッ
ダチェック部１１ｂでヘッダをチェックし、それに応じ
てゲート部１１ｃとセレクタ１１ｅにより、コマンド処
理部１１ａからのデータを送信ＳＴとして出力する。

【０１１５】（ｂ）コマンドの宛先が従属ＬＳｉのみの
場合は、同じくヘッダチェック部１１ｆでヘッダをチェ
ックし、それに応じてゲート部１１ｉにより従属ＳＴか
らのデータを送信ＳＴとして出力する。

【０１１６】（ｃ）コマンドの宛先が先頭ＬＳｉと従属
ＬＳｉの両方の場合は、基本的には（ａ）と同じである
が、（ａ）の場合は従属ＬＳｉの従属ＳＴ出力がヘッダ
チェック部１１ｇによってゲート部１１ｉで“０”固定
であるのに対し、（ｃ）では、従属ＬＳｉからの従属Ｓ
Ｔをゲート部１１ｃでＭＵＸし、送信ＳＴとして出力す
る。

【０１１７】図３５は先頭ＬＳｉの詳細構成を示すブロ
ック図、図３６は従属ＬＳｉの詳細構成を示すブロック
図である。これらの回路において、従属コマンド・従属
ＳＴの各端子は、それぞれ同名端子に接続される。

【０１１８】図３５において、１２ａはコマンド先頭検
出部、１２ｂはＰＧ部、１２ｃはシリアル／パラレル変
換回路、１２ｄは送受信ＣＲＣ処理部、１２ｅは送受信
コマンドレジスタ、１２ｆはデータ処理部、１２ｇはヘ
ッダチェック部、１２ｈはセレクタ、１２ｉはパラレル
／シリアル変換回路、１２ｊはセレクタ、１２ｋはＣＲ
Ｃ挿入部、１２ｍはゲート部、１２ｎはセレクタであ
る。

【０１１９】図３６において、１３ａはコマンド先頭検
出部、１３ｂはＰＧ部、１３ｃはシリアル／パラレル変
換回路、１３ｄは送受信ＣＲＣ処理部、１３ｅは送受信
コマンドレジスタ、１３ｆはデータ処理部、１３ｇはヘ
ッダチェック部、１３ｈはセレクタ、１３ｉはパラレル
／シリアル変換回路、１３ｊはセレクタ、１３ｋはＣＲ
Ｃ挿入部、１３ｍはゲート部である。

【０１２０】先頭ＬＳｉにおいては、コマンドが入力さ
れると、コマンド先頭検出部１２ａは、コマンドの先頭
を検出し、ＰＧ部１２ｂを起動する。コマンドデータ
は、シリアル／パラレル変換回路１２ｃで変換され、セ
レクタ１２ｊを通り、送受信コマンドレジスタ１２ｅが
そのデータを保持する。また、入力されたコマンドデー
タは、セレクタ１２ｈを通り、送受信ＣＲＣ処理部１２
ｄでＣＲＣの判定が行われる。

【０１２１】セレクタ１２ｈとセレクタ１２ｊは、ＰＧ
部１２ｂにより制御され、コマンド受信時は“Ｈ”側が
選択される。送受信ＣＲＣ処理部１２ｄの演算結果は、
ヘッダチェック部１２ｇでコマンドの正誤を判定するた
めに使用される。データ処理部１２ｆは、コマンドによ
るデータで制御を行ったり、各種のＳＴ返信用のデータ
をセレクトする。送受信コマンドレジスタ１２ｅは、コ
マンドの受信側の処理が終わると、ＰＧ部１２ｂにより
ＳＴ送信動作に入る。

【０１２２】この時、セレクタ１２ｈとセレクタ１２ｊ
は“Ｌ”側が選択され、送受信コマンドレジスタ１２ｅ
にＳＴ用データがロードされ、パラレル／シリアル変換
回路１２ｉでシリアルデータにして、送受信ＣＲＣ処理
部１２ｄで演算したＣＲＣデータをＣＲＣ挿入部１２ｋ
で挿入した後、ＳＴとして送出する。

【０１２３】先頭ＬＳｉのゲート部１２ｍとセレクタ１
２ｎが、ＳＴのセレクト回路であり、ヘッダチェック１
２ｇにより制御される。従属ＬＳｉの構成も同様であ
る。

【０１２４】受信コマンドは３種類あり、（ａ）宛先が
先頭ＬＳｉのみのもの、（ｂ）宛先が従属ＬＳｉのみの
もの、（ｃ）宛先が先頭ＬＳｉと従属ＬＳｉにまたがっ
ているものである。

【０１２５】（ａ）の場合は、ヘッダチェック部１２ｇ
での認識結果により、ゲート部１２ｍはパラレル／シリ
アル変換回路１２ｉからの出力をスルーし、セレクタ１
２ｎは“Ｌ”側を選択する。この時、従属ＳＴはゲート
部１３ｍにより“０”固定である。

【０１２６】（ｂ）の場合は、先頭ＬＳｉのセレクタ１
２ｎは“Ｈ”側を選択する。（ｃ）の場合は、（ａ）の
場合と同じであるが、従属ＳＴにもＳＴデータが入力さ
れるので、先頭ＬＳｉのゲート部１２ｍでＳＴデータを
ＭＵＸする。

【０１２７】これらの回路の動作は次のようになる。 （ａ）宛先が先頭ＬＳｉのみのコマンドが入力される
と、コマンド先頭検出部１２ａでフレームの先頭が検出
され、ＰＧ部１２ｂを初期化する。ＰＧ部１２ｂの各制
御信号により、受信コマンドは送受信コマンドレジスタ
１２ｅで保持され、ヘッダチェック部１２ｇで、送受信
ＣＲＣ処理部１２ｄのＣＲＣ演算結果とともに判定さ
れ、条件に合致した時、データ処理部１２ｆでデータが
処理される。

【０１２８】この時、従属ＬＳｉでは、宛先が違うコマ
ンドなので、ゲート部１３ｍにより、従属ＳＴ出力を
“０”に固定する。データ処理部１２ｆで処理された送
信ＳＴ用のデータは、送受信コマンドレジスタ１２ｅか
らパラレル／シリアル変換回路１２ｉでシリアルデータ
に変換され、ゲート部１２ｍを通り、ＣＲＣ挿入部１２
ｋで送信ＣＲＣが付加され、セレクタ１２ｎを通り、送
信ＳＴとして出力される。

【０１２９】（ｂ）宛先が従属ＬＳｉのみのコマンドが
入力されると、先頭ＬＳｉの従属コマンド端子より出力
された受信コマンドは、従属ＬＳｉのコマンド先頭検出
部１３ａでフレームの先頭が検出され、ＰＧ部１３ｂを
初期化する。ＰＧ部１３ｂの各制御信号により、受信コ
マンドは送受信コマンドレジスタ１３ｅで保持され、ヘ
ッダチェック部１３ｇで送受信ＣＲＣ処理部１３ｄのＣ
ＲＣ演算結果とともに判定され、条件に合致した時、デ
ータ処理部１３ｆでデータが処理される。

【０１３０】この時、先頭ＬＳｉでは、宛先が違うコマ
ンドなので、セレクタ１２ｎにより、従属ＳＴ入力を選
択する。データ処理部１３ｆで処理された送信ＳＴ用の
データは、送受信コマンドレジスタ１３ｅからパラレル
／シリアル変換回路１３ｉでシリアルデータに変換さ
れ、ＣＲＣ挿入部１３ｋで送信ＣＲＣが付加され、ゲー
ト部１３ｍを通り、送信ＳＴとして先頭ＬＳｉを介して
出力される。

【０１３１】（ｃ）宛先が先頭ＬＳｉと従属ＬＳｉにま
たがっているコマンドが入力されると、先頭ＬＳｉのコ
マンド先頭検出部１２ａと従属ＬＳｉのコマンド先頭検
出部１３ａで、それぞれ、フレームの先頭が検出され、
ＰＧ部１２ｂ，１３ｂを初期化する。以下、それぞれ、
ＰＧ部１２ｂ，１３ｂの各制御信号により、受信コマン
ドは、送受信コマンドレジスタ１２ｅ，１３ｅで保持さ
れ、ヘッダチェック部１２ｇ，１３ｇで送受信ＣＲＣ処
理部１２ｄ，１３ｄのＣＲＣ演算結果とともに判定さ
れ、条件に合致した時、データ処理部１２ｆ，１３ｆで
データが処理される。

【０１３２】データ処理部１２ｆ，１３ｆで処理された
送信ＳＴ用のデータは、送受信コマンドレジスタ１２
ｅ，１３ｅからパラレル／シリアル変換回路１２ｉ，１
３ｉでシリアルデータに変換され、従属ＬＳｉの従属Ｓ
Ｔと先頭ＬＳｉのＳＴは、ゲート部１２ｍでＭＵＸさ
れ、ＣＲＣ挿入部１２ｋで送信ＣＲＣが付加され、セレ
クタ１２ｎを通り、送信ＳＴとして出力される。

【０１３３】本例によれば、（ａ）宛先が先頭ＬＳｉの
みのもの、（ｂ）宛先が従属ＬＳｉのみのもの、（ｃ）
宛先が先頭ＬＳｉと従属ＬＳｉにまたがっているもの、
の３種類のコマンドに対応することができる。これは、
コマンドの追加によるハードウェアの変更を、ＬＳｉの
従属接続で対応できるので、機能変更の容易化に寄与す
るところが大きい。

【０１３４】

【発明の効果】請求項１の発明によれば、従来の２つの
タイマーを１つのタイマーで共用するようにしたので、
回路規模を縮小することができ、低消費電力化が可能と
なり、ＬＳＩの設計・開発に寄与するところが大きい。

【０１３５】請求項２の発明によれば、カウンタのテス
ト終了時には、自動的にテストモードが解除されるよう
にしたので、誤ってテストモードのままで伝送を行うこ
とを防止することができ、設計効率の向上に寄与すると
ころが大きい。

【０１３６】請求項３の発明によれば、制御系クロック
が断しても、三回連続一致パルスを検出した時には、伝
送路クロックにより常時パルスを出力することができる
ので、制御系クロックが復旧したときには、直ちに新し
いデータに変更することができる。

【図面の簡単な説明】

【図１】ＳＦ用切替え要求・回復確認保護時間タイマー
回路を示すブロック図である。

【図２】ＳＦ用切替え要求・回復確認保護時間タイマー
回路のタイミングを示すタイムチャートである。

【図３】ＳＦ用切替え要求・回復確認保護時間タイマー
回路の詳細構成を示すブロック図である。

【図４】ＳＤ用切替え要求・回復確認保護時間タイマー
回路の構成を示すブロック図である。

【図５】ＳＤ用切替え要求・回復確認保護時間タイマー
回路のタイミングを示すタイムチャートである。

【図６】ＳＤ用切替え要求・回復確認保護時間タイマー
回路の詳細構成を示すブロック図である。

【図７】テスト回路を備えたＳＦタイマー回路の構成を
示すブロック図である。

【図８】テストパターン数の説明図である。

【図９】テスト回路を備えたＳＦタイマー回路の詳細構
成を示すブロック図である。

【図１０】テスト回路を備えたＳＦタイマー回路のタイ
ムチャートである。

【図１１】テスト回路を備えたＳＤタイマー回路の構成
を示すブロック図である。

【図１２】テストパターン数の説明図である。

【図１３】テスト回路を備えたＳＤタイマー回路の詳細
構成を示すブロック図である。

【図１４】テスト回路を備えたＳＤタイマー回路のタイ
ムチャートである。

【図１５】テスト回路を備えたＳＤタイマー回路のタイ
ムチャートである。

【図１６】テスト回路を備えたＷＲタイマー回路を示す
ブロック図である。

【図１７】テストパターン数の説明図である。

【図１８】テスト回路を備えたＷＲタイマー回路の詳細
構成を示すブロック図である。

【図１９】テスト回路を備えたＷＲタイマー回路のタイ
ムチャートである。

【図２０】テスト回路を備えたＲＣタイマー回路を示す
ブロック図である。

【図２１】テストパターン数の説明図である。

【図２２】テスト回路を備えたＲＣタイマー回路の詳細
構成を示すブロック図である。

【図２３】テスト回路を備えたＲＣタイマー回路のタイ
ムチャートである。

【図２４】中中（中間中継）警報受信処理回路を示すブ
ロック図である。

【図２５】中中警報受信処理回路のタイムチャートであ
る。

【図２６】中中警報受信処理回路の詳細構成を示すブロ
ック図である。

【図２７】ＡＰＳ受信処理回路を示すブロック図であ
る。

【図２８】ＡＰＳ受信処理回路のタイムチャートであ
る。

【図２９】ＡＰＳ受信処理回路の詳細構成を示すブロッ
ク図である。

【図３０】Ｂ２ＣＬＫ切替え回路を示すブロック図であ
る。

【図３１】Ｂ２ＣＬＫ切替え回路のタイミングを示すタ
イムチャートである。

【図３２】Ｂ２ＣＬＫ切替え回路を２．４Ｇ伝送路終端
装置に適用した例を示す回路ブロック図である。

【図３３】監視制御インタフェース回路の構成を示すブ
ロック図である。

【図３４】監視制御インタフェース回路の他の構成例を
示すブロック図である。

【図３５】先頭ＬＳｉの詳細構成を示すブロック図であ
る。

【図３６】従属ＬＳｉの詳細構成を示すブロック図であ
る。

【図３７】従来の中中警報受信処理回路を示すブロック
図である。

【図３８】従来の中中警報受信処理回路図のタイムチャ
ートである。

【図３９】従来のＡＳＰ受信処理回路を示すブロック図
である。

【図４０】従来のＡＳＰ受信処理回路のタイムチャート
である。

【図４１】従来の監視制御インタフェース回路を示すブ
ロック図である。

【図４２】従来のコマンド及びＳＴデータの構成を示す
説明図である。

【符号の説明】

１ａ，２ａ，３ｉ，４ｉ 立ち上がり検出部 １ｂ，２ｂ，３ｊ，４ｊ 立ち下がり検出部 １ｃ，２ｃ アンド−オア回路 １ｄ，１ｊ，２ｄ，２ｊ オア回路 １ｅ，２ｅ １６ビットカウンタ １ｆ，２ｆ デコーダ １ｇ，１ｎ，２ｇ，２ｎ ＪＫフリップフロップ １ｈ，２ｈ フリップフロップ １ｉ，２ｉ アンド回路 １ｋ，２ｋ カウンタ １ｍ，２ｍ インバータ ３ａ ＳＦ発生／解除検出部 ３ｂ，４ｂ ４ビットカウンタ ３ｃ，４ｃ デコード部 ３ｄ，４ｄ テスト信号ＩＮＨ部 ３ｅ，４ｅ オア回路 ３ｆ ＳＦフラグ発生／解除コントロール部 ３ｈ，４ｈ 設定閾値／カウンタロード値変換回路 ３ｋ，４ｋ セレクタ ３ｍ，４ｍ ノア回路 ３ｎ，４ｎ ４Ｍ／１Ｋ変換回路 ３ｐ，４ｐ フリップフロップ ３ｑ，４ｑ オア回路 ３ｒ，４ｒ アンド回路 ３ｓ，４ｓ インバータ ３ｔ，４ｔ ８ビットカウンタ ３ｕ，４ｕ ＪＫフリップフロップ ３ｖ，４ｖ ナンド回路 ４ａ ＳＤ発生／解除検出部 ４ｆ ＳＤフラグ発生／解除コントロール部 ５ａ ＷＲタイマー動作状態設定検出部 ５ｂ，６ｂ ４ビットカウンタ ５ｃ １２ビットデコード部 ５ｄ，６ｄ テスト信号ＩＮＨ部 ５ｅ，６ｅ オア回路 ５ｆ ＷＲフラグ発生／解除コントロール部 ５ｈ，６ｈ 設定閾値／カウンタロード値変換回路 ５ｍ，６ｍ ノア回路 ５ｎ，６ｎ ４Ｍ／１Ｋ変換回路 ５ｑ，６ｑ オア回路 ５ｒ，６ｒ アンド回路 ５ｓ，６ｓ インバータ ５ｔ，６ｔ ８ビットカウンタ ５ｕ，６ｕ ＪＫフリップフロップ ５ｖ，６ｖ ナンド回路 ６ａ ＲＣタイマー動作状態設定検出部 ６ｃ ４ビットデコード部 ６ｆ ＲＣフラグ発生／解除コントロール部 ７ａ，８ａ 三回連続一致検出回路 ７ｂ，８ｂ エッジ生成回路 ７ｃ，８ｃ エッジ検出回路 ７ｄ，８ｄ 監視系クロックラッチ回路 ９ａ，９ｂ，９ｃ，９ｄ クロック１〜４の入力断検出
部 ９ｅ デコード部 ９ｆ，９ｇ，９ｈ，９ｉ 非同期マスク信号生成部 ９ｊ，９ｋ，９ｍ，９ｎ 同期マスク信号生成部 ９ｐ インバータ ９ｒ アンド回路 ９ｓ オア回路 ９ｔ，９ｕ デマックス部 ９ｖ クロック選択回路 ９ｗ Ｂ２ＣＶ部 １０ａ コマンド先頭検出部 １０ｂ ＰＧ部 １０ｃ シリアル／パラレル変換回路 １０ｄ 送受信ＣＲＣ処理部 １０ｅ 送受信コマンドレジスタ １０ｆ データ処理部 １０ｇ ヘッダチェック部 １０ｈ セレクタ １０ｉ パラレル／シリアル変換回路 １０ｊ セレクタ １０ｋ ＣＲＣ挿入部 １１ａ コマンド処理部 １１ｂ ヘッダチェック部 １１ｃ ゲート部 １１ｄ ＣＲＣ処理部 １１ｅ セレクタ １１ｆ コマンド処理部 １１ｇ ヘッダチェック部 １１ｈ ＣＲＣ処理部 １１ｉ ゲート部 １２ａ，１３ａ コマンド先頭検出部 １２ｂ，１３ｂ ＰＧ部 １２ｃ，１３ｃ シリアル／パラレル変換回路 １２ｄ，１３ｄ 送受信ＣＲＣ処理部 １２ｅ，１３ｅ 送受信コマンドレジスタ １２ｆ，１３ｆ データ処理部 １２ｇ，１３ｇ ヘッダチェック部 １２ｈ，１３ｈ セレクタ １２ｉ，１３ｉ パラレル／シリアル変換回路 １２ｊ，１３ｊ セレクタ １２ｋ，１３ｋ ＣＲＣ挿入部 １２ｍ，１３ｍ ゲート部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大田 俊和 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 板敷 国光 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内 (72)発明者 貴志 晃典 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株式会 社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 切替え可能な予備の伝送路を備えた伝送
   路の終端部に設けられる伝送路終端装置において、 信号断、信号劣化等の信号異常発生時に伝送路を切替え
   るための切替え要求保護時間を計時するタイマーと、信
   号異常回復時に回復を確認するための回復確認保護時間
   を計時するタイマーとを、１つのタイマーで共用するこ
   とを特徴とする伝送路終端装置。
2. 【請求項２】 切替え可能な予備の伝送路を備えた伝送
   路の終端部に設けられる伝送路終端装置において、 伝送路の切替えに際し各種の保護時間を計時するタイマ
   ーを備え、そのタイマーが、計時用のカウンタとそのカ
   ウンタをテストするためのテスト回路を有し、テスト回
   路によるテストモードでのカウンタのテスト終了時に、
   テストモードが自動的に解除されることを特徴とする伝
   送路終端装置。
3. 【請求項３】 伝送路クロックにより伝送される伝送信
   号に含まれる制御信号中の特定バイトのデータを抽出
   し、その特定バイトのデータを、伝送路の監視制御を行
   う制御部に通知する受信処理回路を備えた伝送路終端装
   置において、 制御信号中の特定バイトのデータを抽出し、そのデータ
   に対し三回連続一致検出を行う三回連続一致検出回路
   と、三回連続一致検出回路の検出結果と伝送路クロック
   から、一致検出が三回以上連続した時にも、各フレーム
   周期のラッチパルスを生成するエッジ生成回路を備え、
   それにより、監視制御系のクロックの断が生じた場合で
   も、クロック回復時に特定バイトのデータ通知を可能と
   することを特徴とする中間中継受信処理回路。