JPH08125538A - Digital/analog converter - Google Patents
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- JPH08125538A JPH08125538A JP25838594A JP25838594A JPH08125538A JP H08125538 A JPH08125538 A JP H08125538A JP 25838594 A JP25838594 A JP 25838594A JP 25838594 A JP25838594 A JP 25838594A JP H08125538 A JPH08125538 A JP H08125538A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はディジタル・アナログ変
換器に係わり、例えば半導体基板上に集積するのに好適
なモノリシックディジタル・アナログ変換器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital / analog converter, and more particularly to a monolithic digital / analog converter suitable for integration on a semiconductor substrate.
【０００２】[0002]
【従来の技術】同一抵抗値の単位抵抗を直列に接続し、
各接続点（タップ）の電圧をスイッチを介して出力す
る、いわゆる抵抗ストリング方式のディジタル・アナロ
グ変換器（以下、Ｄ／Ａ変換器という。）は、その構成
が簡単で単調増加特性を確保し易いことから汎用のＤ／
Ａ変換器として広く使用されている。2. Description of the Related Art Unit resistors having the same resistance value are connected in series,
A so-called resistor string type digital-analog converter (hereinafter referred to as a D / A converter) that outputs the voltage at each connection point (tap) through a switch has a simple structure and secures a monotonic increase characteristic. General-purpose D / because it is easy
Widely used as an A converter.
【０００３】図５は、従来の抵抗ストリング方式のＤ／
Ａ変換器を表わしたものである。抵抗ストリング１１の
第１の端子１２には基準となる電圧Ｖref が加えられ、
第２の端子１３は接地されている。ＮビットのＤ／Ａ変
換器を想定した場合、それぞれ抵抗値Ｒの単位抵抗１４
が２N 個直列に接続されている。第 1の端子１２と第２
の端子１３の間の合成抵抗は２N ・Ｒとなる。このとき
抵抗ストリング１１には、Ｖref ／（２N ・Ｒ）の電流
が流れる。FIG. 5 shows a conventional resistor string type D /
It represents an A converter. A reference voltage V ref is applied to the first terminal 12 of the resistor string 11,
The second terminal 13 is grounded. Assuming an N-bit D / A converter, the unit resistance 14 of each resistance value R
2 N are connected in series. First terminal 12 and second
The combined resistance between the terminals 13 is 2 N · R. At this time, a current of V ref / (2 N · R) flows through the resistor string 11.
【０００４】各ディジタル入力端子Ｄ0 、Ｄ1 、Ｄ2 、
…、ＤN-1 へディジタルコードが入力されるとデコード
回路１５より各タップを選択するためのタップスイッチ
１６に対して選択信号が送出され、入力ディジタルコー
ドに応じた選択動作が行われる。すなわち、入力ディジ
タルコードが“０、０、０、…、０”の場合は、スイッ
チ１７とスイッチ１８がオンして接地電圧がアナログ信
号の出力端子１９へ導出される。また、入力ディジタル
コードが“１、１、１、…、１”の場合はスイッチ２０
とスイッチ１８がオンしてタップ２１の電圧、すなわ
ち、Ｖref （２N−１）／２N なる電圧が出力端子１９
へ導出される。Each digital input terminal D 0 , D 1 , D 2 ,
When a digital code is input to D N-1 , a selection signal is sent from the decoding circuit 15 to the tap switch 16 for selecting each tap, and a selection operation according to the input digital code is performed. That is, when the input digital code is "0, 0, 0, ..., 0", the switches 17 and 18 are turned on and the ground voltage is led to the output terminal 19 of the analog signal. If the input digital code is "1, 1, 1, ..., 1", the switch 20
Then, the switch 18 is turned on and the voltage of the tap 21, that is, the voltage V ref (2 N −1) / 2 N is output terminal 19.
Is derived to
【０００５】抵抗ストリング方式のＤ／Ａ変換器のタッ
プスイッチの構成については、スイッチをツリー状に接
続する構成もあるが、この構成では図５の従来例に比べ
スイッチの数が増えること、および、スイッチが直列に
接続されるためオン抵抗が加算され、出力抵抗が増大す
るという欠点を有する。Regarding the configuration of the tap switch of the resistor string type D / A converter, there is a configuration in which the switches are connected in a tree shape. However, in this configuration, the number of switches is increased as compared with the conventional example of FIG. 5, and Since the switches are connected in series, the on resistance is added and the output resistance increases.
【０００６】先に説明した従来のＤ／Ａ変換器のマスク
レイアウト設計においては、その図形上の規則性から図
に点線で囲んだ単位ブロック２２をアレイ状に並べて構
成する方法が合理的である。例えば、８ビットのＤ／Ａ
変換器を構成する場合、２8／２（＝１２８）個の単位
ブロック（抵抗ストリングの折り返し部分には別のブロ
ックが必要）をアレイ状に並べ、６ビットのときは、２
6 ／２（＝３２）個のブロックをアレイ状に並べること
によって実現される。これにより、マスクレイアウト設
計を容易に、かつ、短時間に行うことが可能である。こ
のため、ＡＳＩＣ製品のように、品種によって必要ビッ
ト数が異なり、しかも短期間に設計しなければならない
製品には好適な手法である。In the mask layout design of the conventional D / A converter described above, it is rational to arrange the unit blocks 22 surrounded by dotted lines in the drawing in an array form due to the regularity of the figure. . For example, 8-bit D / A
When configuring the transducer, 2 8/2 (= 128) arranged number of unit blocks (another block in the folded portion of the resistor string required) in an array, when the 6-bit, 2
6/2 (= 32) blocks is realized by arranging in an array. Thereby, the mask layout design can be performed easily and in a short time. Therefore, this method is suitable for a product such as an ASIC product that requires a different number of bits depending on the product type and needs to be designed in a short period of time.
【０００７】[0007]
【発明が解決しようとする課題】しかし、従来の抵抗ス
トリング方式のＤ／Ａ変換器では、抵抗ストリングの両
端がそれぞれ基準電圧Ｖref と接地電位になっている。
このため、ビット数に応じて単純に単位抵抗とスイッチ
の組み合わせからなる単位ブロック２２を並び変えて
も、ビット数に応じて抵抗を流れる電流が大きく変化し
てしまうという欠点があった。例えば、６ビットのＤ／
Ａ変換器を構成した場合、合成抵抗は２6 ・Ｒとなり、
８ビットの場合に比べ４倍の電流が流れ、単位面積あた
りの消費電力が４倍に増加する。However, in the conventional resistor string type D / A converter, both ends of the resistor string are the reference voltage V ref and the ground potential, respectively.
Therefore, even if the unit blocks 22 each consisting of a combination of a unit resistance and a switch are simply rearranged in accordance with the number of bits, there is a drawback that the current flowing through the resistor greatly changes in accordance with the number of bits. For example, 6-bit D /
When the A converter is configured, the combined resistance is 2 6 · R,
Compared with the case of 8 bits, four times as much current flows, and the power consumption per unit area increases four times.
【０００８】一方、ビット数に応じて単位抵抗値を変化
させる場合、その都度単位抵抗とスイッチの組合せブロ
ックのレイアウト設計が必要となり、設計期間が長くな
る。しかも、消費電力を抑えるために単位抵抗値を大き
くすると、チップ面積の増大をもたらすこととなる。On the other hand, when the unit resistance value is changed according to the number of bits, it is necessary to design the layout of the combination block of the unit resistance and the switch, and the design period becomes long. Moreover, if the unit resistance value is increased in order to suppress power consumption, the chip area will be increased.
【０００９】そこで本発明の目的は、異なるビット数の
Ｄ／Ａ変換器を構成する場合に、短期間でマスクレイア
ウト設計が可能なディジタル・アナログ変換器を提供す
ることにある。Therefore, an object of the present invention is to provide a digital-analog converter which enables mask layout design in a short period of time when configuring D / A converters having different numbers of bits.
【００１０】[0010]
【課題を解決するための手段】請求項１記載の発明で
は、（イ）定電流回路と、（ロ）一端を定電流回路の出
力側に接続し他端を所定の電圧に保持した回路であっ
て、それぞれ一定の抵抗値を有する単位抵抗を複数個直
列に接続してなる直列回路と、（ハ）直列回路を構成す
る単位抵抗の各接続端のいずれか１つと選択的に接続さ
れその電位を変換後のアナログ信号として出力するスイ
ッチと、（ニ）入力されたディジタル信号に応じてこの
スイッチの接続先を選択するデコード回路とをディジタ
ル・アナログ変換器に具備させる。According to a first aspect of the present invention, there is provided (a) a constant current circuit and (b) a circuit in which one end is connected to the output side of the constant current circuit and the other end is held at a predetermined voltage. And a series circuit formed by connecting a plurality of unit resistances each having a constant resistance value in series, and (c) one of the connection terminals of the unit resistances forming the series circuit, which is selectively connected to the series circuit. The digital-analog converter is provided with a switch for outputting the potential as an analog signal after conversion and (d) a decoding circuit for selecting a connection destination of the switch according to the input digital signal.
【００１１】すなわち請求項１記載の発明で、定電流回
路は単位抵抗を複数個直列に接続した直列回路に定電流
を供給する。直列回路を構成する単位抵抗の各接続端に
生じる電位のうち、デコード回路により接続先が選択さ
れたスイッチによって選択された電位が変換後のアナロ
グ信号として出力される。このため、入力されるディジ
タル信号のビット数の変更によって、直列回路を構成す
る単位抵抗の数が変化しても直列回路に流れる電流は変
化せず、同一構成の直列回路を適用できるので、短期間
でマスクレイアウト設計ができる。That is, in the invention of claim 1, the constant current circuit supplies a constant current to a series circuit in which a plurality of unit resistors are connected in series. Among the potentials generated at the respective connection ends of the unit resistors forming the series circuit, the potential selected by the switch whose connection destination is selected by the decoding circuit is output as the converted analog signal. Therefore, even if the number of unit resistors forming the series circuit changes due to the change in the number of bits of the input digital signal, the current flowing through the series circuit does not change, and the series circuit having the same configuration can be applied. You can design the mask layout between them.
【００１２】請求項２記載の発明では、定電流回路は、
ゲート電極とドレイン電極を接続した第１のトランジス
タと、第１のトランジスタのゲート電極と共通のゲート
電極をもち、ドレインを定電流回路の出力とする第２の
トランジスタと、第１のトランジスタに定電流回路の出
力電流を制御する抵抗を接続するように構成される。こ
れは、定電流回路の具体的な構成を示したものであり、
例えば、第１と第２のトランジスタのゲート面積が同じ
場合には、第１のトランジスタに流れる定電流と同じ大
きさの定電流が第２のトランジスタにも流れ、これが、
抵抗回路に供給される。その大きさは抵抗回路に因らず
に第１のトランジスタに接続された抵抗にのみ依存す
る。According to a second aspect of the invention, the constant current circuit comprises:
A first transistor having a gate electrode and a drain electrode connected to each other, a second transistor having a gate electrode common to the gate electrode of the first transistor and having a drain serving as an output of the constant current circuit, and a first transistor. It is configured to connect a resistor that controls the output current of the current circuit. This shows the specific configuration of the constant current circuit,
For example, when the gate areas of the first and second transistors are the same, a constant current of the same magnitude as the constant current flowing through the first transistor also flows through the second transistor,
Supplied to the resistance circuit. Its magnitude depends only on the resistance connected to the first transistor, not on the resistance circuit.
【００１３】請求項３記載の発明では、ディジタル・ア
ナログ変換器の出力端子に利得が１以上の増幅回路を接
続する。また、請求項４記載の発明では、定電流回路の
出力端子から出力端子の電圧を検出するための端子を備
えることとした。さらに、請求項５記載の発明では、定
電流回路の第１のトランジスタのドレイン端子に接続さ
れる抵抗を外部接続抵抗とすることとした。これらは、
ディジタル・アナログ変換器の出力を高めたり、調整す
るための具体的な手法を示したものである。According to the third aspect of the invention, an amplifier circuit having a gain of 1 or more is connected to the output terminal of the digital-analog converter. In the invention according to claim 4, a terminal for detecting the voltage of the output terminal from the output terminal of the constant current circuit is provided. Further, in the invention according to claim 5, the resistor connected to the drain terminal of the first transistor of the constant current circuit is used as the external connection resistor. They are,
It shows a specific method for increasing or adjusting the output of the digital-analog converter.
【００１４】[0014]
【実施例】以下実施例につき本発明を詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below with reference to embodiments.
【００１５】図１は、本発明の一実施例におけるＤ／Ａ
変換器の回路構成を表わしたものである。図５と同一の
部分には同一の符号を付しており、これらの説明を適宜
省略する。抵抗値Ｒの単位抵抗１４を直列に接続した抵
抗ストリング１１の一端１２は、定電流回路３１の出力
端子３２に接続され、他端１３は接地されている。Ｄ／
Ａ変換器のビット数を“８”と仮定すると、単位抵抗の
個数は２8 ＝２５６個となり、抵抗ストリング１１の合
成抵抗は２５６・Ｒとなる。FIG. 1 shows a D / A according to an embodiment of the present invention.
3 illustrates a circuit configuration of a converter. The same parts as those in FIG. 5 are designated by the same reference numerals, and the description thereof will be appropriately omitted. One end 12 of the resistor string 11 in which unit resistors 14 having a resistance value R are connected in series is connected to the output terminal 32 of the constant current circuit 31, and the other end 13 is grounded. D /
Assuming that the number of bits of the A converter is “8”, the number of unit resistors is 2 8 = 256, and the combined resistance of the resistor string 11 is 256 · R.
【００１６】定電流回路３１の出力電流をＩ0 とする
と、抵抗ストリングの一端１２の電圧は２５６Ｒ・Ｉ0
となる。トランジスタ３３のしきい値電圧をＶT33 と
し、電源電圧をＶDDとすると、 ＶDD−ＶT33 ＞２５６Ｒ・Ｉ0 なる関係式を満足するように定電流回路３１の出力電流
Ｉ0 を設定する。図１においては、定電流回路３１の実
施例としてトランジスタ３３、３４により電流ミラー回
路を構成し、入力側のトランジスタ３４のゲート−ドレ
イン接続点に抵抗３５を接続して、トランジスタ３４を
バイアスしている。したがって、トランジスタ３３、３
４のゲート面積が同一と仮定すると出力電流Ｉ0 は、 Ｉ0 ＝（ＶDD−ＶT34 ）／Ｒ35 で、設定するすることができる。ここで、ＶT34 はトラ
ンジスタ３４のしきい値電圧であり、Ｒ35は抵抗３５の
抵抗値を表わす。この場合、単位抵抗の電圧降下はＩ0
・Ｒとなり、この電圧がＤ／Ａ変換器の分解能を表わ
す。Assuming that the output current of the constant current circuit 31 is I 0 , the voltage at the one end 12 of the resistor string is 256R · I 0.
Becomes When the threshold voltage of the transistor 33 is V T33 and the power supply voltage is V DD , the output current I 0 of the constant current circuit 31 is set so as to satisfy the relational expression of V DD −V T33 > 256R · I 0. . In FIG. 1, as an example of the constant current circuit 31, a current mirror circuit is configured by transistors 33 and 34, a resistor 35 is connected to the gate-drain connection point of the transistor 34 on the input side, and the transistor 34 is biased. There is. Therefore, the transistors 33, 3
Assuming that the gate areas of 4 are the same, the output current I 0 can be set by I 0 = (V DD −V T34 ) / R 35 . Here, V T34 is the threshold voltage of the transistor 34, and R 35 is the resistance value of the resistor 35. In this case, the voltage drop of the unit resistance is I 0
・ It becomes R, and this voltage represents the resolution of the D / A converter.
【００１７】６ビットのＤ／Ａ変換器を構成した場合、
図５に示した従来例においては、抵抗ストリング１１の
合成抵抗が６４Ｒとなるため抵抗ストリングを流れる電
流はＶref ／６４Ｒとなり、８ビットのＤ／Ａ変換器の
場合と比べて４倍の電流が流れる。もし、電流の増大を
抑えようとすれば、単位抵抗Ｒの値を４倍にすることが
考えられるが、この場合、単位抵抗の面積が４倍に広が
りコスト上不利である。さらにビット数を変えるたびに
単位ブロック２２の設計を行うことになり、合理的でな
い。また、電流の増大を抑えるもう１つの方法として、
基準電圧Ｖrefを４分の１に下げることによって８ビッ
トの場合と同様の電流に抑えることが可能となるが、Ｖ
ref は実質上電源電圧と同等にして使用する場合が多
く、この場合はさらにＶref ／４なる別電源を用意する
こととなり構成上不利である。When a 6-bit D / A converter is constructed,
In the conventional example shown in FIG. 5, since the combined resistance of the resistor string 11 is 64R, the current flowing through the resistor string is V ref / 64R, which is four times the current as compared with the case of the 8-bit D / A converter. Flows. If the increase in current is to be suppressed, the value of the unit resistance R may be quadrupled, but in this case, the area of the unit resistance is quadrupled, which is disadvantageous in terms of cost. Further, the unit block 22 is designed every time the number of bits is changed, which is not rational. Also, as another method of suppressing the increase in current,
By lowering the reference voltage V ref to 1/4, it is possible to suppress the current to the same level as in the case of 8 bits.
In many cases, ref is used in substantially the same level as the power supply voltage. In this case, a separate power supply of V ref / 4 is additionally prepared, which is disadvantageous in terms of configuration.
【００１８】本実施例によれば、抵抗ストリング１１は
定電流Ｉ0 でバイアスしているため、６ビットＤ／Ａ変
換器を構成したとしても抵抗ストリング１１を流れる電
流は８ビットの場合と同じくＩ0 のままである。したが
って、ビット数が異なるＤ／Ａ変換器を短期間で設計す
る場合、単位ブロック２２を所望のビット数分並べるだ
けで容易に設計することができる。しかもビット数が減
少するにつれて電流が増大することもなく、一定の消費
電力を保持することができ、さらに、抵抗３５を調整す
ることによって電流を減少させることも可能となる。According to this embodiment, since the resistor string 11 is biased by the constant current I 0 , the current flowing through the resistor string 11 is the same as in the case of 8 bits even if the 6-bit D / A converter is constructed. It remains at I 0 . Therefore, when designing D / A converters having different numbers of bits in a short period, it is possible to easily design by arranging the unit blocks 22 by a desired number of bits. Moreover, the current does not increase as the number of bits decreases, and it is possible to maintain constant power consumption, and it is also possible to reduce the current by adjusting the resistor 35.
【００１９】第１の変形例 First Modification
【００２０】図２は、本発明の第１の変形例におけるＤ
／Ａ変換器の構成を表わしたものである。図１と同一の
部分には同一の符号を付しており、これらの説明を適宜
省略する。この第１の変形例では、抵抗ストリング１１
の一端１２に電源ＶDDが接続され、他端１３の側に定電
流回路３１が接続されている。この定電流回路３１は、
図１と同様の構成であるが、抵抗３５側に電源ＶDDを接
続して、トランジスタ３４をバイアスしている。このよ
うな構成にすることにより、フルスケール時（ディジタ
ル入力コードがすべて“１”の場合）にほぼ電源電圧ま
で出力することができる。FIG. 2 shows D in the first modification of the present invention.
2 shows a configuration of an A / A converter. The same parts as those in FIG. 1 are designated by the same reference numerals, and the description thereof will be appropriately omitted. In the first modification, the resistor string 11
The power supply V DD is connected to one end 12 of the and the constant current circuit 31 is connected to the other end 13 side. This constant current circuit 31
Although the configuration is the same as that of FIG. 1, the power source V DD is connected to the resistor 35 side to bias the transistor 34. With such a configuration, it is possible to output almost the power supply voltage at full scale (when all the digital input codes are "1").
【００２１】第２の変形例 Second Modification
【００２２】図３は、第２の変形例におけるＤ／Ａ変換
器の構成を表わしたものである。この第２の変形例で
は、図１の構成のＤ／Ａ変換器のアナログ信号の出力端
子１５に非反転増幅器４１を接続している。図１のＤ／
Ａ変換器では、フルスケール時の出力電圧は（２N −
１）ＲＩ0 で決定され、しかもＶDD−ＶT33 より小さな
電圧に設定する必要がある。そこで、応用上出力電圧を
電源電圧まで広げたい場合は、Ｄ／Ａ変換器の出力端子
１９に図に示すように非反転増幅器４１に接続する。非
反転増幅器４１では、オペアンプの“＋”入力端子に入
力された電圧が、“−”入力端子に接続された２つの抵
抗の抵抗値を適当な値に設定することによって電圧利得
１以上で増幅される。これにより、所望の出力電圧を得
ることができる。FIG. 3 shows the configuration of a D / A converter in the second modification. In the second modification, the non-inverting amplifier 41 is connected to the analog signal output terminal 15 of the D / A converter configured as shown in FIG. D / in Figure 1
In the A converter, the output voltage at full scale is (2 N-
1) It must be set to a voltage determined by RI 0 and smaller than V DD -V T33 . Therefore, when it is desired to extend the output voltage to the power supply voltage for application, the output terminal 19 of the D / A converter is connected to the non-inverting amplifier 41 as shown in the figure. In the non-inverting amplifier 41, the voltage input to the “+” input terminal of the operational amplifier is amplified with a voltage gain of 1 or more by setting the resistance values of the two resistors connected to the “−” input terminals to appropriate values. To be done. Thereby, a desired output voltage can be obtained.
【００２３】第３の変形例 Third Modification
【００２４】図４は、第３の変形例におけるＤ／Ａ変換
器の構成を表わしたものである。先に説明した実施例お
よび変形例のＤ／Ａ変換器に含まれる定電流回路３１の
出力電流を決定する抵抗３５はモノリシック化すること
が好ましいが、フルスケール出力電圧を正確に特定の電
圧に調整することを考慮した場合、図４に示すように抵
抗３５をモノリシックで構成せずに外部抵抗５２とし、
しかも可変抵抗にすることによって任意の出力電圧を設
定することができる。この場合、タップ５３よりセンス
端子５４を外部に引き出し、このセンス端子５４の電圧
をモニタすることによりフルスケール電圧を正確に調整
することが可能となる。FIG. 4 shows the configuration of the D / A converter in the third modification. Although it is preferable that the resistor 35 that determines the output current of the constant current circuit 31 included in the D / A converters of the embodiments and the modifications described above is made monolithic, the full-scale output voltage is accurately set to a specific voltage. In consideration of adjustment, as shown in FIG. 4, the resistor 35 is not configured as a monolithic resistor but is an external resistor 52,
Moreover, an arbitrary output voltage can be set by using a variable resistor. In this case, it is possible to accurately adjust the full-scale voltage by pulling out the sense terminal 54 from the tap 53 and monitoring the voltage of the sense terminal 54.
【００２５】以上説明した実施例および変形例では６ビ
ットおよび８ビットのＤ／Ａ変換器として説明したが、
これに限らないことはいうまでもない。In the above-described embodiments and modified examples, 6-bit and 8-bit D / A converters have been described.
It goes without saying that this is not the only option.
【００２６】[0026]
【発明の効果】このように請求項１〜５記載の発明によ
れば、複数の単位抵抗を直列に接続した抵抗回路に定電
流回路から定電流を供給するようにしたので、所望のビ
ット数に応じたＤ／Ａ変換器を設計する際に、どのビッ
ト数のＤ／Ａ変換器に対しても同一構成の抵抗回路を適
用でき、設計期間を短縮することができる。また、ビッ
ト数を減少させた場合でも電流は増大せず、かつ、チッ
プ面積も減少させることができる。As described above, according to the inventions of claims 1 to 5, the constant current is supplied from the constant current circuit to the resistance circuit in which a plurality of unit resistors are connected in series. When designing a D / A converter according to, the resistance circuit of the same configuration can be applied to the D / A converter of any number of bits, and the design period can be shortened. Further, even if the number of bits is reduced, the current does not increase and the chip area can be reduced.
【００２７】また、請求項５記載の発明によれば、定電
流回路の出力電流を決定する抵抗を外付けにすることに
よって、定電流を任意に設定できるため、アナログ出力
のより正確なフルスケール調整や低消費電力化が可能と
なる。According to the invention described in claim 5, the constant current can be arbitrarily set by externally attaching a resistor for determining the output current of the constant current circuit. Therefore, a more accurate full scale of analog output can be obtained. Adjustment and low power consumption are possible.
【図１】本発明の一実施例におけるディジタル・アナロ
グ変換器の回路構成を表わした回路図である。FIG. 1 is a circuit diagram showing a circuit configuration of a digital-analog converter in an embodiment of the present invention.
【図２】本発明の第１の変形例におけるディジタル・ア
ナログ変換器の回路構成を表わした回路図である。FIG. 2 is a circuit diagram showing a circuit configuration of a digital-analog converter according to a first modified example of the present invention.
【図３】本発明の第２の変形例におけるディジタル・ア
ナログ変換器の回路構成を表わした回路図である。FIG. 3 is a circuit diagram showing a circuit configuration of a digital-analog converter according to a second modification of the present invention.
【図４】本発明の第３の変形例におけるディジタル・ア
ナログ変換器の回路構成を表わした回路図である。FIG. 4 is a circuit diagram showing a circuit configuration of a digital-analog converter according to a third modified example of the present invention.
【図５】従来のディジタル・アナログ変換器の回路構成
を表わした回路図である。FIG. 5 is a circuit diagram showing a circuit configuration of a conventional digital-analog converter.
１１ 抵抗ストリング １２ 抵抗ストリングの第１の端子 １３ 抵抗ストリングの第２の端子 １４ 単位抵抗 １５ デコード回路 １６ タップスイッチ群 １９ Ｄ／Ａ変換器の出力端子 ２２ 単位抵抗とスイッチの組合せによる単位ブロック ３１、５１ 定電流回路 ３３、３４ トランジスタ ３５ 抵抗 ４１ 非反転増幅器 ５２ 可変抵抗 ５３ フルスケールに相当するタップ ５４ センス端子 11 resistance string 12 1st terminal of resistance string 13 2nd terminal of resistance string 14 unit resistance 15 decoding circuit 16 tap switch group 19 output terminal of D / A converter 22 unit block by combination of unit resistance and switch 31, 51 constant current circuit 33, 34 transistor 35 resistor 41 non-inverting amplifier 52 variable resistor 53 tap corresponding to full scale 54 sense terminal
Claims (5)
圧に保持した回路であって、それぞれ一定の抵抗値を有
する単位抵抗を複数個直列に接続してなる直列回路と、 この直列回路を構成する単位抵抗の各接続端のいずれか
１つと選択的に接続されその電位を変換後のアナログ信
号として出力するスイッチと、 入力されたディジタル信号に応じてこのスイッチの接続
先を選択するデコード回路とを具備することを特徴とす
るディジタル・アナログ変換器。1. A constant current circuit and a circuit having one end connected to the output side of the constant current circuit and the other end held at a predetermined voltage, wherein a plurality of unit resistors each having a constant resistance value are connected in series. A connected series circuit, a switch that is selectively connected to any one of the connection ends of the unit resistors that form the series circuit, and that outputs the potential as an analog signal after conversion, and an input digital signal A digital-analog converter comprising: a decoding circuit for selecting a connection destination of the switch according to the present invention.
電極を接続した第１のトランジスタと、この第１のトラ
ンジスタのゲート電極と共通のゲート電極を持ちドレイ
ンを前記定電流回路の出力とする第２のトランジスタ
と、前記第１のトランジスタに前記定電流回路の出力電
流を制御する抵抗が接続されたことを特徴とする請求項
１記載のディジタル・アナログ変換器。2. A first transistor in which the constant current circuit has a gate electrode and a drain electrode connected to each other, and a gate electrode common to the gate electrode of the first transistor, and a drain serving as an output of the constant current circuit. The digital-analog converter according to claim 1, wherein a resistor for controlling an output current of the constant current circuit is connected to the second transistor and the first transistor.
端子に利得が１以上の増幅回路を接続したことを特徴と
する請求項１記載のディジタル・アナログ変換器。3. The digital-analog converter according to claim 1, wherein an amplifier circuit having a gain of 1 or more is connected to an output terminal of the digital-analog converter.
端子の電圧を検出するための端子を備えたことを特徴と
する請求項１記載のディジタル・アナログ変換器。4. The digital-analog converter according to claim 1, further comprising a terminal for detecting the voltage of the output terminal of the constant current circuit.
タのドレイン端子に接続される抵抗を外部接続抵抗とす
ることを特徴とする請求項２記載のディジタル・アナロ
グ変換器。5. The digital-analog converter according to claim 2, wherein the resistance connected to the drain terminal of the first transistor of the constant current circuit is an external connection resistance.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25838594A JPH08125538A (en) | 1994-10-24 | 1994-10-24 | Digital/analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25838594A JPH08125538A (en) | 1994-10-24 | 1994-10-24 | Digital/analog converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08125538A true JPH08125538A (en) | 1996-05-17 |
Family
ID=17319513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25838594A Pending JPH08125538A (en) | 1994-10-24 | 1994-10-24 | Digital/analog converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08125538A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6498575B2 (en) | 2000-08-04 | 2002-12-24 | Matsushita Electric Industrial Co., Ltd. | D/A converter |
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-
1994
- 1994-10-24 JP JP25838594A patent/JPH08125538A/en active Pending
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