KR100396747B1

KR100396747B1 - Digital-analog converter

Info

Publication number: KR100396747B1
Application number: KR1019960034068A
Authority: KR
Inventors: 장성진
Original assignee: 엘지전자 주식회사
Priority date: 1996-08-17
Filing date: 1996-08-17
Publication date: 2003-11-28
Also published as: KR19980014907A

Abstract

PURPOSE: A digital-analog converter is provided to reduce a size of a chip and improve an operation speed by mixing a cell metric structure and a potentiometer method. CONSTITUTION: A digital-analog converter includes a high-order bit decoder(100), a switching unit(200), a voltage-current transformer(300), a current cell for high bit(400), a low-order bit decoder(500), a current cell(600) for low bit, and an adder(700). The high-order bit decoder(100) is used for decoding a digital signal of high-order m bits. The switching unit(200) sets up a reference voltage according to an output signal of the high-order bit decoder. The voltage-current transformer(300) is used for transforming 2¬m-1 analog voltages to the current. The current cell(400) for high bit is used for generating the analog current according to the output current of the voltage-current transformer and the reference bias. The low-order bit decoder(500) is used for decoding a digital signal of low-order n-m bits. The current cell(600) for low bit is used for generating the analog current according to the output of the low-order bit decoder and the low-order bit current bias. The adder(700) is used for outputting the final current by adding the output current of the current cell(400) for high bit to the output current the current cell for low bit.

Description

Digital to Analog Converter

본 발명은 디지탈-아날로그 변환기에 관한 것으로, 특히 종래의 전류 셀 매트릭스 구조와 포텐쇼미터 방식의 혼합방식을 이용하여 칩 사이즈를 줄임과 아울러 속도 향상에 기여하도록 한 디지탈-아날로그 변환기에 관한 것이다.The present invention relates to a digital-to-analog converter, and more particularly, to a digital-to-analog converter for reducing chip size and contributing to speed-up by using a conventional current cell matrix structure and potentiometer mixing method.

종래의 디지탈-아날로그 변환기 구성은, 제 1 도에 도시된 바와같이, 8비트 데이터중 상위 6비트를 3비트,3비트로 분리하여 디코딩하는 제1,제2 디코더(10)(20)와; 상기 제1, 제2 디코더(10)(20)를 통해 디코딩된 데이터를 저장하는 제1, 제2 래치(30)(40)와; 상기 제1 래치(30)의 출력데이터를 컬럼으로 받고 제2 래치(40)의 출력데이터를 로우(ROW)로 받아 그 컬럼과 로우로 입력되는 데이터에 따른 전류를 출력(l_out)하는 전류 셀 매트릭스(50)로 구성된다.The conventional digital-to-analog converter configuration includes: first and second decoders 10 and 20 for separating and decoding the upper 6 bits of 8-bit data into 3 bits and 3 bits as shown in FIG. 1; First and second latches (30) (40) for storing data decoded by the first and second decoders (10) (20); Current cell of a current corresponding to data input to that column and row receives output data of the first latch 30 outputs data under the column a second latch (40) to the low (ROW) Output (l _out) It consists of a matrix 50.

그리고, 종래 포텐쇼미터형 디지탈-아날로그 변환기 구성은, 제 2 도에 도시된 바와같이, 입력되는 n비트 데이터를 디코딩하는 디코더(60)와; 상기 디코더(60)의 출력값예 따라 온 또는 오프되어 +Vref 전압과 -Vref 전압단 사이에 n개로 연결된 저항 스트링(string)을 이용하여 기준전압을 조절하는 2ⁿ-1개의 스위치를 갖는 스위칭부(70)와; 상기 스위칭부(70)의 출력값과 최종 출력값을 피드백받아 비교 증폭하여 얻어진 전압값을 출력하는 증폭부(80)로 구성된다.In addition, the conventional potentiometer type digital-to-analog converter configuration includes a decoder 60 for decoding input n-bit data, as shown in FIG. A switching unit having 2 ⁿ -1 switches that are turned on or off according to an example of an output value of the decoder 60 and adjust a reference voltage by using n resistance strings connected between n + Vref voltage and -Vref voltage terminals ( 70); The amplifier 70 is configured to output a voltage value obtained by comparing and amplifying the output value and the final output value of the switching unit 70.

이와같이 구성된 종래의 기술에 대하여 상세히 설명하면 다음과 같다.Referring to the prior art configured in this way in detail as follows.

먼저 고속형 디지탈-아날로그 변환기에 대하여 제 1 도에 의거하여 살펴보면, 8비트 디지탈-아날로그 변환기의 경우 상위 6비트를 3비트,3비트로 분리하여 제1, 제2 디코더(10)(20)로 출력하면, 상기 제1 디코더(10)는 인버터와 낸드게이트및 노아게이트를 이용하여 논리조합하여 디코딩된 신호 7비트와 1비트는 접지전위로 하여 제1 래치(30)로 출력하여 저장하도록 한다.First, a high-speed digital-to-analog converter will be described with reference to FIG. The first decoder 10 outputs and stores the 7-bit and 1-bit decoded by logically combining the inverter, the NAND gate, and the NOA gate to the first latch 30 at the ground potential.

이때 제2 디코더(20)는 제1 디코더(10)와 마찬가지로 인버터와 낸드게이트및 노아게이트를 이용하여 디코딩된 신호를 제2 래치(40)에 출력하여 저장하도록 한다.In this case, like the first decoder 10, the second decoder 20 outputs and stores the signal decoded using the inverter, the NAND gate, and the NOA gate to the second latch 40.

이렇게 제1 래치(30)와 제2 래치(40)에 저장된 데이터가 전류 셀 매트릭스 (50)의 컬럼및 로우측으로 출력하면, 그 해당 전류 셀이 동작하여 전류를 발생 (l_out)시킨다.This causes the first latch 30 and second latch generating (l _out) the current when the stored data is output toward the column and row of the current cell matrix 50, and that the current cell is in operation (40).

이때 상기에서 하위 2비트는 디코딩없이 바로 전류 셀 입력으로 사용되어 출력전류를 발생시킨다.At this time, the lower 2 bits are used as a current cell input without decoding to generate an output current.

이러한 전류 셀 매트릭스 구조에서 사용되는 전류 셀의 수는 4 ×(단위 LSB크기를 1 ×라 할때) 크기가 63개, 1 ×크기가 2개, 2 ×크기가 1개로 총 65개이다.The number of current cells used in such a current cell matrix structure is a total of 65 (4 × (when the unit LSB size is 1 ×)) of 63 pieces, 1 × size, and 2 × size.

그리고, 포텐쇼미터형 디지탈-아날로그 변환기의 동작에 대하여 제 2 도에 의거하여 살펴보면, 이 구조는 6비트 이내의 해상도를 갖는 디지탈-아날로그 변환기에 적합하다.In addition, referring to FIG. 2 for the operation of the potentiometer type digital-analog converter, this structure is suitable for a digital-analog converter having a resolution within 6 bits.

왜냐하면, 6비트 이상의 해상도를 구현하는 데에는 이 구조로 구현하기에는 공정상의 저항값의 조절 등이 현실적으로 어렵기 때문이다.This is because it is difficult to control the resistance value of the process to realize the resolution of 6 bit or more in this structure.

가령, n비트의 데이터가 입력되면 디코더(60)에서 그 입력된 데이터를 디코딩하여 출력하면 2ⁿ-1개의 스위치중 해당 스위치가 온된다.For example, when n bits of data are input, the decoder 60 decodes the input data and outputs the corresponding one of the 2 ⁿ -1 switches.

상기 해당 스위치가 온되면 그때 저항 스트링에 의해 결정된 기준전압이 설정되어 증폭부(80)의 비반전단자(+)로 입력되어 그의 출력단자로 부터 피드백되어 반전단자(-)로 입력되는 전압과 비교 증폭하여 최종출력한다.When the corresponding switch is turned on, the reference voltage determined by the resistor string is set, input to the non-inverting terminal (+) of the amplifier 80, fed back from its output terminal, and compared with the voltage input to the inverting terminal (-). Amplify and final output.

그러나, 상기에서와 같은 종래기술에 있어서, 전류 셀 매트릭스를 이용하는경우에는 칩 면적이 커서 회로구현시 많은 면적을 차지하고 고속동작에 적합하지 않고, 회로 구현시 많은 면적을 차지하고 전력소비가 크며, 포텐쇼미터형 디지탈 아날로그 변환기를 이용하는 경우에는 6비트 이상의 해상도를 구현하는데 어려움이 있다.However, in the prior art as described above, when the current cell matrix is used, the chip area is large and occupies a large area in circuit implementation and is not suitable for high-speed operation. When using a digital analog converter, it is difficult to realize a resolution of 6 bits or more.

따라서, 종래의 문제점을 해소하기 위한 본 발명의 목적은 전류 셀 매트릭스와 포텐쇼미터 방식을 혼합하여 칩 사이즈를 줄임과 아울러 고속동작에 적합하도록 한 디지탈-아날로그 변환기를 제공함에 있다.Accordingly, an object of the present invention to solve the conventional problem is to provide a digital-to-analog converter that is suitable for high-speed operation while reducing the chip size by mixing the current cell matrix and the potentiometer method.

본 발명의 다른 목적은 고 정밀 전압-전류변환기를 이용하여 전류 매칭을 개선하여 선형성을 증가시키도록 한 디지탈-아날로그 변환기를 제공함에 있다.Another object of the present invention is to provide a digital-to-analog converter to improve linearity by improving current matching using a high precision voltage-to-current converter.

상기 목적을 달성하기 위한 본 발명 디지탈-아날로그 변환기 구성은, 제 3도에 도시한 바와같이, 입력되는 상위 m비트의 디지탈신호를 디코딩하여 출력하는 상위비트용 디코더(100)와; 상기 상위비트용 디코더(100)로 부터 발생된 신호에 따라 2^m-1개로 이루어진 스위치를 온 또는 오프시켜 저항스트링을 이용한 기준전압을 설정하는 스위칭부(200)와; 상기 스위칭부(200)로 부터 제공되는 2^m-1개의 아날로그 전압을 전류로 변환하는 전압-전류 변환기(300)와; 상기 전압-전류 변환기(300)의 출력전류와 기준 바이어스(Bias)에 따른 아날로그의 전류를 발생하는 상위비트 전압제어용 전류셀(400)과; 입력되는 하위 n-m비트의 디지탈신호를 디코딩하여 출력하는 하위비트용 디코더(500)와; 상기 하위비트용 디코더(500)의 출력과 하위비트 전류 바이어스에 따른 아날로그의 전류를 발생하는 하위비트 전압제어용 전류셀(600)과; 상기 전류 셀(400)(600)의 출력전류를 합하여 최종 전류를 출력하는 가산부(700)로 구성한다.The digital-to-analog converter configuration according to the present invention for achieving the above object comprises: an upper bit decoder 100 for decoding and outputting an upper m-bit digital signal to be input as shown in FIG. A switching unit 200 for setting a reference voltage using a resistance string by turning on or off a switch composed of 2 ^m −1 switches according to a signal generated from the higher-order decoder 100; A voltage-current converter 300 for converting 2 ^m −1 analog voltages provided from the switching unit 200 into currents; An upper bit voltage control current cell 400 generating an analog current according to the output current of the voltage-to-current converter 300 and a reference bias; A lower bit decoder 500 for decoding and outputting an input lower digital signal of nm bits; A low bit voltage control current cell 600 generating an analog current according to an output of the low bit decoder 500 and a low bit current bias; The sum of the output currents of the current cells 400 and 600 is configured as an adder 700 for outputting the final current.

이와같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.When described in detail with respect to the operation and effect of the present invention configured as described above.

n비트의 데이터중 상위 m비트 데이터가 입력되면 이를 하위비트용 디코더 (100)가 받아 디코딩하고 이 디코딩한 값을 스위칭부(200)로 출력한다.When the upper m-bit data of the n-bit data is input, the lower-bit decoder 100 receives and decodes the decoded value and outputs the decoded value to the switching unit 200.

그러면, 2^m-1개의 스위치로 이루어진 스위칭부(200)의 해당스위치가 온되고 저항 스트링으로 연결된 저항에 의해 설정된 2^m-1개의 아날로그 전압값으로 되어 전압-전류 변환기(300)로 제공한다.Then, the corresponding switch of the switching unit 200 composed of 2 ^m −1 switches is turned on and provided to the voltage-current converter 300 as 2 ^m −1 analog voltage values set by a resistor connected to the resistance string.

상기 전압-전류 변환기(300)는 입력된 아날로그의 전압에 대응하는 전류로 변환시켜 상위비트 전압제어용 전류셀(400)로 출력하면, 또다른 입력인 바이어스 (Bias)와 상기 전압-전류 변환기(300)로 부터의 출력전류에 따른 전류를 발생시켜 가산부(700)로 출력한다.When the voltage-to-current converter 300 converts the current corresponding to the input analog voltage and outputs the current to the upper-bit voltage control current cell 400, another input is bias and the voltage-current converter 300. Generates a current according to the output current from the and outputs to the adder 700.

이때 n비트중 하위 n-m비트를 하위비트용 디코더(500)에서 입력받아 디코딩하고 이 디코딩하여 얻은 데이터를 하위비트 전압제어용 전류셀(600)에서 입력받고 또다른 입력인 하위비트 전류바이어스를 입력받고 그에따른 전류를 발생하여 가산부(700)로 출력한다.At this time, the lower nm bits of the n bits are input and decoded by the lower bit decoder 500, and the data obtained by decoding the input is received by the lower bit voltage control current cell 600, and another input, the lower bit current bias, is input thereto. Generates a current according to the output to the adder 700.

이에 상기 가산부(700)는 상위비트 전압제어용 전류셀(400)과 하위비트 전압제어용 전류셀(600)의 출력전류를 가산하여 최종전류를 출력(lout)한다.The adder 700 adds the output currents of the upper bit voltage control current cell 400 and the lower bit voltage control current cell 600 to output the final current (lout).

상기 상위비트 전압제어용 전류셀(400)의 경우 m비트를 사용하여 디지탈 신호를 아날로그 신호로 바꿈으로써 칩 사이즈를 크게 줄일 수 있도록 한다.In the case of the upper bit voltage control current cell 400, the chip size can be greatly reduced by converting the digital signal into an analog signal using m bits.

즉, 기존의 전류 셀 매트릭스 방식에서 필요한 전류 셀의 수 보다 작은 수의 전류 셀을 갖고 같은 성능의 기능을 구현한다.In other words, the current cell has a smaller number of current cells than the number of current cells required for the current cell matrix, and implements the same function.

그리고, 하위비트 전압제어용 전류셀(600)의 경우는 n-m비트를 사용하여 보다 작은 수의 전류 셀을 사용하게 된다.In the case of the lower bit voltage control current cell 600, a smaller number of current cells are used using n-m bits.

가령, 8비트로 디지탈-아날로그 변환기를 구현하는 경우 63개의 전류 셀을 필요로 하나 본 발명의 경우 4 ×전류셀이 20개로 구현할 수 있다.For example, when implementing a digital-to-analog converter with 8 bits, 63 current cells are required, but in the present invention, 4 x current cells can be implemented as 20.

따라서, 칩 면적이 줄어들고, 전류 구동방식을 사용함에따라 고속 동작이 가능하며, 고 정밀 전압-전류변환기를 사용함으로써 전류매칭을 개선하여 선형성을 증가시킨다.Therefore, the chip area is reduced, high-speed operation is possible by using the current driving method, and the linearity is increased by improving the current matching by using the high precision voltage-to-current converter.

이상에서 상세히 설명한 바와같이 본 발명은 셀 매트릭스 구조와 포텐쇼미터 방식을 혼합하여 사용함으로써 신호처리 속도를 향상시키고, 칩 사이즈를 줄이며, 출력신호의 선형성을 개선하도록 한 효과가 있다.As described in detail above, the present invention has the effect of improving the signal processing speed, reducing the chip size, and improving the linearity of the output signal by using a mixture of the cell matrix structure and the potentiometer method.

제 1 도는 종래 디지탈-아날로그 변환기 구성도.1 is a schematic diagram of a conventional digital-to-analog converter.

제 2 도는 종래 포텐쇼미터형 디지탈-아날로그 변환기 구성도.2 is a block diagram of a conventional potentiometer type digital-to-analog converter.

제 3 도는 본 발명의 디지탈-아날로그 변환기 구성도.3 is a schematic diagram of a digital-to-analog converter of the present invention.

***** 도면의 주요부분에 대한 부호의 설명 ********** Explanation of symbols for main parts of drawing *****

10 : 상위비트용 디코더 200 : 스위칭부10: higher bit decoder 200: switching unit

300 : 전압-전류 변환기 400 : 상위비트 전압제어용 전류셀300: voltage-to-current converter 400: current cell for higher bit voltage control

500 : 하위비트용 디코더 600 : 하위비트 전압제어용 전류셀500: low-bit decoder 600: low-bit voltage control current cell

700 : 가산부700: addition department

Claims

An upper bit decoder which decodes and decodes an input upper m bit digital signal; A switching unit configured to set a reference voltage using a resistance string by turning on or off a switch consisting of 2 ^m −1 switches according to a signal generated from the higher bit decoder; A voltage-current converter for converting 2 ^m -1 analog voltages provided from the switching unit into currents; An upper bit voltage control current cell for generating an analog current according to the output current of the voltage-to-current converter and a reference bias; A lower bit decoder for decoding and outputting an input lower nm bit digital signal; A low bit voltage control current cell for generating an analog current according to an output of the low bit decoder and a low bit current bias; And an adder configured to sum the output currents of the two current cells and output a final current.

The digital-to-analog converter according to claim 1, wherein the high-bit voltage control current cell is configured to use only m bits of n bits.

The digital-to-analog converter according to claim 1, wherein the low-bit voltage control current cell is configured to use only n-m bits of n bits.