JP3039791B2 - DA converter - Google Patents

DA converter

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JP3039791B2
JP3039791B2 JP2150621A JP15062190A JP3039791B2 JP 3039791 B2 JP3039791 B2 JP 3039791B2 JP 2150621 A JP2150621 A JP 2150621A JP 15062190 A JP15062190 A JP 15062190A JP 3039791 B2 JP3039791 B2 JP 3039791B2
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【発明の詳細な説明】 〔概要〕 本発明は、DAコンバータ、特に、DAコンバータに使用
される重み付け回路に関し、 必要な面積の増加を抑制しつつ、微分直線性を向上さ
せることができるDAコンバータを提供することを目的と
し、 nビットのディジタル信号に対応する電流値によって
アナログ信号を出力するDAコンバータであって、n個の
電流源を含み当該n個の電流源のうち第m番目(1≦m
≦n)の前記電流源から出力される電流の電流値が、前
記ディジタル信号の最下位ビットを形成する前記電流源
から出力される電流の電流値に対して2m-1倍で示される
重み付け回路を有するDAコンバータにおいて、前記n個
の電流源のそれぞれが2n-1個の同一サイズのトランジス
タにより構成されていると共に、第m番目の前記電流源
に含まれ、mビット目の前記ディジタル信号に対応する
電流値を有する電流を出力する電流源トランジスタセル
を、前記2n-1個の同一サイズのトランジスタのうち2m-1
個の当該トランジスタを並列に接続して構成する。
DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a DA converter, and more particularly to a weighting circuit used in the DA converter. The DA converter can improve differential linearity while suppressing an increase in required area. A DA converter for outputting an analog signal in accordance with a current value corresponding to an n-bit digital signal, wherein the DA converter includes n current sources and outputs the m-th (1 ≦ m
≤n) the current value of the current output from the current source of 2m-1 times the current value of the current output from the current source forming the least significant bit of the digital signal. In the DA converter having a circuit, each of the n current sources is composed of 2 n-1 transistors of the same size, and is included in the m-th current source, and the m-th digital source is included in the m-th current source. A current source transistor cell that outputs a current having a current value corresponding to the signal, 2 m-1 of the 2 n-1 transistors of the same size;
The transistors are connected in parallel.

〔産業上の利用分野〕[Industrial applications]

本発明は、DAコンバータ、特に、DAコンバータに使用
される重み付け回路に関するものである。
The present invention relates to a DA converter, and more particularly to a weighting circuit used for the DA converter.

近年、テレビ、VTR等に使用される高速DAコンバータ
において、多ビット化、高精度化が要求されている。
In recent years, high-speed DA converters used in televisions, VTRs and the like have been required to have more bits and higher accuracy.

DAコンバータにおいては、重み付け回路が使用されて
おり、該重み付け回路は、異なる電流値の複数の電流源
を含む。そして、多ビット化すると、各電流源に含まれ
る電流源トランジスタセル間の誤差が大きくなり、微分
直線性が悪化する。
In the DA converter, a weighting circuit is used, and the weighting circuit includes a plurality of current sources having different current values. When the number of bits is increased, an error between current source transistor cells included in each current source increases, and differential linearity deteriorates.

そこで、電流源トランジスタセルを高精度化すること
により、電流源トランジスタセル間の誤差を減少させ、
この結果、微分直線性を向上させることが望まれてい
る。
Therefore, by increasing the accuracy of the current source transistor cells, errors between the current source transistor cells are reduced,
As a result, it is desired to improve differential linearity.

〔従来の技術〕[Conventional technology]

第4図には、従来の重み付け回路が示されている。 FIG. 4 shows a conventional weighting circuit.

第4図において、重み付け回路は、4ビットであり、
4個の電流源トランジスタセルT1〜T4を含む。ここで、
電流源トランジスタセルT1〜T4のサイズW1〜W4の比は、
1:2:4:8であり、この結果、電流源トランジスタセルT1
〜T4からの電流値の比は、1:2:4:8である。
In FIG. 4, the weighting circuit has 4 bits,
It comprises four current source transistor cell T 1 through T 4. here,
The ratio of the sizes W 1 to W 4 of the current source transistor cells T 1 to T 4 is
1: 2: 4: 8, which results in the current source transistor cell T 1
The ratio of the current values from the through T 4 is 1: 2: 4: 8.

次に、第5図には、上述したような従来の重み付け回
路を使用したDAコンバータが示されている。
Next, FIG. 5 shows a DA converter using the conventional weighting circuit as described above.

第5図において、DAコンバータは、8ビットタイプで
あり、このため、重み付け回路10は、8個の電流源トラ
ンジスタセルT1〜T8を含む。ここで、電流源トランジス
タセルT1〜T8のサイズW1〜W8の比は、1:2:4:8:16:32:6
4:128であり、この結果、電流源トランジスタセルT1〜T
8からの電流値の比は、1:2:4:8:16:32:64:128である。
なお、符号12は、バイアス回路を示し、符号14は、負荷
を示し、符号Vdは、電源電圧を示す。
In FIG. 5, the DA converter is an 8-bit type, and therefore, the weighting circuit 10 includes eight current source transistor cells T 1 to T 8 . Here, the ratio of the sizes W 1 to W 8 of the current source transistor cells T 1 to T 8 is 1: 2: 4: 8: 16: 32: 6
4: 128, which results in the current source transistor cells T 1 -T
The ratio of the current values from 8 is 1: 2: 4: 8: 16: 32: 64: 128.
Reference numeral 12 denotes a bias circuit, reference numeral 14 denotes a load, and reference numeral Vd denotes a power supply voltage.

また、(D1、▲▼)、(D2、▲▼)、〜、
(D7、▲▼)、(D8、▲▼)は、入力信号であ
るデジタル信号(これは8ビットである)の各入力端子
を示す。例えば、デジタル信号のうち第1ビット、第2
ビットが「H」レベルであり、他の第3ビット〜第8ビ
ットが「L」レベルである場合には、入力端子D1、D2
「H」レベルであり、入力端子▲▼〜▲▼が
「H」レベルであるので、電流源トランジスタセルT1
T2からの電流値の和が負荷14に供給される。このように
して、8ビットの入力デジタル信号がアナログ信号に変
換される。
(D 1 , ▲ ▼), (D 2 , ▲ ▼), ~,
(D 7 , ▼) and (D 8 , ▼) indicate input terminals of a digital signal (which is 8 bits) as an input signal. For example, the first bit, the second bit,
When the bit is at “H” level and the other third to eighth bits are at “L” level, input terminals D 1 and D 2 are at “H” level and input terminals ▲ ▼ to ▲ Since ▼ is at the “H” level, the current source transistor cells T 1 ,
The sum of the current value from T 2 is supplied to the load 14. Thus, the 8-bit input digital signal is converted into an analog signal.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

上記のような重み付け回路において、高ビット化する
と、電流源トランジスタセル間の誤差が大きくなり、微
分直線性が悪化する。ここで、微分直線性とは、各ビッ
トの平均電流に対する誤差をいう。
In the weighting circuit as described above, when the number of bits is increased, an error between the current source transistor cells increases, and the differential linearity deteriorates. Here, the differential linearity refers to an error with respect to the average current of each bit.

また、従来、第6回に示されるように、セグメント回
路を使用したDAコンバータがある。
Conventionally, as shown in the sixth edition, there is a DA converter using a segment circuit.

第6図において、符号16は、セグメント回路を示し、
8ビットタイプの場合、セグメント回路16は、255(=2
8−1)個の同一特性(同一の電流値を出力する)の電
流源トランジスタセルI1、I2、〜、IFE、IFFを含む。
In FIG. 6, reference numeral 16 denotes a segment circuit,
In the case of an 8-bit type, the segment circuit 16 has 255 (= 2
8 -1) and outputs the same characteristics (same current value) the current source transistor cells I 1, I 2 of, ~, including I FE, I FF.

また、(D01、▲▼)、)(D02、▲
▼)、〜、(DFE、▲▼)、(DFF、▲▼)
は、電流源トランジスタセルI1、I2、〜、IFE、IFFに対
応する入力端子を示す。例えば、8ビットの入力デジタ
ル信号のうち第2ビットが「H」レベルであり、他のビ
ットが「L」レベルである場合には、デコードされた値
が「2」であるので、2個の入力端子D01、D02が「H」
レベルであり、他の入力端子▲▼、▲▼、
〜、▲▼、▲▼が「H」レベルである。こ
の結果、電流源トランジスタセルI1、I2からの電流値の
和が負荷14に供給される。このようにして、8ビットの
入力デジタル信号がアナログ信号に変換される。
Also, (D 01 , ▲ ▼),) (D 02 , ▲
▼), ~, (D FE , ▲ ▼), (D FF , ▲ ▼)
Indicates input terminals corresponding to the current source transistor cells I 1 , I 2 ,..., I FE , and I FF . For example, if the second bit of the 8-bit input digital signal is at “H” level and the other bits are at “L” level, the decoded value is “2”, Input terminals D 01 and D 02 are “H”
Level, and other input terminals ▲ ▼, ▲ ▼,
~, ▲ ▼, ▲ ▼ are “H” levels. As a result, the sum of the current values from the current source transistor cells I 1 and I 2 is supplied to the load 14. Thus, the 8-bit input digital signal is converted into an analog signal.

上記のようなセグメント回路においては、同一の電流
値を出力する複数の電流源トランジスタセルを使用して
いるので、高ビット化した場合であっても、電流源トラ
ンジスタセル間の誤差が小さい。従って、微分直線性が
向上し、高精度化が達成される。
In the segment circuit as described above, since a plurality of current source transistor cells that output the same current value are used, an error between the current source transistor cells is small even when the number of bits is increased. Therefore, the differential linearity is improved, and higher accuracy is achieved.

しかしながら、セグメント回路においては、高ビット
化に伴い、多数の電流源トランジスタセルが必要にな
り、例えば、8ビットの場合には、255(28−1)個の
電流源トランジスタセルが必要になる。この結果、セグ
メント回路の面積が大きくなるという問題がある。
However, in the segment circuit, a large number of current source transistor cells are required as the number of bits increases, and, for example, in the case of 8-bit, 255 (2 8 -1) current source transistor cells are required. . As a result, there is a problem that the area of the segment circuit increases.

以上のように、DAコンバータにおいて、重み付け回路
を使用した場合には、高ビット化に伴い、微分直線性が
悪化し、一方、セグメント回路を使用した場合には、高
ビット化に伴い、該セグメント回路の面積が増加すると
いう問題がある。
As described above, in the DA converter, when the weighting circuit is used, the differential linearity deteriorates with the increase in the number of bits. On the other hand, when the segment circuit is used, the segment increases with the increase in the number of bits. There is a problem that the area of the circuit increases.

本発明の目的は、必要な面積の増加を抑制しつつ、微
分直線性を向上させることができるDAコンバータを提供
することにある。
An object of the present invention is to provide a DA converter capable of improving differential linearity while suppressing an increase in required area.

〔課題を解決するための手段〕[Means for solving the problem]

第1図には、請求項1記載の発明に係るDAコンバータ
が示されている。第1図において、重み付け回路は、例
えば、4ビットであり、4個の電流源(G1〜G4)毎の夫
々に電流源トランジスタセルT1〜T4を含む。各電流源ト
ランジスタセルTは、8(=24-1)個の同一サイズのト
ランジスタt1〜t8を備えている。そして、m番目(1≦
m≦4)の電流源トランジスタセルTmは、電流源Gmを構
成する8個のトランジスタt1〜t8のうち2m-1個のトラン
ジスタのみを使用している。例えば、3番目の電流源G3
に含まれる電流源トランジスタセルT3は、4(=23-1
個のトランジスタt1〜t4のみを使用している。
FIG. 1 shows a DA converter according to the first aspect of the present invention. In FIG. 1, the weighting circuit is, for example, 4 bits, and includes current source transistor cells T 1 to T 4 for each of the four current sources (G 1 to G 4 ). Each current source transistor cell T includes eight (= 2 4-1 ) transistors t 1 to t 8 of the same size. And the m-th (1 ≦
current source transistor cells of m ≦ 4) T m have used only 2 m-1 pieces of transistors of the eight transistors t 1 ~t 8 constituting the current source G m. For example, the third current source G 3
Current source transistor cells T 3 included in the 4 (= 2 3-1)
We are using only the number of transistors t 1 ~t 4.

なお、第1図において、使用されないトランジスタ
t、すなわち、電流源G1のトランジスタt2〜t8、電流源
G2のトランジスタt3〜t8、電流源G3のトランジスタt5
t8は、他の用途のために、例えば、他の重み付け回路の
電流源トランジスタセルのために、使用されてもよい。
In FIG. 1, transistors t which are not used, that is, transistors t 2 to t 8 of the current source G 1 ,
Transistors t 3 ~t 8 of G 2, transistors t 5 ~ current source G 3
t 8 is for other applications, for example, for the current source transistor cell of another weighting circuit, may be used.

また、請求項2記載の発明は、nビットのディジタル
信号に対応する電流値によってアナログ信号を出力する
DAコンバータにおいて、前記nビットのうち上位1ビッ
トをセグメント回路で構成し、前記nビットのうち下位
n−1ビットを、n−1個の電流源を含み当該n−1個
の電流源のうち第m番目(1≦m≦n−1)の前記電流
源から出力される電流の電流値が前記ディジタル信号の
最下位ビットを形成する前記電流源から出力される電流
の電流値に対して2m-1倍で示される重み付け回路で構成
すると共に、当該重み付け回路においては、前記n−1
個の電流源のそれぞれが2n-1-1個の同一サイズのトラン
ジスタにより構成されていると共に、第m番目の前記電
流源に含まれ、mビット目の前記ディジタル信号に対応
する電流値を有する電流を出力する電流源トランジスタ
セルが、前記2n-1-1個の同一サイズのトランジスタのう
ち2m-1個の当該トランジスタを並列に接続して構成され
ている。
According to a second aspect of the present invention, an analog signal is output based on a current value corresponding to an n-bit digital signal.
In the DA converter, the upper one bit of the n bits is constituted by a segment circuit, and the lower n-1 bits of the n bits include n-1 current sources and include the n-1 current sources. The current value of the current output from the m-th (1 ≦ m ≦ n−1) current source is 2 with respect to the current value of the current output from the current source forming the least significant bit of the digital signal. A weighting circuit represented by m-1 times, and in the weighting circuit, the n-1
Each of the current sources is composed of 2 n-1-1 transistors of the same size, and is included in the m-th current source and has a current value corresponding to the digital signal of the m-th bit. A current source transistor cell that outputs a current having the same configuration is configured by connecting 2 m−1 transistors of the 2 n−1−1 transistors of the same size in parallel.

〔作用〕[Action]

第1図において、請求項1記載の発明によれば、電流
源トランジスタセルT1〜T4は、それぞれ、同一サイズの
トランジスタtを1個、2個、4個、8個含むので、該
電流源トランジスタセルT1〜T4からの電流値の比は、1:
2:4:8である。そして、トランジスタt1〜t8は、同一サ
イズであるので、電流源トランジスタセルT1〜T4間の誤
差は小さくなり、微分直線性が向上する。
In FIG. 1, according to the first aspect of the invention, the current source transistor cell T 1 through T 4 are each one of the transistors t of the same size, two, four, since eight including, said current source ratio of the current values from the transistor cell T 1 through T 4 are 1:
2: 4: 8. Then, the transistor t 1 ~t 8 are the same size, error between the current source transistor cell T 1 through T 4 is reduced, thereby improving the differential linearity.

また、n個の電流源の全てが夫々に2n-1個の同一サイ
ズのトランジスタにより構成されているので、各電流源
におけるレイアウトパターンの疎密状態が各電流源につ
いて同じとなり(すなわち、各電流源におけるレイアウ
トパターンが均一化されて)、各電流源トランジスタセ
ル間における特性のばらつきを低減することができる。
Further, since all of the n current sources are each composed of 2 n-1 transistors of the same size, the layout pattern of each current source has the same sparse / dense state for each current source (that is, each current source has a different density). The layout pattern in the source is made uniform), and the variation in characteristics among the current source transistor cells can be reduced.

一方、請求項2記載の発明によれば、重み付け回路ま
たは重み付け回路とセグメント回路を併用することによ
って、セグメント回路のみを使用する場合と比較して、
必要な面積の増加が抑制される。
On the other hand, according to the second aspect of the present invention, by using the weighting circuit or the weighting circuit and the segment circuit together, compared with the case where only the segment circuit is used,
An increase in the required area is suppressed.

更に、各電流源を構成する全てのトランジスタが同一
サイズであるので、各電流源トランジスタセル間の誤差
が小さくなり微分直線性が向上する。
Further, since all the transistors constituting each current source have the same size, the error between each current source transistor cell is reduced, and the differential linearity is improved.

更にまた、n−1個の電流源の全てが夫々に2n-1-1
の同一サイズのトランジスタにより構成されているの
で、各電流源におけるレイアウトパターンの疎密状態が
各電流源について同じとなり、各電流源トランジスタセ
ル間における特性のばらつきを更に低減することができ
る。
Furthermore, since all of the n-1 current sources are each composed of 2 n-1 -1 transistors of the same size, the density of the layout pattern in each current source is the same for each current source. In addition, variations in characteristics among the current source transistor cells can be further reduced.

〔実施例〕〔Example〕

第2図には、本発明の第1実施例による重み付け回路
を使用したDAコンバータが示されている。
FIG. 2 shows a DA converter using a weighting circuit according to a first embodiment of the present invention.

第2図において、DAコンバータは、3ビットタイプで
あり、このため、重み付け回路10は、3個の電流源G1
G3内の夫々に電流源トランジスタセルT1〜T3を含む。こ
こで、各電流源トランジスタセルTは、4個の同一サイ
ズのトランジスタt1〜t4を備えている。そして、電流源
トランジスタセルT1は、1個のトランジスタt1のみを使
用し、他のトランジスタt2〜t4を接続していない。ま
た、電流源トランジスタセルT2は、2個のトランジスタ
t1、t2のみを使用し、他のトランジスタt3、t4を接続し
ていない。また、電流源トランジスタセルT3は、4個の
全てのトランジスタt1〜t4を使用している。この結果、
電流源トランジスタセルT1、T2、T3からの電流値の比
は、1:2:4である。
In FIG. 2, the DA converter is a 3-bit type, and therefore, the weighting circuit 10 includes three current sources G 1 to G 1 .
To each of the G 3 includes a current source transistor cell T 1 through T 3. Here, each current source transistor cell T includes transistors t 1 ~t 4 four of the same size. Then, the current source transistor cell T 1 uses only one transistor t 1, not connected to another transistor t 2 ~t 4. The current source transistor cell T 2 has two transistors
Only t 1 and t 2 are used, and the other transistors t 3 and t 4 are not connected. The current source transistor cell T 3 is using all four transistors t 1 ~t 4. As a result,
The ratio of the current values from the current source transistor cells T 1 , T 2 , T 3 is 1: 2: 4.

そして、トランジスタt1〜t4は、同一サイズであるの
で、電流源トランジスタセルT1、T2、T3間の誤差が小さ
く、微分直線性が向上している。
Since the transistors t 1 to t 4 have the same size, the error between the current source transistor cells T 1 , T 2 , and T 3 is small, and the differential linearity is improved.

なお、(D0、▲▼)、(D1、▲▼)、(D2
▲▼)は、3ビットの入力デジタル信号の各入力端
子を示し、例えば、デジタル信号のうち第1ビット、第
2ビットが「H」レベルであり、第3ビットが「L」レ
ベルである場合には、入力端子D0、D1が「H」レベルで
あり、入力端子▲▼が「H」レベルであるので、電
流源トランジスタセルT1、T2からの電流値の和が負荷14
に供給される。このようにして、3ビットの入力デジタ
ル信号がアナログ信号に変換される。
(D 0 , ▲ ▼), (D 1 , ▲ ▼), (D 2 ,
▲ ▼) indicates each input terminal of a 3-bit input digital signal. For example, when the first and second bits of the digital signal are at “H” level and the third bit is at “L” level Since the input terminals D 0 and D 1 are at “H” level and the input terminal ▲ ▼ is at “H” level, the sum of the current values from the current source transistor cells T 1 and T 2 is equal to the load 14.
Supplied to Thus, the 3-bit input digital signal is converted into an analog signal.

また、バイアス回路12とのカレントミラーの精度を向
上させるために、バイアス回路12内の電流源トランジス
タセルTbを前記トランジスタセルT1、T2、T3と同様に
(同一サイズの複数のトランジスタで)構成してもよ
い。
In order to improve the accuracy of the current mirror and the bias circuit 12, a plurality of transistors as well (same size current source transistor cells T b of the bias circuit 12 and the transistor cell T 1, T 2, T 3 ).

また、入力端子D0、▲▼、D1、▲▼、D2、▲
▼に接続された電流源トランジスタセルT4〜T9は実
施例では単独で示されているが、電流源トランジスタセ
ルT4、T6、T8、及び、電流源トランジスタセルT5、T7
T9を前記電流源トランジスタセルT1、T2、T3と同様に
(同一サイズの複数のトランジスタで)構成してもよ
い。
Input terminals D 0 , ▲ ▼, D 1 , ▲ ▼, D 2 , ▲
Although the current source transistor cells T 4 to T 9 connected to ▼ are shown alone in the embodiment, the current source transistor cells T 4 , T 6 , T 8 , and the current source transistor cells T 5 , T 7 ,
T 9 the current source transistor cell T 1, T 2, (a plurality of transistors of the same size) T 3 and may likewise be configured.

次に、第3図には、本発明の第2実施例による重み付
け回路を使用したDAコンバータが示されている。
Next, FIG. 3 shows a DA converter using a weighting circuit according to a second embodiment of the present invention.

第3図において、DAコンバータは6ビットタイプであ
り、重み付け回路10及びセグメント回路16を含む。ここ
で、重み付け回路10は、6ビットのうち下位2ビットを
担当し、セグメント回路16は、6ビットのうち上位4ビ
ットを担当する。
In FIG. 3, the DA converter is a 6-bit type, and includes a weighting circuit 10 and a segment circuit 16. Here, the weighting circuit 10 is responsible for the lower 2 bits of the 6 bits, and the segment circuit 16 is responsible for the upper 4 bits of the 6 bits.

重み付け回路10は、2個の電流源G1及びG2内の夫々に
電流源トランジスタ電流源G1、T2を含み、各セルTは、
4個の同一サイズのトランジスタt1〜t4を備えている。
そして、電流源トランジスタセルT1は、1個のトランジ
スタt1のみを使用し、他のトランジスタt2〜t4を接続し
ていない。また、電流源トランジスタセルT2は、2個の
トランジスタt1、t2のみを使用し、他のトランジスタ
t3、t4を接続していない。以上の構成により、電流源ト
ランジスタセルT1は、下位2ビットのうち第1ビットを
担当し、電流源トランジスタセルT2は、下位2ビットの
うち第2ビットを担当する。
The weighting circuit 10 includes current source transistor current sources G 1 and T 2 in two current sources G 1 and G 2 respectively, and each cell T
4 is equipped with a transistor t 1 ~t 4 of the same size.
Then, the current source transistor cell T 1 uses only one transistor t 1, not connected to another transistor t 2 ~t 4. The current source transistor cell T 2 are, using only two transistors t 1, t 2, other transistors
t 3 and t 4 are not connected. With the above configuration, the current source transistor cell T 1 is responsible for the first bit of the lower two bits, the current source transistor cell T 2 are responsible for the second bit of the lower two bits.

セグメント回路16は、4ビットであるので、15(=24
−1)個の同一特性(同一の電流値を出力する)の電流
源トランジスタセルI1、I2〜I14、I15を含む。各電流源
トランジスタセルIは、4個の同一サイズのトランジス
タt1〜t4を備え、4個の全てのトランジスタt1〜t4を使
用している。
Since the segment circuit 16 has 4 bits, 15 (= 2 4
-1) includes current source transistor cells I 1 , I 2 to I 14 and I 15 having the same characteristics (outputting the same current value). Each current source transistor cell I is provided with a transistor t 1 ~t 4 four of the same size, using all four transistors t 1 ~t 4.

そして、セグメント回路16内の電流源トランジスタセ
ルIのトランジスタt1〜t4は、重み付け回路10内の電流
源Gのトランジスタt1〜t4と同一サイズであるので、上
位4ビットと下位2ビットとの間の誤差が小さくなり、
微分直線性が向上する。
Then, the transistor t 1 ~t 4 of the current source transistor cell I in the segment circuit 16, since the transistors t 1 ~t 4 the same size of the current source G in the weighting circuit 10, the upper 4 bits and the lower 2 bits And the error between
Differential linearity is improved.

なお、第1実施例と同様に、バイアス回路12内の電流
源トランジスタセルTbをトランジスタセルT1、T2、電流
源トランジスタセルIと同様に(同サイズの複数のトラ
ンジスタで)構成してもよい。
Similarly to the first embodiment, the current source transistor cells T b the transistor cell T 1, T 2 of the bias circuit 12, (a plurality of transistors of the same size) current source similar to the transistor cell I configured to Is also good.

また、第2実施例においては、セグメント回路16が上
位4ビットを担当し、重み付け回路10が下位2ビットを
担当しており、セグメント回路16の担当するビット数が
少ない(4ビット)ので、セグメント回路16内の電流源
トランジスタセルIの個数は少ない。それゆえ、セグメ
ント回路16に必要な面積が大幅に増加することがない。
In the second embodiment, the segment circuit 16 is in charge of the upper 4 bits, the weighting circuit 10 is in charge of the lower 2 bits, and the segment circuit 16 has a small number of bits (4 bits). The number of current source transistor cells I in circuit 16 is small. Therefore, the area required for the segment circuit 16 does not increase significantly.

また、第3図の第2実施例を一般的な形式で述べる
と、次のようになる。
The second embodiment of FIG. 3 will be described in a general format as follows.

nビットのDAコンバータにおいて、nビットを上位l
ビット、下位n−lビットに分割する。
In an n-bit DA converter, n bits are
Bits and lower n−1 bits.

下位n−lビットは、重み付け方式により処理され、
上位lビットは、セグメント方式により処理される。す
なわち、下位n−lビットの重み付け方式においては、
n−l個の電流源が使用され、i番目の電流源は、2i-1
(1≦i≦n−l)の電流値を有する。ここで、下位n
−lビットのi番目のビットが「H」レベルであるか
「L」レベルであるかにより、i番目の電流源から電流
値2i-1の電流が出力される。そして、全ての電流源から
の電流値の和が、重み付け方式による出力とされる。
The lower n−1 bits are processed by a weighting scheme,
The upper l bits are processed by the segment method. That is, in the weighting method of the lower n−1 bits,
n−1 current sources are used, and the ith current source is 2 i−1
It has a current value of (1 ≦ i ≦ n−1). Here, lower n
A current having a current value of 2 i−1 is output from the i-th current source depending on whether the i-th bit of the −l bit is at the “H” level or the “L” level. Then, the sum of the current values from all the current sources is output as a weighting method.

上位lビットのセグメント方式においては、2n−l
の電流値を有する同一の電流源を2−1個使用する。
上位lビットは、デコードされ、該上位lビットが示す
個数だけ電流源から電流が出力される。そして、出力さ
れた電流値の和が、セグメント方式による出力とされ
る。
In the high-order l-bit segment method, 2 n−1
2 l -1 identical current sources having the following current values are used.
The upper l bits are decoded, and a current is output from the current source by the number indicated by the upper l bits. Then, the sum of the output current values is output as a segment method.

以上のようにして、重み付け方式による下位n−lビ
ットの出力とセグメントによる上位lビットの出力との
和が、DAコンバータの出力とされる。
As described above, the sum of the output of the lower n-1 bits by the weighting method and the output of the upper l bits by the segment is used as the output of the DA converter.

なお、重み付け方式における電流源及びセグメント方
式による電流源は、2n−l個の同一サイズのトランジ
スタから構成されていてもよい。この場合に、重み付け
方式におけるi番目の電流源は、2n−l個の同一サイ
ズのトランジスタのうち2i-1(1≦i≦n−l)個のト
ランジスタを使用している。また、セグメント方式にお
ける各電流源は、2n−l個の同一サイズのトランジス
タを全て使用している。
Note that the current source in the weighting scheme and the current source in the segment scheme may be composed of 2 n−1 transistors of the same size. In this case, the i-th current source in the weighting method uses 2 i−1 (1 ≦ i ≦ n−1) transistors out of 2 n−1 transistors of the same size. In addition, each current source in the segment system uses 2 n−1 transistors of the same size.

〔発明の効果〕〔The invention's effect〕

以上説明したように、請求項1記載の発明によれば、
n個の電流源の夫々を各電流源毎に2n-1個の同一サイズ
のトランジスタにより構成し、当該一の電流源内の複数
のトランジスタのうち必要な個数のトランジスタを使用
して電流源トランジスタセルを構成するので、各電流源
トランジスタセルを高精度化することができる。従っ
て、各電流源トランジスタ間の誤差が小さくなり、微分
直線性が向上する。
As described above, according to the first aspect of the present invention,
Each of the n current sources is composed of 2 n-1 transistors of the same size for each current source, and a necessary number of transistors among the plurality of transistors in the current source are used as current source transistors. Since the cells are configured, the accuracy of each current source transistor cell can be improved. Therefore, the error between the current source transistors is reduced, and the differential linearity is improved.

また、n個の電流源の全てが夫々に2n-1個の同一サイ
ズのトランジスタにより構成されているので、各電流源
におけるレイアウトパターンの疎密状態が各電流源につ
いて同じとなり(すなわち、各電流源におけるレイアウ
トパターンが均一化されて)、各電流源トランジスタセ
ル間における特性のばらつきを低減することができる。
Further, since all of the n current sources are each composed of 2 n-1 transistors of the same size, the layout pattern of each current source has the same sparse / dense state for each current source (that is, each current source has a different density). The layout pattern in the source is made uniform), and the variation in characteristics among the current source transistor cells can be reduced.

また、請求項2記載の発明によれば、重み付け回路と
セグメント回路とを併用しているので、セグメント回路
のみを使用する場合と比較して必要な面積の増加が抑制
される。
According to the second aspect of the present invention, since the weighting circuit and the segment circuit are used in combination, an increase in required area is suppressed as compared with the case where only the segment circuit is used.

更に、各電流源を構成する全てのトランジスタが同一
サイズであるので、各電流源トランジスタセル間の誤差
が小さくなり微分直線性が向上する。
Further, since all the transistors constituting each current source have the same size, the error between each current source transistor cell is reduced, and the differential linearity is improved.

更にまた、n−1個の電流源の全てが夫々に2n-1-1
の同一サイズのトランジスタにより構成されているの
で、各電流源におけるレイアウトパターンの疎密状態が
各電流源について同じとなり、各電流源トランジスタセ
ル間における特性のばらつきを更に低減することができ
る。
Furthermore, since all of the n-1 current sources are each composed of 2 n-1 -1 transistors of the same size, the density of the layout pattern in each current source is the same for each current source. In addition, variations in characteristics among the current source transistor cells can be further reduced.

【図面の簡単な説明】[Brief description of the drawings]

第1図は、本発明の原理による重み付け回路の回路図、 第2図は、本発明の第1実施例による重み付け回路を使
用したDAコンバータの回路図、 第3図は、本発明の第2実施例による重み付け回路を使
用したDAコンバータの回路図、 第4図は、従来の重み付け回路の回路図、 第5図は、従来の重み付け回路を使用したDAコンバータ
の回路図、 第6図は、セグメント回路を使用したDAコンバータの回
路図である。 10……重み付け回路 12……バイアス回路 14……負荷 16……セグメント回路 G1〜G4……電流源 T1〜T4……電流源トランジスタセル t1〜t8……同一サイズのトランジスタ I1〜I15……電流源トランジスタセル
FIG. 1 is a circuit diagram of a weighting circuit according to the principle of the present invention, FIG. 2 is a circuit diagram of a DA converter using the weighting circuit according to the first embodiment of the present invention, and FIG. FIG. 4 is a circuit diagram of a DA converter using a weighting circuit according to the embodiment; FIG. 4 is a circuit diagram of a conventional weighting circuit; FIG. 5 is a circuit diagram of a DA converter using a conventional weighting circuit; FIG. 3 is a circuit diagram of a DA converter using a segment circuit. 10 ...... weighting circuit 12 ...... bias circuit 14 ...... load 16 ...... segment circuit G 1 ~G 4 ...... current sources T 1 through T 4 ...... current source transistor cell t 1 ~t 8 ...... transistors of the same size I 1 to I 15 …… Current source transistor cells

───────────────────────────────────────────────────── フロントページの続き (72)発明者 関戸 裕治 愛知県春日井市高蔵寺町2丁目1844番2 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 昭58−225722(JP,A) 特開 昭61−152128(JP,A) 特開 平2−55421(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03M 1/00 - 1/88 H01L 27/04 H01L 27/06 H01L 27/08 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Yuji Sekido 2-1844-2 Kozoji-cho, Kasugai-shi, Aichi Prefecture Inside Fujitsu VSI Co., Ltd. (56) References JP-A-58-225722 (JP, A) JP-A Sho 61-152128 (JP, A) JP-A-2-55421 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H03M 1/00-1/88 H01L 27/04 H01L 27 / 06 H01L 27/08

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】nビットのディジタル信号に対応する電流
値によってアナログ信号を出力するDAコンバータであっ
て、n個の電流源(G 1 〜G n )を含み当該n個の電流源
(G 1 〜G n )のうち第m番目(1≦m≦n)の前記電流源
(G m )から出力される電流の電流値が、前記ディジタル
信号の最下位ビットを形成する前記電流源から出力され
る電流の電流値に対して2m-1倍で示される重み付け回路
を有するDAコンバータにおいて、 前記n個の電流源(G 1 〜G n )のそれぞれが2n-1個の同一
サイズのトランジスタ(t1〜t2 n-1)により構成されて
いると共に、 第m番目の前記電流源(G m )に含まれ、mビット目の前
記ディジタル信号に対応する電流値を有する電流を出力
する電流源トランジスタセル(Tm)を、前記2n-1個の同
一サイズのトランジスタのうち2m-1個の当該トランジス
タ(t1〜t2 m-1)を並列に接続して構成したことを特徴
とするDAコンバータ。
1. A DA converter for outputting an analog signal by a current value corresponding to the digital signal of n bits, n current source (G 1 ~G n) the n current source comprises (G 1 the current value of the current output from the current source (G m) of the m-th of ~G n) (1 ≦ m ≦ n) is output from said current source to form the least significant bits of said digital signal A DA converter having a weighting circuit represented by 2 m -1 times the current value of the current, wherein each of the n current sources (G 1 to G n ) has 2 n -1 transistors of the same size. (T 1 to t 2 n−1 ) and is included in the m-th current source (G m ) and outputs a current having a current value corresponding to the m-th digital signal. the current source transistor cells (T m), the 2 n-1 pieces of transistors of the same size Among 2 m-1 pieces of the transistor (t 1 ~t 2 m-1 ) a DA converter which is characterized by being configured to connect in parallel.
【請求項2】nビットのディジタル信号に対応する電流
値によってアナログ信号を出力するDAコンバータにおい
て、 前記nビットのうち上位1ビットをセグメント回路で構
成し、 前記nビットのうち下位n−1ビットを、n−1個の電
流源を含み当該n−1個の電流源のうち第m番目(1≦
m≦n−1)の前記電流源から出力される電流の電流値
が前記ディジタル信号の最下位ビットを形成する前記電
流源から出力される電流の電流値に対して2m-1倍で示さ
れる重み付け回路で構成すると共に、 当該重み付け回路においては、 前記n−1個の電流源のそれぞれが2n-1-1個の同一サイ
ズのトランジスタにより構成されていると共に、 第m番目の前記電流源に含まれ、mビット目の前記ディ
ジタル信号に対応する電流値を有する電流を出力する電
流源トランジスタセルを、前記2n-1-1個の同一サイズの
トランジスタのうち2m-1個の当該トランジスタを並列に
接続して構成したことを特徴とするDAコンバータ。
2. A DA converter for outputting an analog signal in accordance with a current value corresponding to an n-bit digital signal, wherein the upper one bit of the n bits is constituted by a segment circuit, and the lower n-1 bits of the n bits Is the m-th (1 ≦ 1) of the n−1 current sources including the n−1 current sources.
m ≦ n−1) where the current value of the current output from the current source is 2 m−1 times the current value of the current output from the current source forming the least significant bit of the digital signal. In the weighting circuit, each of the n-1 current sources is composed of 2 n-1-1 transistors of the same size, and the m-th current source included in the source, a current source transistor cells for outputting a current having a current value corresponding to the digital signal of m-th bit, 2 m-1 pieces of said 2 n-1-1 of transistors of the same size A DA converter comprising the transistors connected in parallel.
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