JP3039791B2 - Da converter - Google Patents

Da converter

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JP3039791B2
JP3039791B2 JP2150621A JP15062190A JP3039791B2 JP 3039791 B2 JP3039791 B2 JP 3039791B2 JP 2150621 A JP2150621 A JP 2150621A JP 15062190 A JP15062190 A JP 15062190A JP 3039791 B2 JP3039791 B2 JP 3039791B2
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【発明の詳細な説明】 〔概要〕 本発明は、DAコンバータ、特に、DAコンバータに使用される重み付け回路に関し、 必要な面積の増加を抑制しつつ、微分直線性を向上させることができるDAコンバータを提供することを目的とし、 nビットのディジタル信号に対応する電流値によってアナログ信号を出力するDAコンバータであって、n個の電流源を含み当該n個の電流源のうち第m番目(1≦m DETAILED DESCRIPTION OF THE INVENTION SUMMARY The present invention is, DA converter, in particular, DA converter capable relates weighting circuit used in the DA converter while suppressing the increase in the required area, improving the differential linearity aims to provide, a DA converter that outputs an analog signal by a current value corresponding to the digital signal of n bits, the m-th among the n current source comprises n current source (1 ≦ m
≦n)の前記電流源から出力される電流の電流値が、前記ディジタル信号の最下位ビットを形成する前記電流源から出力される電流の電流値に対して2 m-1倍で示される重み付け回路を有するDAコンバータにおいて、前記n個の電流源のそれぞれが2 n-1個の同一サイズのトランジスタにより構成されていると共に、第m番目の前記電流源に含まれ、mビット目の前記ディジタル信号に対応する電流値を有する電流を出力する電流源トランジスタセルを、前記2 n-1個の同一サイズのトランジスタのうち2 m-1 ≦ the current value of the current output from the current source n) is represented by 2 m-1 times the current value of the current output from the current source to form the least significant bits of the digital signal weighting in the DA converter having a circuit, wherein with each of the n current source is constituted by 2 n-1 pieces of transistors of the same size, are included in the m-th of said current source, said digital bit m a current source transistor cell which outputs a current having a current value corresponding to the signal, 2 out of the 2 n-1 pieces of transistors of the same size m-1
個の当該トランジスタを並列に接続して構成する。 The number of the transistors formed by connecting in parallel.

〔産業上の利用分野〕 [Relates]

本発明は、DAコンバータ、特に、DAコンバータに使用される重み付け回路に関するものである。 The present invention is, DA converter, in particular, to a weighting circuit for use in the DA converter.

近年、テレビ、VTR等に使用される高速DAコンバータにおいて、多ビット化、高精度化が要求されている。 Recently, TV, in a high-speed DA converter for use in VTR or the like, multi-bit, high accuracy is required.

DAコンバータにおいては、重み付け回路が使用されており、該重み付け回路は、異なる電流値の複数の電流源を含む。 In the DA converter, the weighting circuit is used, the weighting circuit includes a plurality of current sources of different current values. そして、多ビット化すると、各電流源に含まれる電流源トランジスタセル間の誤差が大きくなり、微分直線性が悪化する。 Then, when the number of bits, the error between the current source transistor cells included in each current source is increased, differential linearity is deteriorated.

そこで、電流源トランジスタセルを高精度化することにより、電流源トランジスタセル間の誤差を減少させ、 Therefore, by accuracy of the current source transistor cell, to reduce the error between the current source transistor cell,
この結果、微分直線性を向上させることが望まれている。 Consequently, it is desirable to improve the differential linearity.

〔従来の技術〕 [Prior art]

第4図には、従来の重み付け回路が示されている。 The FIG. 4, a conventional weighting circuit.

第4図において、重み付け回路は、4ビットであり、 In Figure 4, the weighting circuit is 4 bits,
4個の電流源トランジスタセルT 1 〜T 4を含む。 It comprises four current source transistor cell T 1 through T 4. ここで、 here,
電流源トランジスタセルT 1 〜T 4のサイズW 1 〜W 4の比は、 The ratio of the current source transistor cell T 1 through T 4 size W 1 to W-4 is
1:2:4:8であり、この結果、電流源トランジスタセルT 1 1: 2: 4: 8, as a result, the current source transistor cell T 1
〜T 4からの電流値の比は、1:2:4:8である。 The ratio of the current values from the through T 4 is 1: 2: 4: 8.

次に、第5図には、上述したような従来の重み付け回路を使用したDAコンバータが示されている。 Next, the fifth Fig, DA converters using conventional weighting circuit as described above is shown.

第5図において、DAコンバータは、8ビットタイプであり、このため、重み付け回路10は、8個の電流源トランジスタセルT 1 〜T 8を含む。 In Figure 5, DA converters are 8-bit type, Therefore, the weighting circuit 10 includes eight current source transistor cell T 1 through T 8. ここで、電流源トランジスタセルT 1 〜T 8のサイズW 1 〜W 8の比は、1:2:4:8:16:32:6 The ratio of size W 1 to W-8 of the current source transistor cell T 1 through T 8 is 1: 2: 4: 8: 16: 32: 6
4:128であり、この結果、電流源トランジスタセルT 1 〜T 4: 128, the result, the current source transistor cell T 1 through T
8からの電流値の比は、1:2:4:8:16:32:64:128である。 The ratio of the current values from the 8, 1: 2: 4: 8: 16: 32: 64: is 128.
なお、符号12は、バイアス回路を示し、符号14は、負荷を示し、符号V dは、電源電圧を示す。 Reference numeral 12 denotes a bias circuit, reference numeral 14 denotes a load, reference numeral V d denotes a power supply voltage.

また、(D 1 、▲▼)、(D 2 、▲▼)、〜、 Moreover, (D 1, ▲ ▼) , (D 2, ▲ ▼), ~,
(D 7 、▲▼)、(D 8 、▲▼)は、入力信号であるデジタル信号(これは8ビットである)の各入力端子を示す。 (D 7, ▲ ▼), indicating the respective input terminals of the (D 8, ▲ ▼) is a digital signal which is the input signal (which is 8 bits). 例えば、デジタル信号のうち第1ビット、第2 For example, the first bit of the digital signal, the second
ビットが「H」レベルであり、他の第3ビット〜第8ビットが「L」レベルである場合には、入力端子D 1 、D 2が「H」レベルであり、入力端子▲▼〜▲▼が「H」レベルであるので、電流源トランジスタセルT 1 Bit is "H" level and the other third bit to the 8-bit is "L" level, the input terminal D 1, D 2 is "H" level, the input terminals ▲ ▼ - ▲ because ▼ is "H" level, the current source transistor cell T 1,
T 2からの電流値の和が負荷14に供給される。 The sum of the current value from T 2 is supplied to the load 14. このようにして、8ビットの入力デジタル信号がアナログ信号に変換される。 In this manner, the input digital signal of 8 bits are converted into an analog signal.

〔発明が解決しようとする課題〕 [Problems that the Invention is to Solve]

上記のような重み付け回路において、高ビット化すると、電流源トランジスタセル間の誤差が大きくなり、微分直線性が悪化する。 In the weighting circuit as described above, when a high bit of the error between the current source transistor cells is increased, differential linearity is deteriorated. ここで、微分直線性とは、各ビットの平均電流に対する誤差をいう。 Here, the differential linearity refers to the error with respect to the average current of each bit.

また、従来、第6回に示されるように、セグメント回路を使用したDAコンバータがある。 Further, conventionally, as shown in 6th, there is a DA converter using the segment circuit.

第6図において、符号16は、セグメント回路を示し、 In Figure 6, reference numeral 16 denotes a segment circuit,
8ビットタイプの場合、セグメント回路16は、255(=2 8-bit type, the segment circuit 16, 255 (= 2
8 −1)個の同一特性(同一の電流値を出力する)の電流源トランジスタセルI 1 、I 2 、〜、I FE 、I FFを含む。 8 -1) and outputs the same characteristics (same current value) the current source transistor cells I 1, I 2 of, ~, including I FE, I FF.

また、(D 01 、▲▼)、)(D 02 、▲ In addition, (D 01, ▲ ▼) ,) (D 02, ▲
▼)、〜、(D FE 、▲▼)、(D FF 、▲▼) ▼), ~, (D FE , ▲ ▼), (D FF, ▲ ▼)
は、電流源トランジスタセルI 1 、I 2 、〜、I FE 、I FFに対応する入力端子を示す。 Shows a current source transistor cell I 1, I 2, ~, I FE, the input terminal corresponding to the I FF. 例えば、8ビットの入力デジタル信号のうち第2ビットが「H」レベルであり、他のビットが「L」レベルである場合には、デコードされた値が「2」であるので、2個の入力端子D 01 、D 02が「H」 For example, a second bit is "H" level of the 8-bit input digital signal, the other bits in the case of "L" level, so the decoded value is "2", the two input terminal D 01, D 02 is "H"
レベルであり、他の入力端子▲▼、▲▼、 Level, and the other input terminal ▲ ▼, ▲ ▼,
〜、▲▼、▲▼が「H」レベルである。 ~, ▲ ▼, ▲ ▼ is "H" level. この結果、電流源トランジスタセルI 1 、I 2からの電流値の和が負荷14に供給される。 As a result, the sum of the current values from the current source transistor cell I 1, I 2 is supplied to the load 14. このようにして、8ビットの入力デジタル信号がアナログ信号に変換される。 In this manner, the input digital signal of 8 bits are converted into an analog signal.

上記のようなセグメント回路においては、同一の電流値を出力する複数の電流源トランジスタセルを使用しているので、高ビット化した場合であっても、電流源トランジスタセル間の誤差が小さい。 In the segment circuit as described above, because it uses a plurality of current source transistor cell that outputs the same current value, even when the high bit of the error between the current source transistor cells are small. 従って、微分直線性が向上し、高精度化が達成される。 Therefore, improved differential linearity, high accuracy is achieved.

しかしながら、セグメント回路においては、高ビット化に伴い、多数の電流源トランジスタセルが必要になり、例えば、8ビットの場合には、255(2 8 −1)個の電流源トランジスタセルが必要になる。 However, in the segment circuit, with the high bit of, requires a large number of current source transistor cells, for example, in the case of 8 bits, it is necessary to 255 (2 8 -1) of the current source transistor cell . この結果、セグメント回路の面積が大きくなるという問題がある。 As a result, there is a problem that the area of ​​the segment circuit increases.

以上のように、DAコンバータにおいて、重み付け回路を使用した場合には、高ビット化に伴い、微分直線性が悪化し、一方、セグメント回路を使用した場合には、高ビット化に伴い、該セグメント回路の面積が増加するという問題がある。 As described above, in the DA converter, when using weighting circuit, with the high bit of the differential linearity is deteriorated, whereas, when using a segment circuit, with the high bit of, the segment there is a problem that the area of ​​the circuit increases.

本発明の目的は、必要な面積の増加を抑制しつつ、微分直線性を向上させることができるDAコンバータを提供することにある。 An object of the present invention, while suppressing an increase in the area required to provide a DA converter which can improve the differential linearity.

〔課題を解決するための手段〕 [Means for Solving the Problems]

第1図には、請求項1記載の発明に係るDAコンバータが示されている。 The first Figure, DA converter according to the invention of claim 1 wherein is shown. 第1図において、重み付け回路は、例えば、4ビットであり、4個の電流源(G 1 〜G 4 )毎の夫々に電流源トランジスタセルT 1 〜T 4を含む。 In Figure 1, the weighting circuit is, for example, a 4 bits includes four current sources (G 1 ~G 4) each current source transistor cell T 1 through T 4 to each of. 各電流源トランジスタセルTは、8(=2 4-1 )個の同一サイズのトランジスタt 1 〜t 8を備えている。 Each current source transistor cell T includes 8 (= 2 4-1) pieces of transistors t 1 ~t 8 of the same size. そして、m番目(1≦ Then, m-th (1 ≦
m≦4)の電流源トランジスタセルT mは、電流源G mを構成する8個のトランジスタt 1 〜t 8のうち2 m-1個のトランジスタのみを使用している。 current source transistor cells of m ≦ 4) T m have used only 2 m-1 pieces of transistors of the eight transistors t 1 ~t 8 constituting the current source G m. 例えば、3番目の電流源G 3 For example, the third current source G 3
に含まれる電流源トランジスタセルT 3は、4(=2 3-1 Current source transistor cells T 3 included in the 4 (= 2 3-1)
個のトランジスタt 1 〜t 4のみを使用している。 We are using only the number of transistors t 1 ~t 4.

なお、第1図において、使用されないトランジスタt、すなわち、電流源G 1のトランジスタt 2 〜t 8 、電流源 In the first view is not used transistors t, i.e., a current source G 1 of the transistor t 2 ~t 8, current source
G 2のトランジスタt 3 〜t 8 、電流源G 3のトランジスタt 5 Transistors t 3 ~t 8 of G 2, transistors t 5 ~ current source G 3
t 8は、他の用途のために、例えば、他の重み付け回路の電流源トランジスタセルのために、使用されてもよい。 t 8 is for other applications, for example, for the current source transistor cell of another weighting circuit, may be used.

また、請求項2記載の発明は、nビットのディジタル信号に対応する電流値によってアナログ信号を出力する The invention of claim 2, wherein outputs an analog signal by a current value corresponding to the n-bit digital signal
DAコンバータにおいて、前記nビットのうち上位1ビットをセグメント回路で構成し、前記nビットのうち下位n−1ビットを、n−1個の電流源を含み当該n−1個の電流源のうち第m番目(1≦m≦n−1)の前記電流源から出力される電流の電流値が前記ディジタル信号の最下位ビットを形成する前記電流源から出力される電流の電流値に対して2 m-1倍で示される重み付け回路で構成すると共に、当該重み付け回路においては、前記n−1 In the DA converter, constituted by the segment circuit upper 1 bit of the n bits, the lower n-1 bits of the n bits, among the (n-1) current source comprises the n-1 current sources 2 with respect to the value of the current value of the current output from the m-th said current source (1 ≦ m ≦ n-1) is outputted from the current source to form the least significant bits of said digital signal together comprise a weighting circuit shown in m-1 times, in the weighting circuit, said n-1
個の電流源のそれぞれが2 n-1-1個の同一サイズのトランジスタにより構成されていると共に、第m番目の前記電流源に含まれ、mビット目の前記ディジタル信号に対応する電流値を有する電流を出力する電流源トランジスタセルが、前記2 n-1-1個の同一サイズのトランジスタのうち2 m-1個の当該トランジスタを並列に接続して構成されている。 With each current sources is constituted by 2 n-1-1 of transistors of the same size, are included in the m-th of said current source, a current value corresponding to the digital signal of m bit current source transistor cell which outputs a current having is configured to 2 m-1 pieces of the transistors of said 2 n-1-1 of transistors of the same size are connected in parallel.

〔作用〕 [Action]

第1図において、請求項1記載の発明によれば、電流源トランジスタセルT 1 〜T 4は、それぞれ、同一サイズのトランジスタtを1個、2個、4個、8個含むので、該電流源トランジスタセルT 1 〜T 4からの電流値の比は、1: In FIG. 1, according to the first aspect of the invention, the current source transistor cell T 1 through T 4 are each one of the transistors t of the same size, two, four, since eight including, said current source ratio of the current values from the transistor cell T 1 through T 4 are 1:
2:4:8である。 2: 4: 8. そして、トランジスタt 1 〜t 8は、同一サイズであるので、電流源トランジスタセルT 1 〜T 4間の誤差は小さくなり、微分直線性が向上する。 Then, the transistor t 1 ~t 8 are the same size, error between the current source transistor cell T 1 through T 4 is reduced, thereby improving the differential linearity.

また、n個の電流源の全てが夫々に2 n-1個の同一サイズのトランジスタにより構成されているので、各電流源におけるレイアウトパターンの疎密状態が各電流源について同じとなり(すなわち、各電流源におけるレイアウトパターンが均一化されて)、各電流源トランジスタセル間における特性のばらつきを低減することができる。 Moreover, since all of the n current source is configured by the transistors of the 2 n-1 pieces of the same size in each, the same becomes the density state the current sources of the layout pattern in the current sources (i.e., the current layout pattern is uniform in the source), it is possible to reduce variations in characteristics between the respective current source transistor cell.

一方、請求項2記載の発明によれば、重み付け回路または重み付け回路とセグメント回路を併用することによって、セグメント回路のみを使用する場合と比較して、 On the other hand, according to the second aspect of the present invention, by combining the weighting circuit or weighting circuit and the segment circuit, compared to using only the segment circuit,
必要な面積の増加が抑制される。 Increase in area required is suppressed.

更に、各電流源を構成する全てのトランジスタが同一サイズであるので、各電流源トランジスタセル間の誤差が小さくなり微分直線性が向上する。 Furthermore, all of the transistors constituting the respective current sources are the same size, error between the current source transistor cells is to improve the differential linearity reduced.

更にまた、n−1個の電流源の全てが夫々に2 n-1-1個の同一サイズのトランジスタにより構成されているので、各電流源におけるレイアウトパターンの疎密状態が各電流源について同じとなり、各電流源トランジスタセル間における特性のばらつきを更に低減することができる。 Furthermore, since all of the n-1 current source is configured by the transistors of the 2 n-1-1 pieces of the same size in each, the same becomes the density state the current sources of the layout pattern in each current source , variations in characteristics between each current source transistor cell can be further reduced.

〔実施例〕 〔Example〕

第2図には、本発明の第1実施例による重み付け回路を使用したDAコンバータが示されている。 The second figure, DA converters using weighting circuit according to the first embodiment of the present invention is shown.

第2図において、DAコンバータは、3ビットタイプであり、このため、重み付け回路10は、3個の電流源G 1 In Figure 2, DA converter is 3-bit type, Therefore, the weighting circuit 10 includes three current sources G 1 ~
G 3内の夫々に電流源トランジスタセルT 1 〜T 3を含む。 To each of the G 3 includes a current source transistor cell T 1 through T 3. ここで、各電流源トランジスタセルTは、4個の同一サイズのトランジスタt 1 〜t 4を備えている。 Here, each current source transistor cell T includes transistors t 1 ~t 4 four of the same size. そして、電流源トランジスタセルT 1は、1個のトランジスタt 1のみを使用し、他のトランジスタt 2 〜t 4を接続していない。 Then, the current source transistor cell T 1 uses only one transistor t 1, not connected to another transistor t 2 ~t 4. また、電流源トランジスタセルT 2は、2個のトランジスタ The current source transistor cell T 2 are two transistors
t 1 、t 2のみを使用し、他のトランジスタt 3 、t 4を接続していない。 t 1, t 2 only using, not connected to other transistors t 3, t 4. また、電流源トランジスタセルT 3は、4個の全てのトランジスタt 1 〜t 4を使用している。 The current source transistor cell T 3 is using all four transistors t 1 ~t 4. この結果、 As a result,
電流源トランジスタセルT 1 、T 2 、T 3からの電流値の比は、1:2:4である。 The ratio of the current value from the current source transistor cell T 1, T 2, T 3 is 1: 2: 4.

そして、トランジスタt 1 〜t 4は、同一サイズであるので、電流源トランジスタセルT 1 、T 2 、T 3間の誤差が小さく、微分直線性が向上している。 Then, the transistor t 1 ~t 4 are the same size, error between the current source transistor cell T 1, T 2, T 3 is small, and improved differential linearity.

なお、(D 0 、▲▼)、(D 1 、▲▼)、(D 2 Incidentally, (D 0, ▲ ▼) , (D 1, ▲ ▼), (D 2,
▲▼)は、3ビットの入力デジタル信号の各入力端子を示し、例えば、デジタル信号のうち第1ビット、第2ビットが「H」レベルであり、第3ビットが「L」レベルである場合には、入力端子D 0 、D 1が「H」レベルであり、入力端子▲▼が「H」レベルであるので、電流源トランジスタセルT 1 、T 2からの電流値の和が負荷14 ▲ ▼) indicates the respective input terminals of the 3-bit input digital signal, for example, the first bit of the digital signal, a second bit is "H" level, when the third bit is "L" level the input terminal D 0, D 1 is "H" level, the input terminal ▲ ▼ is "H" level, the sum of the current values from the current source transistor cell T 1, T 2 load 14
に供給される。 It is supplied to. このようにして、3ビットの入力デジタル信号がアナログ信号に変換される。 In this manner, the input digital signal of 3 bits are converted into an analog signal.

また、バイアス回路12とのカレントミラーの精度を向上させるために、バイアス回路12内の電流源トランジスタセルT bを前記トランジスタセルT 1 、T 2 、T 3と同様に(同一サイズの複数のトランジスタで)構成してもよい。 In order to improve the accuracy of the current mirror and the bias circuit 12, a plurality of transistors as well (same size current source transistor cells T b of the bias circuit 12 and the transistor cell T 1, T 2, T 3 at) may be configured.

また、入力端子D 0 、▲▼、D 1 、▲▼、D 2 、▲ The input terminal D 0, ▲ ▼, D 1 , ▲ ▼, D 2, ▲
▼に接続された電流源トランジスタセルT 4 〜T 9は実施例では単独で示されているが、電流源トランジスタセルT 4 、T 6 、T 8 、及び、電流源トランジスタセルT 5 、T 7 ▼ current source transistor cells T 4 through T 9 which is connected to the In the embodiment shown alone, the current source transistor cell T 4, T 6, T 8 , and a current source transistor cell T 5, T 7 ,
T 9を前記電流源トランジスタセルT 1 、T 2 、T 3と同様に(同一サイズの複数のトランジスタで)構成してもよい。 T 9 the current source transistor cell T 1, T 2, (a plurality of transistors of the same size) T 3 and may likewise be configured.

次に、第3図には、本発明の第2実施例による重み付け回路を使用したDAコンバータが示されている。 Next, the third figure, DA converters using weighting circuit according to the second embodiment of the present invention is shown.

第3図において、DAコンバータは6ビットタイプであり、重み付け回路10及びセグメント回路16を含む。 In FIG. 3, DA converter is 6-bit type, comprising a weighting circuit 10 and the segment circuit 16. ここで、重み付け回路10は、6ビットのうち下位2ビットを担当し、セグメント回路16は、6ビットのうち上位4ビットを担当する。 Here, the weighting circuit 10 is responsible for the lower two bits of the six bits, the segment circuit 16 is responsible for upper 4 bits of 6 bits.

重み付け回路10は、2個の電流源G 1及びG 2内の夫々に電流源トランジスタ電流源G 1 、T 2を含み、各セルTは、 Weighting circuit 10 includes two current sources G 1 and the current source transistor current source to each of the G 2 G 1, include T 2, each cell T is
4個の同一サイズのトランジスタt 1 〜t 4を備えている。 4 is equipped with a transistor t 1 ~t 4 of the same size.
そして、電流源トランジスタセルT 1は、1個のトランジスタt 1のみを使用し、他のトランジスタt 2 〜t 4を接続していない。 Then, the current source transistor cell T 1 uses only one transistor t 1, not connected to another transistor t 2 ~t 4. また、電流源トランジスタセルT 2は、2個のトランジスタt 1 、t 2のみを使用し、他のトランジスタ The current source transistor cell T 2 are, using only two transistors t 1, t 2, other transistors
t 3 、t 4を接続していない。 t 3, not connected to t 4. 以上の構成により、電流源トランジスタセルT 1は、下位2ビットのうち第1ビットを担当し、電流源トランジスタセルT 2は、下位2ビットのうち第2ビットを担当する。 With the above configuration, the current source transistor cell T 1 is responsible for the first bit of the lower two bits, the current source transistor cell T 2 are responsible for the second bit of the lower two bits.

セグメント回路16は、4ビットであるので、15(=2 4 Segment circuit 16, since it is 4 bits, 15 (= 2 4
−1)個の同一特性(同一の電流値を出力する)の電流源トランジスタセルI 1 、I 2 〜I 14 、I 15を含む。 Current source transistor cell I 1 -1) pieces of the same characteristics (output the same current value), including the I 2 ~I 14, I 15. 各電流源トランジスタセルIは、4個の同一サイズのトランジスタt 1 〜t 4を備え、4個の全てのトランジスタt 1 〜t 4を使用している。 Each current source transistor cell I is provided with a transistor t 1 ~t 4 four of the same size, using all four transistors t 1 ~t 4.

そして、セグメント回路16内の電流源トランジスタセルIのトランジスタt 1 〜t 4は、重み付け回路10内の電流源Gのトランジスタt 1 〜t 4と同一サイズであるので、上位4ビットと下位2ビットとの間の誤差が小さくなり、 Then, the transistor t 1 ~t 4 of the current source transistor cell I in the segment circuit 16, since the transistors t 1 ~t 4 the same size of the current source G in the weighting circuit 10, the upper 4 bits and the lower 2 bits error between the decreases,
微分直線性が向上する。 Differential linearity is improved.

なお、第1実施例と同様に、バイアス回路12内の電流源トランジスタセルT bをトランジスタセルT 1 、T 2 、電流源トランジスタセルIと同様に(同サイズの複数のトランジスタで)構成してもよい。 Similarly to the first embodiment, the current source transistor cells T b the transistor cell T 1, T 2 of the bias circuit 12, (a plurality of transistors of the same size) current source similar to the transistor cell I configured to it may be.

また、第2実施例においては、セグメント回路16が上位4ビットを担当し、重み付け回路10が下位2ビットを担当しており、セグメント回路16の担当するビット数が少ない(4ビット)ので、セグメント回路16内の電流源トランジスタセルIの個数は少ない。 In the second embodiment, the segment circuit 16 is responsible for the upper four bits, the weighting circuit 10 is responsible for the lower 2 bits, the number of bits in charge of the segment circuit 16 is small (4 bits), the segment current source transistor cell number of I in the circuit 16 is small. それゆえ、セグメント回路16に必要な面積が大幅に増加することがない。 Therefore, the area required for the segment circuit 16 does not increase significantly.

また、第3図の第2実施例を一般的な形式で述べると、次のようになる。 Further, when describing the second embodiment of FIG. 3 in general form, as follows.

nビットのDAコンバータにおいて、nビットを上位l In the DA converter of n bits, the n bits Upper l
ビット、下位n−lビットに分割する。 Bits, divides the lower n-l bits.

下位n−lビットは、重み付け方式により処理され、 Lower n-l bits are processed by weighting scheme,
上位lビットは、セグメント方式により処理される。 Upper l bits are processed by the segment system. すなわち、下位n−lビットの重み付け方式においては、 That is, in the weighting scheme of the lower n-l bits,
n−l個の電流源が使用され、i番目の電流源は、2 i-1 n-l pieces of current source is employed, i-th current sources, 2 i-1
(1≦i≦n−l)の電流値を有する。 Having a current value of (1 ≦ i ≦ n-l). ここで、下位n Here, the lower n
−lビットのi番目のビットが「H」レベルであるか「L」レベルであるかにより、i番目の電流源から電流値2 i-1の電流が出力される。 Depending on whether the i th bit of -l bits are "L" level or an "H" level, the current value 2 i-1 of the current is output from the i-th current sources. そして、全ての電流源からの電流値の和が、重み付け方式による出力とされる。 Then, the sum of the current values ​​from all of the current sources, are output by weighting scheme.

上位lビットのセグメント方式においては、2 n−l In segment system of the upper l bits, 2 n-l
の電流値を有する同一の電流源を2 −1個使用する。 The 2 l to -1 using the same current source having a current value.
上位lビットは、デコードされ、該上位lビットが示す個数だけ電流源から電流が出力される。 Upper l bits are decoded, the current is outputted from only the current source number indicating said upper l bits. そして、出力された電流値の和が、セグメント方式による出力とされる。 The sum of the output current value is output by the segment system.

以上のようにして、重み付け方式による下位n−lビットの出力とセグメントによる上位lビットの出力との和が、DAコンバータの出力とされる。 As described above, the sum of the upper l-bit output by the output and the segment of the lower n-l bits by weighting scheme is an output of the DA converter.

なお、重み付け方式における電流源及びセグメント方式による電流源は、2 n−l個の同一サイズのトランジスタから構成されていてもよい。 The current source by the current source and the segment system in the weighting scheme may be constituted by 2 n-l pieces of transistors of the same size. この場合に、重み付け方式におけるi番目の電流源は、2 n−l個の同一サイズのトランジスタのうち2 i-1 (1≦i≦n−l)個のトランジスタを使用している。 In this case, i-th current sources in weighting scheme uses a 2 i-1 (1 ≦ i ≦ n-l) pieces of transistors of the 2 n-l pieces of transistors of the same size. また、セグメント方式における各電流源は、2 n−l個の同一サイズのトランジスタを全て使用している。 Further, the current sources in the segment method, using all the 2 n-l pieces of transistors of the same size.

〔発明の効果〕 〔Effect of the invention〕

以上説明したように、請求項1記載の発明によれば、 As described above, according to the first aspect of the invention,
n個の電流源の夫々を各電流源毎に2 n-1個の同一サイズのトランジスタにより構成し、当該一の電流源内の複数のトランジスタのうち必要な個数のトランジスタを使用して電流源トランジスタセルを構成するので、各電流源トランジスタセルを高精度化することができる。 The respective n current source constituted by 2 n-1 pieces of transistors of the same size for each current source, the current source transistor by using transistors of the required number of the plurality of transistors of the one of current Gennai since forming the cell, it is possible to highly accurately the respective current source transistor cell. 従って、各電流源トランジスタ間の誤差が小さくなり、微分直線性が向上する。 Accordingly, the error between the current source transistor is reduced, thereby improving the differential linearity.

また、n個の電流源の全てが夫々に2 n-1個の同一サイズのトランジスタにより構成されているので、各電流源におけるレイアウトパターンの疎密状態が各電流源について同じとなり(すなわち、各電流源におけるレイアウトパターンが均一化されて)、各電流源トランジスタセル間における特性のばらつきを低減することができる。 Moreover, since all of the n current source is configured by the transistors of the 2 n-1 pieces of the same size in each, the same becomes the density state the current sources of the layout pattern in the current sources (i.e., the current layout pattern is uniform in the source), it is possible to reduce variations in characteristics between the respective current source transistor cell.

また、請求項2記載の発明によれば、重み付け回路とセグメント回路とを併用しているので、セグメント回路のみを使用する場合と比較して必要な面積の増加が抑制される。 Further, according to the second aspect of the present invention, since the combined use of the weighting circuit and the segment circuit, an increase in area required compared to using only the segment circuit is suppressed.

更に、各電流源を構成する全てのトランジスタが同一サイズであるので、各電流源トランジスタセル間の誤差が小さくなり微分直線性が向上する。 Furthermore, all of the transistors constituting the respective current sources are the same size, error between the current source transistor cells is to improve the differential linearity reduced.

更にまた、n−1個の電流源の全てが夫々に2 n-1-1個の同一サイズのトランジスタにより構成されているので、各電流源におけるレイアウトパターンの疎密状態が各電流源について同じとなり、各電流源トランジスタセル間における特性のばらつきを更に低減することができる。 Furthermore, since all of the n-1 current source is configured by the transistors of the 2 n-1-1 pieces of the same size in each, the same becomes the density state the current sources of the layout pattern in each current source , variations in characteristics between each current source transistor cell can be further reduced.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図は、本発明の原理による重み付け回路の回路図、 第2図は、本発明の第1実施例による重み付け回路を使用したDAコンバータの回路図、 第3図は、本発明の第2実施例による重み付け回路を使用したDAコンバータの回路図、 第4図は、従来の重み付け回路の回路図、 第5図は、従来の重み付け回路を使用したDAコンバータの回路図、 第6図は、セグメント回路を使用したDAコンバータの回路図である。 Figure 1 is a circuit diagram of a weighting circuit according to the principles of the present invention, FIG. 2 is a circuit diagram of the DA converter using a weighting circuit according to the first embodiment of the present invention, FIG. 3, the second of the present invention circuit diagram of the DA converter using a weighting circuit according to an embodiment, FIG. 4 is a circuit diagram of a conventional weighting circuit, FIG. 5 is a circuit diagram of the DA converter using a conventional weighting circuit, FIG. 6 is, a segment circuit is a circuit diagram of a DA converter using. 10……重み付け回路 12……バイアス回路 14……負荷 16……セグメント回路 G 1 〜G 4 ……電流源 T 1 〜T 4 ……電流源トランジスタセル t 1 〜t 8 ……同一サイズのトランジスタ I 1 〜I 15 ……電流源トランジスタセル 10 ...... weighting circuit 12 ...... bias circuit 14 ...... load 16 ...... segment circuit G 1 ~G 4 ...... current sources T 1 through T 4 ...... current source transistor cell t 1 ~t 8 ...... transistors of the same size I 1 ~I 15 ...... current source transistor cell

───────────────────────────────────────────────────── フロントページの続き (72)発明者 関戸 裕治 愛知県春日井市高蔵寺町2丁目1844番2 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 昭58−225722(JP,A) 特開 昭61−152128(JP,A) 特開 平2−55421(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) H03M 1/00 - 1/88 H01L 27/04 H01L 27/06 H01L 27/08 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor Yuji Sekido Kasugai City, Aichi Prefecture Kozoji-cho 2-chome, 1844 No. 2 Fujitsu VLSI within Co., Ltd. (56) reference Patent Sho 58-225722 (JP, a) JP Akira 61-152128 (JP, a) JP flat 2-55421 (JP, a) (58 ) investigated the field (Int.Cl. 7, DB name) H03M 1/00 - 1/88 H01L 27/04 H01L 27 / 06 H01L 27/08

Claims (2)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】nビットのディジタル信号に対応する電流値によってアナログ信号を出力するDAコンバータであって、n個の電流源(G 1 〜G n )を含み当該n個の電流源(G 1 〜G n )のうち第m番目(1≦m≦n)の前記電流源(G m )から出力される電流の電流値が、前記ディジタル信号の最下位ビットを形成する前記電流源から出力される電流の電流値に対して2 m-1倍で示される重み付け回路を有するDAコンバータにおいて、 前記n個の電流源(G 1 〜G n )のそれぞれが2 n-1個の同一サイズのトランジスタ(t 1 〜t 2 n-1 )により構成されていると共に、 第m番目の前記電流源(G m )に含まれ、mビット目の前記ディジタル信号に対応する電流値を有する電流を出力する電流源トランジスタセル(T m )を、前記2 n-1個の同一サイズのトランジスタ 1. A DA converter for outputting an analog signal by a current value corresponding to the digital signal of n bits, n current source (G 1 ~G n) the n current source comprises (G 1 the current value of the current output from the current source (G m) of the m-th of ~G n) (1 ≦ m ≦ n) is output from said current source to form the least significant bits of said digital signal in the DA converter having a weighting circuit shown in 2 m-1 times the current value of the current that the n current source (G 1 ~G n) of the transistors of each 2 n-1 pieces of the same size together is constituted by (t 1 ~t 2 n-1 ), is included in the m-th of the current source (G m), and outputs a current having a current value corresponding to the digital signal of m bit the current source transistor cells (T m), the 2 n-1 pieces of transistors of the same size うち2 m-1個の当該トランジスタ(t 1 〜t 2 m-1 )を並列に接続して構成したことを特徴とするDAコンバータ。 Among 2 m-1 pieces of the transistor (t 1 ~t 2 m-1 ) a DA converter which is characterized by being configured to connect in parallel.
  2. 【請求項2】nビットのディジタル信号に対応する電流値によってアナログ信号を出力するDAコンバータにおいて、 前記nビットのうち上位1ビットをセグメント回路で構成し、 前記nビットのうち下位n−1ビットを、n−1個の電流源を含み当該n−1個の電流源のうち第m番目(1≦ By 2. A current value corresponding to n-bit digital signal in the DA converter outputs an analog signal, constituted by the segment circuit upper 1 bit of the n bits, the lower n-1 bits of said n bit the includes the n-1 current sources m-th among the n-1 pieces of current sources (1 ≦
    m≦n−1)の前記電流源から出力される電流の電流値が前記ディジタル信号の最下位ビットを形成する前記電流源から出力される電流の電流値に対して2 m-1倍で示される重み付け回路で構成すると共に、 当該重み付け回路においては、 前記n−1個の電流源のそれぞれが2 n-1-1個の同一サイズのトランジスタにより構成されていると共に、 第m番目の前記電流源に含まれ、mビット目の前記ディジタル信号に対応する電流値を有する電流を出力する電流源トランジスタセルを、前記2 n-1-1個の同一サイズのトランジスタのうち2 m-1個の当該トランジスタを並列に接続して構成したことを特徴とするDAコンバータ。 represented by 2 m-1 times the value of the current value of the current output from the current source of m ≦ n-1) is outputted from the current source to form the least significant bits of said digital signal together comprise a weighting circuit, said in weighting circuits, with each of the (n-1) current source is constituted by 2 n-1-1 of transistors of the same size, the m-th of the current included in the source, a current source transistor cells for outputting a current having a current value corresponding to the digital signal of m-th bit, 2 m-1 pieces of said 2 n-1-1 of transistors of the same size DA converter, characterized in that constructed by connecting the transistors in parallel.
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