JPH08123661A

JPH08123661A - 高速コンパレータ回路およびデータビットの比較方法

Info

Publication number: JPH08123661A
Application number: JP7228737A
Authority: JP
Inventors: Barbara A Chappell; バーバラ・アラン・チャッペル; Terry I Chappell; テリー・アイヴァン・チャッペル; Bruce M Fleischer; ブルース・マーティン・フレイシャー; Stanley E Schuster; スタンレイ・エヴァレット・シュースター
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1994-10-07
Filing date: 1995-09-06
Publication date: 1996-05-17
Anticipated expiration: 2015-09-06
Also published as: US5471188A; JP3165012B2; EP0706115A1

Abstract

(57)【要約】【課題】少ない段数で信頼性良く動作することのでき
るコンパレータ回路を提供する。【解決手段】高速コンパレータ回路は、並列に動作す
る複数の第１スイッチＸＯＲを備える。第１スイッチに
は、第１および第２データワードが入力され、これらデ
ータワードが一致すると第１の論理状態出力を、一致し
ないと第２論理状態出力を与える。複数の第２スイッチ
８９は、これらの論理状態出力を受取り、第３スイッチ
８２，８４に全部一致または不一致を示す組合せ出力を
与える。第３スイッチは、第１および第２分岐ノード４
４，４６に接続され、全部一致のとき第１と第２の分岐
ノードの間の第１電圧差を生成し、不一致のとき第２電
圧差を生成する。センス増幅器は、２つの分岐ノードの
導通に生じる不均衡に従って大きくなる電圧差を増幅す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、コンパレータ回
路に関し、特に長いデータワードを高速度で比較するこ
とのできるコンパレータ回路に関する。

【０００２】

【従来の技術】データワード・コンパレータ回路（以
下、コンパレータ）は、種々のデジタル制御応用，コン
ピュータ応用，論理応用に必要とされている。コンパレ
ータの代表的な応用は、データワードの復号あるいは認
識である。コンパレータ（およびデジタル回路の他の要
素）は、高速で動作できることが強く望まれている。

【０００３】図１に示された種類の従来のコンパレータ
における１つの問題は、多くの場合、コンパレータが、
直列に配列された長い論理ゲート構造で形成されている
ことである。したがって、コンパレータは、各データワ
ードを処理するのに比較的長い時間を必要とする。多く
のデジタル・コンパレータにおいて比較されるデータワ
ードの数を考慮すると、比較的低速のデジタル・コンパ
レータ・デバイスの使用は、デジタル，演算，記憶にか
なりの時間を要することが明らかになる。

【０００４】米国特許第５，０３１，１４７号明細書
“ＳｅｍｉｃｏｎｄｕｃｔｏｒＭｅｍｏｒｙ”には、
複数のイクスクルーシブＯＲ（以後、ＸＯＲという）回
路を有し、これらにスタティックＮＯＲ，クロック・イ
ンバータが続く、カウンタ・コンパレータが開示されて
いる。クロック・インバータは、ＸＯＲ出力を変えなが
ら、ラッチとＮＯＲとの間を分離する。かなり長いデー
タワードを比較する多入力のコンパレータ回路に対して
は、スタティックＮＯＲは、比較コマンドを処理するの
に、かなり長い時間を必要とする。

【０００５】

【発明が解決しようとする課題】少ない段数で信頼性良
く動作することのできるコンパレータ回路を構成し、こ
れにより高速のコンパレータ回路を提供することが望ま
れている。このようなコンパレータ回路は、直列に配列
された少ない個数の要素で動作を実現することが強く望
まれている。本発明の目的はこれらの課題を解決するこ
とにある。

【０００６】

【課題を解決するための手段】この発明は、高速コンパ
レータ回路に関するものであり、この高速コンパレータ
回路は、２つのデータワード間の一致または不一致を指
示し、並列に動作する複数の第１スイッチ（ＸＯＲ）
と、第１スイッチの出力に応じて第３スイッチに組合せ
出力を生成する複数の第２スイッチとを備えている。前
記第３スイッチは、第１分岐ノードと第２分岐ノードと
の間の電圧差を制御する。特に、第１データワードから
のデータビットを、複数の第１スイッチの第１入力にそ
れぞれ入力し、第２データワードからの対応データビッ
トを、第１スイッチの第２入力にそれぞれ入力する。各
第１スイッチは、ビットを比較して、第１データビット
が第２データビットに一致すると、第１論理状態出力を
与え、第１データビットが第２データビットに一致しな
いと、第２論理状態出力を与える。複数の第２スイッチ
は互いに並列に接続され、および複数の第１スイッチに
それぞれ直列に接続され、ビット一致を示す入力の組合
せに応じて、各第１スイッチの論理状態出力を入力とし
て受取り、第１組合せ論理状態出力を生成し、ビット不
一致を示す入力の組合せに応じて、第２組合せ論理状態
出力を生成する。複数の第２スイッチの第１および第２
の組合せ論理状態出力に応答する第３スイッチ手段が第
１分岐ノードと第２分岐ノードとの両方に結合され、ビ
ット一致を示す組合せ出力を表すノード間の第１電圧差
と、ビット不一致を示す組合せ出力を表すノード間の第
２電圧差とを生成する。センス増幅器が動作して、ノー
ド間の電圧差を増幅する。

【０００７】

【発明の実施の形態】以下に説明する特定の要素構成
は、実施例を説明するためのものであり、範囲を限定す
るものではない。同様に、従来例およびこの発明の実施
例の要素および段の数は、或るコンパレータに関連する
遅延を説明するために選択されたものであり、範囲を限
定するものではない。この発明は、また、より多くのま
たはより少ない数の入力を有し、このような個々の入力
が使用されると、より多くのまたはより少ない時間を節
約するコンパレータにも適用できる。以下の説明では、
“ＨＩＧＨ”という用語は、高電圧論理レベルを表し、
“ＬＯＷ”という用語は、低電圧論理レベルを表してい
る。しかし、用語ＨＩＧＨおよびＬＯＷの使用は、幾分
任意である。というのは、いくつかの状況では、この発
明のコンパレータの動作に影響を与えずに、ＨＩＧＨお
よびＬＯＷを逆転できるからである。スイッチとしての
トランジスタ機能は、技術上周知であり、この出願で
は、用語“トランジスタ”および“スイッチ”は、交換
可能に用いられる。

【０００８】図１．従来例図１に示す従来技術のデジタル・コンパレータ回路１８
に用いられる論理回路の一例は、イクスクルーシブＯＲ
すなわちＸＯＲゲートの組合せを有している。図１に
は、６４個の入力コンパレータを示している。第１段２
０は、６４個の入力ＸＯＲ回路２２ａ，２２ｂ，２２
ｃ，・・・，２２ｘで構成されており、図には表示を簡
単にするために、５個の入力ＸＯＲ回路のみを示してあ
る。ＯＲ回路２４は、それぞれ２入力ＯＲゲート３８の
並列回路よりなる第２段〜第７段２６，２８，３０，３
２，３４，３６より構成されている。第１段２０のすべ
ての出力は対にされて、２個のＸＯＲゲートはそれらの
出力を、第２段２６のＯＲゲートの１つの入力に接続す
る。第２段２６（ＯＲ回路２４内の第１段である）は、
３２個の並列ＯＲゲートを有している。図では、表示を
簡単にするために、３個のみ示してある。最終段を除く
各段のＯＲゲート３８の出力は対にされて、次段の１個
のＯＲゲートへの入力とされる。このように、第３段２
８は１６個の並列ＯＲゲートを、第４段３０は８個の並
列ＯＲゲートを、第５段３２は４個の並列ＯＲゲート
を、第６段３４は２個の並列ＯＲゲートを、第７段３６
は１個のＯＲゲートを有している。ＯＲ回路２４へ、Ｏ
Ｒゲートのさらに他の段（直列に配列された）を付加す
ることによって、コンパレータ１８が比較することので
きるデジタル・ワードのビット数を倍にすることができ
る。また、ＯＲ回路２４から、ＯＲゲートの段（直列に
配列された）を減らすことによって、コンパレータが比
較することのできる２つのデータ・ワードのビット数を
半分にすることができる。コンパレータ回路１８は、図
１に示したように接続される。多入力ＯＲゲート（多く
の入力を有するＯＲゲート）を用いて、出力として１つ
の値を発生するのに必要なステップの数を減らすことが
できるが、多入力ＯＲゲートは、２入力ＯＲゲートより
もさらに低速で動作する。各ＯＲゲートへの入力の数
と、段の数との間のトレードオフにおいて、或る最適の
設計値が存在する。この最適値を有するＯＲ回路は、こ
の明細書で開示される改良構成よりもさらに低速であ
る。

【０００９】上記構成の６４ビットコンパレータ回路に
おいて、データワードを比較するには、第１データワー
ドＸ１〜Ｘ６４の各ビットを、第１段２０の各ＸＯＲ回
路２２ａ〜２２ｘで、第２データワードＹ１〜Ｙ６４と
比較する。ＸＯＲ回路２２ａ〜２２ｘは対にされる（段
２０の１対の２個のＸＯＲ回路の出力は、次段２６のＯ
Ｒゲート３８の１つに入力として供給される）。各段の
ＯＲゲート３８の出力を対にすることは、第２段２６か
ら第６段３４まで、同様に行われる。第７段３６には、
ただ１つのＯＲゲート３８がある。この構成に対する問
題は、第１データワード（ビットＸ１〜Ｘ６４を含む）
を第２データワード（ビットＹ１〜Ｙ６４を含む）と比
較するための各比較プロセスは、７個の段２０，２６，
２８，３０，３２，３４，３６のそれぞれを経なければ
ならないことである。このことは、各比較信号を処理す
るのに、かなりの時間を必要とする。かなり長いデータ
ワードを比較するのに必要な時間を、この発明の高速コ
ンパレータ回路を用いることによって、かなり減少させ
ることができる。

【００１０】図１の論理回路は、次のような約束に従っ
ている。すなわち、第１データワードの関連第１データ
ビットのいずれかが、第２データワードの対応データビ
ットに一致しなければ、特定のＸＯＲゲート２２ａ〜２
２ｘからＨＩＧＨ値が出力される。第１データワードの
第１データビットのすべてが、第２データワードの第２
データビットに一致すれば、すべてのＸＯＲゲート２２
ａ〜２２ｘからＬＯＷ値が出力される。ＸＯＲゲート２
２ａ〜２２ｘの１つ以上が、ＨＩＧＨ出力を発生してい
るならば（各第１および第２のデータワードの不一致を
示している）、第２段２６の対応するＯＲゲート３８
は、ＨＩＧＨ電圧を出力する。同様に、第３段２８から
第７段３６への対応するすべてのＯＲゲート３８は、Ｈ
ＩＧＨ電圧を出力する。したがって、第７段のＯＲゲー
ト３８の出力がＨＩＧＨならば、第１データワードと第
２データワードとの間の対応するビットの少なくとも１
つの間の不一致の指示が存在する。第７段３６のＯＲゲ
ート３８の出力がＬＯＷならば、第１データワードのビ
ットと第２データワードのビットとの間に、不一致は存
在しない。

【００１１】高速コンパレータ回路この発明の一実施例を示す回路を、図２〜図５に示す。
この回路は、周知のＣＭＯＳ技術を用いている。しか
し、前述した反転機能および非反転機能を実行すること
のできる他のデバイスで、ＣＭＯＳデバイスを置き換え
ることができる。図２，図３，図４，図５に示した高速
コンパレータ回路４０は、図１の従来例よりもかなり高
速に（前述した最適設計値を有する多入力ＯＲゲート
が、従来例に用いられたとしても）、２つのデータワー
ドのデータビットを比較できるように構成されている。

【００１２】図２および図３に示されるように、高速コ
ンパレータ回路４０の実施例の要素は、図２において、
コンパレータ入力部４８、プリセット部５１、第１分岐
ノード４４，第２分岐ノード４６を有し、図３におい
て、センス増幅器部４２、プリチャージ部５０、２個の
電圧検出器部２５２，３５３（２つの個別ノードにそれ
ぞれ増幅した電圧信号を供給する）を有している。一連
のセグメント化された動作ノードを、以下に詳細に説明
するように、入力部４８と分岐ノード４４，４６との間
に設ける。これらのノードは比較サイクル中（すなわ
ち、比較すべき第１および第２データワードのビットを
入力する前の、回路要素への所定の予備電圧の設定か
ら、分岐ノードへの出力電圧の印加まで）に動作して、
信号を処理し、一致または不一致を指示する。

【００１３】この実施例では、各比較サイクルに、３つ
の興味ある期間、すなわちＰＲＥＣＨＡＲＧＥ期間，Ｃ
ＯＭＰＡＲＥ期間，ＳＥＴ期間がある。第１の期間は、
ＰＲＥＣＨＡＲＧＥ期間であり、この期間中に、回路要
素またはノードに電圧が予備値にプリチャージされる。
ＰＲＥＣＨＡＲＧＥ期間に続くＣＯＭＰＡＲＥ期間中
に、第１データワードの各ビットが、第２データワード
の対応ビットと比較される。これらの比較の結果は、２
つの分岐ノード４４，４６を不均衡にするために用いら
れる。ＳＥＴ期間中、この不均衡は、センス増幅器４２
によって増幅され、ノード４４，４６を相補論理レベル
に駆動する。データワードが一致すると、ノード４４は
Ｖ_DDになり、ノード４６はＧＮＤ（グランド）になる。
１つ以上のビットに不一致があれば、ノード４４はＧＮ
Ｄになり、ノード４６はＶ_DDになる。

【００１４】ＰＲＥＣＨＡＲＧＥ期間中、ＰＣ（正プリ
チャージ）ノードおよびＰＣＮ（負プリチャージ）ノー
ドは、それぞれ、ＨＩＧＨおよびＬＯＷにチャージさ
れ、他のノードはそれらの適切な値にプリチャージされ
る。他の２つの期間中、ＰＣノードおよびＰＣＮノード
の論理値は、反転される。ＳＥＴノードは、ＰＲＥＣＨ
ＡＲＧＥ期間およびＣＯＭＰＡＲＥ期間中、ＬＯＷにチ
ャージされ、ＳＥＴ期間中、ＨＩＧＨにチャージされ
る。特に、ＰＲＥＣＨＡＲＧＥ期間中、ノードＸＯＲ１
〜ＸＯＲ６４はＬＯＷにプリチャージされる。ノードＴ
ａ〜Ｔｄは、トランジスタ７７ａ〜７７ｄによってそれ
ぞれＨＩＧＨにプリチャージされる。ノードＡ、すなわ
ちトランジスタ１１０のゲートは、ＬＯＷにプリチャー
ジされる。分岐ノード４４，４６は、トランジスタ１１
０，９６，９０，９２によってＨＩＧＨにプリチャージ
される。

【００１５】ＣＯＭＰＡＲＥ期間の初めに、トランジス
タ９０，７７ａ〜７７ｄ，１１２をターンオフする。ノ
ードＸＯＲ１〜ＸＯＲ６４およびノードＡは、動的にＬ
ＯＷに保持され、ノードＴａ〜Ｔｄは動的にＨＩＧＨに
保持される。ノード４４，４６は、トランジスタ１１０
および９６によって、ＨＩＧＨに保持され続ける。デー
タワード間に違いがなければ、ノードはＣＯＭＰＡＲＥ
期間中、これら電圧を維持する。ＣＯＭＰＡＲＥ期間の
終りに、ノード４４，４６は、共にＶ_DDにあるが、ノー
ド４４は、トランジスタ１１０を経てＶ_DDに保持され
る。一方、ノード４６は、直列のｐチャネル・トランジ
スタ１１０，９６を経てＶ_DDに保持される。データワー
ド間に１つ以上の違いがあれば、ノードＸＯＲ１〜ＸＯ
Ｒ６４の少なくとも１つはＨＩＧＨになり、関連するノ
ードＴａ〜ＴｄをＬＯＷにプルし、ノードＡをＨＩＧＨ
にプルする。ノードＴａ〜Ｔｄの１つ以上がＬＯＷにな
ると、関連するソース・フォロワ７８ａ〜７８ｄをター
ンオンして、ノード４４からＧＮＤへの導通を形成し、
関連するスイッチ７９ａ〜７９ｄをターンオンし、Ｖ_DD
からノード４６への導通を形成する。さらに、ノードＡ
がＨＩＧＨになると、トランジスタ１１０をターンオフ
し、Ｖ_DDからノード４４，４６への導通のソースとして
のそのトランジスタを除去する。

【００１６】“クローバ（Ｃｒｏｗｂａｒ）”・デバイ
ス９４は、ＣＯＭＰＡＲＥ期間中、オンに保持され、ノ
ード４４とノード４６との間に導通を与える。したがっ
て、ノード４４は、ソース・フォロワ７８ａ〜７８ｄを
経てＧＮＤに導通し、トランジスタ９６と直列のスイッ
チ７９ａ〜７９ｄのうちの１つ以上を経て、Ｖ_DDに導通
する。一方、ノード４６は、トランジスタ９６と直列の
ソース・フォロワ７８ａ〜７８ｄを経てＧＮＤに導通
し、およびスイッチ７９ａ〜７９ｄを経てＶ_DDに導通す
る。ＯＮしているクローバ・デバイス９４によって、Ｇ
ＮＤおよびＶ_DDへのこれら導通が、ＣＯＭＰＡＲＥ期間
中に作用しなければならない短時間に対して、およびノ
ード４４，４６上のパラシティック・キャパシタンスに
対して、ノード４４とノード４６との間の電圧差が小さ
な値に保持される。ＣＯＭＰＡＲＥ期間の終りに、ノー
ド４４，４６は共にＶ_DDに近づくが、ノード４４はノー
ド４６よりも低い電圧にある。クローバ・デバイス９４
がなければ、ノード４４はＧＮＤにのみ導通し、ノード
４６はＶ_DDにのみ導通する。

【００１７】ＳＥＴ期間の初めに、ＳＥＴノードはＨＩ
ＧＨにチャージされ、クローバ・デバイス９４をターン
オフし、トランジスタ６４をＯＮにし、ノード４４から
トランジスタ６２ａ，６４を経て、およびノード４６か
らトランジスタ６２ｂ，６４を経て、ＧＮＤへ導通を形
成する。データワードが一致するならば、ノード４４と
ノード４６との間に導通不均衡が存在し、ノード４４は
トランジスタ１１０を経てＶ_DDに導通し、ノード４６は
Ｖ_DDへ導通しない。１つ以上のビットに不一致があれ
ば、ノード４４とノード４６との間に、電圧不一致およ
び導通不一致の両方が存在する。この場合、ノード４４
は、ノード４６よりも低い電圧にあり、ソース・フォロ
ワ７８ａ〜７８ｄを経てＧＮＤに導通し、ノード４６は
スイッチ７９ａ〜７９ｄを経てＶ_DDに導通する。

【００１８】ＳＥＴ期間中、ノード４４とノード４６と
の間の導通（または導通および電圧）不均衡は、センス
増幅器部４２によって増幅される。センス増幅器部４２
（図３）は、動作のＳＥＴ期間中に動作するように構成
され、センス増幅器部がＳＥＴすると、第１分岐ノード
４４と第２分岐ノードとの間の電圧差を、かなり増大さ
せ、２つのノードでの導通の不均衡に基く電圧差を増幅
する。したがって、増幅された電圧差は、一致または不
一致が検出されたか否かとは無関係に、発生される。こ
の増幅された出力は、一致または不一致のいずれかを示
している。データワードが一致するならば、ＳＥＴ期間
の終りに、ノード４４はＨＩＧＨになり、ノード４６は
ＬＯＷになる。１つ以上のビットに不一致があれば、Ｓ
ＥＴ期間の終りに、ノード４４はＬＯＷになり、ノード
４６はＨＩＧＨになる。

【００１９】センス増幅器部４２は、センス増幅器要素
５８を有している。この要素は、１対のｐチャネル・ト
ランジスタ６０ａ，６０ｂと、１対のｎチャネル・トラ
ンジスタ６２ａ，６２ｂと、ＳＥＴｎチャネル・トラン
ジスタ６４とから構成されている。ＳＥＴｎチャネル・
トランジスタ６４は、センス増幅器部４２を、ＳＥＴ期
間中のみ、アクティブにする。ｐチャネル・トランジス
タ６０ａのドレインおよびｎチャネル・トランジスタ６
２ａのドレインは、第１分岐ノード４４に接続され、ｐ
チャネル・トランジスタ６０ｂのドレインおよびｎチャ
ネル・トランジスタ６２ｂのドレインは、第２分岐ノー
ド４６に接続されている。すべてのトランジスタは、電
源電圧Ｖ_DDに接続されている。

【００２０】図２に戻り、高速コンパレータ回路４０の
コンパレータ入力部４８（比較すべき６４対の入力を受
ける）は、４個のセグメント７２ａ，７２ｂ，７２ｃ，
７２ｄに動作的に分けられ、各セグメントは、第１およ
び第２データワードの１６ビットを比較する。図面を簡
単にするために、４個のセグメントのうち最初と最後の
セグメントのみを示す。セグメント７２ａ，７２ｄは、
図面に完全に示されており、残りのセグメント７２ｂ，
７２ｃは、実質的に同じである。第１セグメント７２ａ
は、ｐチャネル・トランジスタ７７ａと、１６個のｎチ
ャネル・トランジスタ８０₁〜８０₁₆と、ｐチャネル・
トランジスタ７８ａ，７９ａとで構成されている（これ
らトランジスタは、他のセグメント７２ｂ，７２ｃ，７
２ｄにおいても同様であり、すなわち、第２セグメント
７２ｂは、ｐチャネル・トランジスタ７７ｂと、１６個
のｎチャネル・トランジスタ８０₁₇〜８０₃₂と、ｐチャ
ネル・トランジスタ７８ｂ，７９ｂとで構成され、第３
セグメント７２ｃは、ｐチャネル・トランジスタ７７ｃ
と、１６個のｎチャネル・トランジスタ８０₃₃〜８０₄₈
と、ｐチャネル・トランジスタ７８ｃ，７９ｃとで構成
され、第４セグメント７２ｄは、ｐチャネル・トランジ
スタ７７ｄと、１６個のｎチャネル・トランジスタ８０
₄₉〜８０₆₄と、ｐチャネル・トランジスタ７８ｄ，７９
ｄとで構成されている）。

【００２１】ｐチャネル・トランジスタ７８ａは、第１
分岐ノード４４をグランド（８２で示される）に選択的
にディスチャージするスイッチとして働く。ｐチャネル
・トランジスタ７９ａは、第２分岐ノード４６をＶ
_DD（８４で示す）に選択的に保持するスイッチとして働
く。これらｐチャネル・トランジスタ７８ａ，７９ａ
は、ノードＴａの電圧がＬＯＷになると、ターンオンす
る。ノードＴａおよび他のいくつかのノードは、図２〜
図５の実施例において、多くの箇所に示されている。ノ
ードＴａ，Ｔｄは、第１，第４セグメント７２ａ，７２
ｄに関係し、他のノードＴｂ，Ｔｃは、セグメント７２
ｂ，７２ｃにそれぞれ接続されている（図示せず）。同
様に、ノードＴａはｐチャネル・トランジスタ７８ａ，
７９ａに接続され、ノードＴｂはｐチャネル・トランジ
スタ７８ｂ，７９ｂに接続され、ノードＴｃはｐチャネ
ル・トランジスタ７８ｃ，７９ｃに接続されている。以
下の説明は、第１セグメント７２ａについて行うが、他
のセグメント７２ｂ，７２ｃ，７２ｄについては同様に
動作する。

【００２２】ＸＯＲ１〜ＸＯＲ１６で第１の１６ビット
のうちの少なくとも１つに不一致があれば、関連するｎ
チャネル・トランジスタ８０₁〜８０₁₆は、ＯＮにな
り、ノードＴａをそのトランジスタを経てグランドす
る。ノードＴａがＬＯＷになると、第２分岐ノード４６
は、ｐチャネル・トランジスタ７９ａを経てＶ_DDにクラ
ンプされ、第１分岐ノード４４は、ｐチャネル・トラン
ジスタ７８ａを経てグランドされる。トランジスタ７８
ａは、ｐチャネル・トランジスタ１１０よりもかなり大
きいので、トランジスタ１１０がオンであり、ノード４
４をＶ_DDに接続しようとしても、第１分岐ノード４４
は、ＧＮＤへ依然としてディスチャージする。ＸＯＲ１
〜ＸＯＲ１６で１６ビットのすべてが不一致の場合、ノ
ードＴａはＨＩＧＨに保持され、ｐチャネル・トランジ
スタ７８ａ，７９ａはオフに保持される。第１分岐ノー
ド４４の電圧レベルは、ｐチャネル・トランジスタ１１
０によってＶ_DDにクランプされ、第２分岐ノード４６
は、ＳＥＴ期間が開始するまで、ｐチャネル・トランジ
スタ９６（図３）によって第１分岐ノード４４に接続さ
れる。プリチャージ・ソースＰＣＮは、ＰＲＥＣＨＡ
ＲＧＥ期間中に、ｐチャネル・トランジスタ７７ａを経
てＶ_DDをノードＴａに供給させる。

【００２３】図３において、プリチャージ部５０は、ｐ
チャネル・トランジスタ９０，９２を有している。ｐチ
ャネル・トランジスタのゲートは、ＰＣＮ信号によって
次のように制御される。すなわち、ＰＲＥＣＨＡＲＧＥ
期間中、ｐチャネル・トランジスタ９０，９２はＯＮし
（これらトランジスタのゲートは、ＰＣＮに接続されて
いる）、第１分岐ノード４４および第２分岐ノード４６
を、共にＶ_DDにする。ＣＯＭＰＡＲＥ期間およびＳＥＴ
期間中、ｐチャネル・トランジスタ９０，９２はターン
オフしている。プリチャージ部５０は、ＰＲＥＣＨＡＲ
ＧＥ期間中、第１分岐ノード４４および第２分岐ノード
４６が、共にＶ_DDになるようにする。

【００２４】図３のクローバ・デバイス９４は、比較的
小さいｐチャネル・トランジスタ９６を有している。こ
のトランジスタは、ＳＥＴ期間中を除いて、常に、アク
ティブになる。ｐチャネル・トランジスタ９６は、ＯＦ
Ｆ期間中、第１分岐ノード４４の電圧と第２分岐ノード
４６の電圧とを等しくするように作用する。ＣＯＭＰＡ
ＲＥ期間中、大きなｐチャネル・トランジスタ（７８ａ
と７９ａ）がＯＮならば、クローバ・デバイス９４の有
効性は、トランジスタ７８ａ，７９ａを経て与えられる
大電流によって阻害される。

【００２５】図３の回路において、ＰＲＥＣＨＡＲＧＥ
期間後（ｐチャネル・トランジスタ９０，９２がターン
オフするとき）、第２分岐ノード４６は、クローバ・デ
バイス９４を経て第１分岐ノードに接続される。プリセ
ット部５１は、ＣＯＭＰＡＲＥ期間の前に、第１分岐ノ
ード４４をＶ_DDにクランプする。ｐチャネル・トランジ
スタ１１０は、ｐチャネル・トランジスタ７８ａよりも
小さい（例えば、１／３）ので、ｐチャネル・トランジ
スタ７８ａがアクティブならば、ｐチャネル・トランジ
スタ１１０の効果は、制限される。ｐチャネル・トラン
ジスタ７８ａがＯＦＦの場合にのみ、ｐチャネル・トラ
ンジスタ１１０は、第１分岐ノード４４をＶ_DDに保持す
る。

【００２６】ｐチャネル・トランジスタ１１０の動作を
制御する図２のプリセット部５１は、ｐチャネル・トラ
ンジスタ１１０，ｎチャネル・トランジスタ１１２，ｐ
チャネル・トランジスタ１１４を有している。ｐチャネ
ル・トランジスタ１１４は、実際には、４個のトランジ
スタ１１４ａ〜１１４ｄである。これらトランジスタ
は、対応セグメント７２ａ，７２ｂ，７２ｃ，７２ｄ内
の対応ノードＴａ，Ｔｂ，Ｔｃ，Ｔｄにそれぞれ接続さ
れている。プリセット部５１は、スイッチ可能なダミー
基準電流デバイスとして機能する。ｐチャネル・トラン
ジスタ１１０は、ノードＡがＬＯＷならば、Ｖ_DDを第１
分岐ノード４４にクランプする。プリチャージ信号ＰＣ
がｎチャネル・トランジスタ１１２を経てＨＩＧＨにな
ると（ＰＲＥＣＨＡＲＧＥ期間中）、ノードＡはＬＯＷ
になる。ＣＯＭＰＡＲＥ期間中、ノードＴａ〜Ｔｄは、
比較の際に１つ以上の不一致があるか否かに基づいて、
ＨＩＧＨに保持されるか、あるいはＬＯＷに保持され
る。すべてのノードＴａ〜ＴｄがＨＩＧＨに保持されれ
ば、ｐチャネル・トランジスタ１１４ａ〜１１４ｄは、
オフのままであり、ノードＡはＬＯＷのままである。ノ
ードＡがＬＯＷならば、第１分岐ノード４４は、ｐチャ
ネル・トランジスタ１１０を経てＶ_DDに接続される。前
述したように、ｐチャネル・トランジスタ１１４は実際
には、トランジスタ１１４ａ〜１１４ｄであり、これら
トランジスタは、対応セグメント７２ａ，７２ｂ，７２
ｃ，７２ｄ内の対応ノードＴａ，Ｔｂ，Ｔｃ，Ｔｄにそ
れぞれ接続されている。同様の解析により、ノードＴ
ａ，Ｔｂ，ＴｃまたはＴｄがＬＯＷになると、ｐチャネ
ル・トランジスタ１１４は、ノードＡをＶ_DDに上昇さ
せ、これによりｐチャネル・トランジスタ１１０をＯＦ
Ｆにする。

【００２７】ＸＯＲ回路この発明の代表的なＸＯＲ（イクスクルーシブＯＲ）回
路または要素４７を、図４に示す。図２のｎチャネル・
トランジスタ８０₁〜８０₆₄の各々は、ドレインでそれ
らの各ノードＴａ〜Ｔｄに接続され、ソースでグランド
に接続され、ゲートで図４に示した種類の個別ＸＯＲ要
素４７に接続されている。各ＸＯＲ要素４７の機能は、
図４の第１データワードの第１データビットＸが、第２
データワードの対応データビットに一致しないとき、Ｈ
ＩＧＨ電圧レベルを出力し、およびこのような一致が存
在するとき、ＬＯＷ電圧レベルを出力する。ＸＯＲ要素
４７は、ｎチャネル・トランジスタ１９０と、ｐチャネ
ル・トランジスタ１９２，１９４とを有している。ｐチ
ャネル・トランジスタ１９４のゲートおよびソースは、
第１および第２データビットＸ，Ｙに接続され、ｐチャ
ネル・トランジスタ１９２のゲートおよびソースは、図
４に示すように、反転第１データビットＸ（バー）およ
び反転第２データビットＹ（バー）に接続される。ｐチ
ャネル・トランジスタ１９２，１９４のドレインは、ノ
ード１９６に接続される。ノード１９６は、図２の各ｎ
チャネル・トランジスタ８０₁〜８０₆₄の１つのゲート
に接続される。第１データワードのデータビットが第２
のデータワードの対応データビットに一致すると、その
特定のＸＯＲ要素４７に対するノード１９６にＬＯＷ電
圧が供給される。第１データワードのデータビットＸが
第２データワードの対応データビットＹに一致しなけれ
ば、ｐチャネル・トランジスタ１９２または１９４の１
つを経て、ＨＩＧＨ電圧レベル信号が供給される。ＰＲ
ＥＣＨＡＲＧＥ期間中、ノード１９６はｎチャネル・ト
ランジスタ１９０を経てＬＯＷである。入力Ｘ，Ｙと対
応反転入力とのアクティブ化は、ＣＯＭＰＡＲＥ期間お
よびＳＥＴ期間中にのみ、ノードＴａ〜Ｔｄに影響を与
える。

【００２８】すべてのＸＯＲ要素４７（個別のＸＯＲ要
素は、各ｎチャネル・トランジスタ８０₁〜８０₆₄に関
係している）の出力は、ｎチャネル・トランジスタ８０
₁〜８０₆₄を経て、図２に示すように、共通ノードＴａ
〜Ｔｄの１つに供給される。前述したように、トランジ
スタ８０₁〜８０₆₄は、１６の４つのグループに分けら
れ、１６個のトランジスタの各グループは、各セグメン
ト・ノードＴａ〜Ｔｄの１つに供給される。ＸＯＲ回路
４７のいずれかが、ｎチャネル・トランジスタ８０₁〜
８０₆₄のいずれかにおいてＨＩＧＨ信号を出力すると
（第１データワードのデータビットが、第２データワー
ドの対応データビットに一致しないことを示してい
る）、関連するノードＴａ，Ｔｂ，Ｔｃ，またはＴｄが
グランドされる。ＰＣＮ信号がアクティブであるとき
（ＰＲＥＣＨＡＲＧＥ期間中）は常に、プリチャージｐ
チャネル・トランジスタ７７ａは、元々、ノードＴａを
ＨＩＧＨ電圧にセットすることに留意すべきである。

【００２９】ＳＥＴノード動作図５に示す要素は、ＳＥＴノードに供給される信号を制
御し、続いて、図３のセンス増幅器部４２の動作を制御
する。ＳＥＴ期間中、ＳＥＴノードはＯＮしており、Ｐ
ＲＥＣＨＡＲＧＥ期間およびＣＯＭＰＡＲＥ期間中はＯ
ＦＦしている。図５のセンス増幅器回路部には、ｐチャ
ネル・トランジスタ２００，２０２，２０４，２０６，
２０８およびｎチャネル・トランジスタ２１０，２１
２，２１４，２１６が含まれている。ＳＥＴノードに供
給される電圧は、ｐチャネル・トランジスタ２０４によ
って制御される。このｐチャネル・トランジスタは、ア
クティブのとき、ノードおよびｎチャネル・トランジス
タ２１２にＶ_DDを供給する。このｎチャネル・トランジ
スタは、ＯＮのとき、ＳＥＴノードをグランドする。ノ
ードＢがＨＩＧＨのとき、ｎチャネル・トランジスタ２
１２はＯＮし、ｐチャネル・トランジスタ２０４はＯＦ
Ｆする。同様に、ノードＢがＬＯＷのとき、ｐチャネル
・トランジスタ２０４はＯＮし、ｎチャネル・トランジ
スタ２１２はＯＦＦする。ＰＲＥＣＨＡＲＧＥ期間中、
ｐチャネル・トランジスタ２０２はＶ_DDをノードＢに供
給する。これにより、ＳＥＴノードがＬＯＷになる。

【００３０】図５において、ノードＣの電圧は、ノード
Ｂで供給される電圧に影響を与える。ノードＣに供給さ
れる電圧がＨＩＧＨになると、ＳＥＴ期間の間のよう
に、ノードＢはｎチャネル・トランジスタ２１０を経て
グランドされる。ＰＲＥＣＨＡＲＧＥ期間中、ノードＢ
はトランジスタ２００を経てＶ_DDにされる。ＰＲＥＣＨ
ＡＲＧＥ期間中、ノードＣは、ｎチャネル・トランジス
タ２１４を経てグランドされる。ＰＲＥＣＨＡＲＧＥ期
間中、ｐチャネル・トランジスタ２０６，２０８は、Ｏ
ＦＦとなる（信号はＺおよびＺ（バー）と表示されてい
る）ので、ノードＣの出力はＬＯＷになる。ＣＯＭＰＡ
ＲＥ期間中、信号ＺおよびＺ（バー）は、正になり、ノ
ードＣの電圧をＨＩＧＨにする（前述したようにＶ_DDを
ＳＥＴノードに供給する）。センス増幅器部をセットす
るために用いられる、ＸＯＲ回路からの信号が、十分に
長く続いて、センス増幅器の適切な動作を与えることが
重要である。したがって、センス増幅器部をセットする
ために用いられる信号は、ＣＯＭＰＡＲＥ期間およびＳ
ＥＴ期間中を通じて続かなければならない。

【００３１】図４および図５に示される信号Ｘ，Ｙ，Ｚ
は、それぞれ、６４ビット入力コンパレータ回路の３つ
のデータビット入力である。これら入力は、ｎチャネル
・トランジスタ８０₁〜８０₆₄を経て供給される。図５
に示される入力ＺおよびＺ（バー）は、６４ビット・コ
ンパレータに供給される６４入力ビットの最低速入力ビ
ットであることが必要である。第１データワードおよび
第２データワードの各ビットの信号入力の速度は、ビッ
ト入力が伝搬しなければならない配線距離および／また
はビット入力に供給されるロードによって決定される。
入力ＺおよびＺ（バー）が、図２〜図５の実施例におい
て最低速のデータビット入力の間にあるので、ＳＥＴ期
間（その開始は、ＺおよびＺ（バー）入力による）は、
ＣＯＭＰＡＲＥ期間の終り近くで開始する。信号Ｚおよ
びＺ（バー）は共に、図４（ＺおよびＺ（バー）は図４
に示されていない）の６４ＸＯＲ入力ビットの１つとし
て供給され、図５の入力は、センス増幅器部をＳＥＴす
るのに必要とされる。上記構成では、ＣＯＭＰＡＲＥ期
間中、すべての入力はｎチャネル・トランジスタ８０₁
〜８０₆₄に供給され、入力ＺおよびＺ（バー）の、回路
の図５の部分への供給は、ＳＥＴノードがＶ_DDにクラン
プされると、ＳＥＴ期間を開始する。

【００３２】図２〜図５の実施例の動作ＰＲＥＣＨＡＲＧＥ期間中、プリチャージ部５０は、２
つのｐチャネル・トランジスタ９０，９２を経て、第１
分岐ノードの４４および第２分岐ノード４６にＶ_DDを接
続する。第１分岐ノード４４の電圧レベルと第２分岐ノ
ード４６の電圧レベルとをさらに等しくするために、ク
ローバ・デバイス９４をアクティブにし、第１分岐ノー
ドと第２分岐ノードとの間に直接接続を形成する。

【００３３】ＣＯＭＰＡＲＥ期間中、第１データワード
と第２データワードとの間の対応データビットの不一致
がなければ、第１分岐ノード４４はＶ_DDに保持され、第
２分岐ノード４６は、クローバ・デバイス９４を経て、
第１分岐ノード４４に接続される。ＣＯＭＰＡＲＥ期間
中に不一致が存在すれば、第１分岐ノードは、各ｐチャ
ネル・トランジスタ７８ａ〜７８ｄを経てグランドに接
続され、第２分岐ノードは、ｐチャネル・トランジスタ
７９ａ〜７９ｄを経てＶ_DDに接続される。第１データワ
ードのいずれかと、各セグメント内の対応第２データワ
ードとの間の不一致があれば、各ｐチャネル・トランジ
スタ１１４ａ〜１１４ｄはＯＮし、これによりノードＡ
をＶ_DDに接続する。これは、ノードＡがＨＩＧＨのとき
のみを表している。

【００３４】第１データワードのデータビットの１つ
が、各セグメント内の第２データビットの対応データビ
ットと不一致のときを除いて、ノードＴａ〜Ｔｄは、Ｃ
ＯＭＰＡＲＥ期間およびＳＥＴ期間中、ＨＩＧＨ電圧レ
ベルを保持し、これにより関連するｎチャネル・トラン
ジスタ８０₁〜８０₆₄をＯＮし、このトランジスタを経
て各ノードＴａ〜Ｔｄをグランドする。ノードＴａ〜Ｔ
ｄのいずれかが、ＣＯＭＰＡＲＥ期間中にＬＯＷ電圧信
号を有すると、関連するｎチャネル・トランジスタ７８
ａ〜７８ｄはアクティブになって、第１分岐ノード４４
をＧＮＤにグランドする。ＬＯＷになるノードＴａ〜Ｔ
ｄのいずれかが、ノードＡをＨＩＧＨにセットする対応
ｐチャネル・トランジスタ１１４ａ〜１１４ｄを付勢す
る。ＨＩＧＨになるノードＡは、ｐチャネル・トランジ
スタ１１０をターンオフし、第１分岐ノード４４をＶ_DD
から切り離す。（各セグメント７２ａ，７２ｂ，７２
ｃ，７２ｄの）ｐチャネル・トランジスタ７９ａ，７９
ｂ，７９ｃ，７９ｄとｐチャネル・トランジスタ７８
ａ，７８ｂ，７８ｃ，７８ｄとの結合効果は、ＳＥＴ期
間中に第１データワードのビットと第２データワードの
対応ビットとの間の不一致があれば、第１分岐ノード４
４にＬＯＷ電圧を発生することである。不一致の際のト
ランジスタ状態のこの組み合わせは、トランジスタ７８
ａ〜７８ｄの１つを経てノード４４をＧＮＤに接続し、
ノード４６はトランジスタ７９ａ〜７９ｄの１つを経て
Ｖ_DDに接続され、ＳＥＴ期間中、ノード４６はＨＩＧＨ
に保持され、ノード４４はＬＯＷとなる。

【００３５】ＳＥＴ期間中、第１データワードのデータ
ビットと第２データワードの対応データビットとの間に
一致が存在すれば、第２分岐ノード４６は、第１分岐ノ
ード４４よりも低い電圧に減少する。ＳＥＴ期間後、第
１データワードのデータビットのいずれかと、第２デー
タワードの対応データビットとの間に不一致が存在すれ
ば、第２分岐ノード４６は、第１分岐ノード４４よりも
高い電圧になる。

【００３６】ＳＥＴ期間中、図３のセンス増幅器部分４
２は、分岐ノード４４と４６との間の電圧差を増大させ
るように働く。特に、不一致が存在しないときには、セ
ンス増幅器部４２は、第１分岐ノード４４をＶ_DDに保持
し、第２分岐ノード４６がＶ_DD以下に低下するのを許容
する。逆に、センス増幅器部４２は、第１分岐ノード４
４のグランドを加速しようとし、第１データワードのデ
ータビットと第２データワードの対応データビットとの
間に少なくとも１つの不一致が存在すると、第２分岐ノ
ード４６をＶ_DDに保持する。したがって、センス増幅器
４２のセッティングは、分岐ノード４４と４６との間に
存在する電圧不均衡または電圧差を発生させ、増大させ
る。大きな電圧差は、検出が容易になる。次のことを考
察すれば、エンハンスメント（ｅｎｈａｎｃｅｍｅｎ
ｔ）は明らかになる。すなわち例えば、不一致について
前述したように、第２分岐ノード４６が第１分岐ノード
４４よりもわずかに高い電圧にあれば、ｐチャネル・ト
ランジスタ６０ａよりもｐチャネル・トランジスタ６０
ｂがＯＮし、ｎチャネル・トランジスタ６２ｂよりもｎ
チャネル・トランジスタ６２ａがＯＮする。センス増幅
器がセットすると、第２分岐ノード４６はＶ_DDに保持さ
れ、第１分岐ノード４４の電圧はＧＮＤにプルされる。
同様に、一致比較に対しては、ｐチャネル・トランジス
タ６０ｂよりもｐチャネル・トランジスタ６０ａがＯＮ
し、ｎチャネル・トランジスタ６２よりもｎチャネル・
トランジスタ６２ｂがＯＮする。センス増幅器がセット
すると、第１分岐ノード４４はＶ_DDに保持され、第２分
岐ノード４６の電圧はＧＮＤにプルされる。

【００３７】電圧出力検出器部は、図３に示すように、
２つの対称のセグメント２５２，３５２を有している。
左側のセグメントは、“ＨＩＴ”セグメント２５２であ
り、右側のセグメントは“ＮＯ−ＨＩＴ”セグメント３
５２である。これら２つのセグメント２５２，３５２の
機能は、２つの分岐ノード４４，４６での電圧の利得と
増幅を与えることである。これら２つのノードでの電圧
の利得と増幅を与える他の適切な回路を、電圧出力検出
器部２５２，３５２と置き換えることができる。

【００３８】この発明の図２〜図５の実施例の、図１の
従来例と比較した１つの主要な利点は、比較的少ない個
数のトランジスタ（スイッチ）を有し、それらのゲート
が、直列に駆動され、第１データワードのすべてのデー
タビットと第２データワードの対応データビットとの間
の一致を指示することである。図２において、ＸＯＲゲ
ート４７が駆動されると、ｎチャネル・トランジスタ８
０₁〜８０₆₄のゲートのうちのただ１つが、駆動されな
ければならない。これは、続いて、ｐチャネル・トラン
ジスタ対７８ａ，７９ａ〜７８ｄ，７９ｄのゲートの１
つを駆動する。このことは、ただ２つのトランジスタの
ゲートが直列に駆動されて、分岐ノード４４，４６に所
望の電圧指示を発生しなければならないことを要求す
る。この構成では、高レベルの並列駆動が存在する。

【００３９】図１の従来例において比較すると、ＸＯＲ
ゲート２２ａ〜２２ｘのうちの１つがいったん駆動され
ると、第２，第３，第４，第５，第６，第７段２６，２
８，３０，３２，３４，３６の対応ＯＲゲートは、それ
ぞれ、それらのゲートを前段によって直列に駆動しなけ
ればならない。図１の構成では、並列処理は非常にわず
かである。図１の構成の２入力ゲートの代わりに、多入
力ＯＲゲートが用いられるならば、各ＯＲゲートは、２
つの入力を有する図１のＯＲゲートよりもかなり低速で
動作する。したがって、この発明の実施例は、図１の従
来例よりもより高速に動作する。

【００４０】この発明の図２および図３の実施例は、比
較機能を複数のセグメント７２ａ〜７２ｄに分けること
ができる。図６は、センス増幅器２４４と複数の比較セ
グメント７２ａ，７２ｂ，７２ｃ，７２ｄとの間の抵抗
性減結合デバイス２４０，２４２を用いる普通の手法を
利用する実施例を示している。図６の構成は、以下の理
由により、一般に図２および図３の実施例と同様に機能
しない。すなわち、セグメント７２ａ〜７２ｄのうちの
１つに不一致が生じると、センス増幅器２４４への入力
が、各抵抗性減結合デバイス２４０，２４２を経てディ
スチャージするとしても、図６の３個のディスチャージ
しなかったセグメントは、このディスチャージに対抗す
る。３個の抵抗セグメントによるディスチャージへの対
抗は、センス増幅器２４４に生成された電圧差を低下さ
せる。したがって、コンパレータ回路のこのようなセグ
メント化は、低速にし、おそらく誤った結果を生じさせ
る。図６の構成において、セグメント７２ａ〜７２ｄの
うちの１個のみが用いられると、そのセグメントは、多
くのＸＯＲゲートを収容できるように十分に広く作製さ
れなければならない。多入力コンパレータ回路に対し
て、図６の構成は、図２，図３の実施例のように、高速
に、あるいは信頼性良く動作することができない。

【００４１】図７および図８は、図２〜図５に示したコ
ンパレータ回路の動作を示す。図７は、第１データワー
ドの少なくとも１つのビットＸ（図４参照）が、第２デ
ータワードの対応ビットＹに一致しないときの、種々の
回路電圧を示す。図８は、第１のデータワードのすべて
のビットＸ（図４参照）が、第２データワードの対応デ
ータビットＹに一致するときの、種々の回路電圧を示
す。図７および図８における種々のレベルは、図２〜図
５の実施例において表示されたノードでの電圧に相当し
ている。Ｘ信号およびＹ信号の両方がＨＩＧＨにプリチ
ャージされ、Ｙ信号がＸ信号の前に発生するものとす
る。Ｘ信号およびＹ信号が同時にスタートすると、Ｘ入
力はＬＯＷでスタートし、Ｙ入力はＨＩＧＨでスタート
するのが好適である。

【００４２】図７においては、不一致が存在するとき、
第１分岐ノード４４がＬＯＷの間、第２分岐ノード４６
をＨＩＧＨに保持しながら、コンパレータ出力を２３９
ｐｓで発生することができる。同様に図８において、第
１データワードと第２データワードとの間に完全な一致
が存在すると、第１分岐ノード４４がＨＩＧＨの間、第
２分岐ノード４６をＬＯＷに保持しながら、コンパレー
タ出力を２４９ｐｓで発生することができる。

【００４３】前述したように、コンパレータ（メモリ状
センシングと比較をセグメント化する方法との組合せを
用いる）の図２〜図５の実施例は、図１の従来例よりも
高速で動作する。図２〜図５の実施例は、また、多入力
コンパレータにおいて直列に接続される“ＡＮＤ”ゲー
トの比較的長い列を制限する。このことは、比較的低速
のコンパレータを与える。というのは、“ＡＮＤ”ゲー
トの各段の伝搬遅延は、ＣＯＭＰＡＲＥ期間の全期間を
決定するのに、加算されなければならないからである。
さらに、この発明の実施例は、直列に配列されたただ２
個のｐチャネル・トランジスタ（例えば、８０と、並列
の７８ａおよび７９ａ）は、いずれかのＸＯＲ要素の出
力がＨＩＧＨになると、付勢されて、第１分岐ノード４
４と第２分岐ノード４６との間の電圧差を変える。

【００４４】以上、この発明を特定の実施例について説
明したが、この発明の範囲と趣旨から逸脱することな
く、変形，変更が可能なことは当業者には理解できるで
あろう。この発明の範囲内で、特定の論理ゲート構成を
変更して、同様の特性を持った他の高速コンパレータ回
路を形成することができる。

【００４５】まとめとして、本発明の構成に関して以下
の事項を開示する。（１）第１入力への第１データワードからデータビット
をそれぞれ受取り、第２入力への第２データワードから
対応データビットを受取る、複数の第１スイッチ手段を
備え、各第１スイッチ手段は、前記第１データワードか
らのデータビットが前記第２データワードからのデータ
ビットに一致すると、第１論理状態出力を与え、前記第
１データワードからのデータビットが前記第２データワ
ードからのデータビットに一致しないと、第２論理状態
出力を与え、互いに並列に接続され、前記複数の第１ス
イッチ手段とそれぞれ直列に接続され、前記各第１スイ
ッチ手段の論理状態出力を入力として受取る複数の第２
スイッチ手段を備え、この第２スイッチ手段は、ビット
の一致を表す前記入力の組合せに応じて、第１組合せ論
理状態出力を、ビットの不一致を表す前記入力の組合せ
に応じて、第２組合せ論理状態出力を生成し、第１分岐
ノードおよび第２分岐ノードを備え、これら第１分岐ノ
ードおよび第２分岐ノードの両方に結合され、前記複数
の第２スイッチ手段の組合せ論理状態出力に応じて、ビ
ットの一致を表す組合せ出力を示す、前記第１分岐ノー
ドと前記第２分岐ノードとの間の第１電圧差と、ビット
の不一致を表す組合せ出力を示す、前記第１分岐ノード
と前記第２分岐ノードとの間の第２電圧差とを与える第
３スイッチ手段を備える、高速コンパレータ回路。（２）前記第１電圧差または前記第２電圧差の発生を指
示する指示器手段をさらに備える、上記（１）に記載の
高速コンパレータ回路。（３）前記複数の第１スイッチ手段によって第１データ
ワードまたは第２データワードを受取る前に、前記第１
分岐ノードおよび前記第２分岐ノードに、所定のプリチ
ャージ・ポテンシャルを供給するプリチャージ手段をさ
らに備える、上記（２）に記載の高速コンパレータ回
路。（４）前記プリチャージ手段は、前記第１分岐ノードと
前記第２分岐ノードとの間の電圧差を制限する手段を有
する、上記（３）に記載の高速コンパレータ回路。（５）前記指示器手段によって、前記第１電圧差または
前記第２電圧差の発生を指示する前に、前記制限手段を
無効にする手段をさらに備える、上記（４）に記載の高
速コンパレータ回路。（６）前記第１分岐ノードおよび前記第２分岐ノードの
両方に結合され、前記第１分岐ノードと前記第２分岐ノ
ードとの間の電圧差を増幅するセンス増幅器手段をさら
に備える、上記（１）に記載の高速コンパレータ回路。（７）前記複数の第１スイッチ手段は、ＸＯＲ要素より
なる、上記（１）に記載の高速コンパレータ回路。（８）前記複数の第２スイッチ手段および第３スイッチ
手段は、トランジスタをよりなる、上記（１）に記載の
高速コンパレータ回路。（９）前記複数の第１スイッチ手段と、前記複数の第２
スイッチ手段と、前記第３スイッチ手段とは、高速コン
パレータ回路のセグメントを有し、高速コンパレータ回
路は複数の前記セグメントを有する、上記（１）に記載
の高速コンパレータ回路。（１０）並列に動作する複数の第１スイッチを備え、各
第１スイッチは、第１データワードのデータビットの第
１入力と、第２データワードの対応データビットの第２
入力とを有し、前記第１データワードのデータビットが
前記第２データワードのデータビットに一致すると、第
１論理状態出力を与え、前記第１データワードのデータ
ビットが前記第２データワードのデータビットに一致し
ないと、第２論理状態出力を与え、前記複数の第１スイ
ッチの出力に結合され、前記複数の第１スイッチによる
前記データビットの比較サイクルの終了後に動作し、す
べての前記出力が同じ論理状態にあるときに第１出力を
与え、全ての前記出力が同じ論理状態にないときに、第
２出力を与える第２の手段と、第１分岐ノードおよび第
２分岐ノードと、前記第２手段の出力に結合され、前記
複数の第１スイッチ手段による前記データビットの比較
サイクルの終了後に動作し、すべての前記出力が同じ論
理状態にあるときには、前記第１分岐ノードと前記第２
分岐ノードとの間の第１電圧差を、すべての前記出力が
同じ論理状態にないときには、前記第１分岐ノードと前
記第２分岐ノードとの間の第２電圧差を与える第３手段
と、前記第１分岐ノードと前記第２分岐ノードとの間に
結合され、前記電圧差を増幅するセンス増幅器手段とを
備える、高速コンパレータ回路。（１１）前記比較サイクルを、ＰＲＥＣＨＡＲＧＥ期間
と、ＣＯＭＰＡＲＥ期間と、ＳＥＴ期間とに分ける手段
と、前記ＳＥＴ期間中に前記センス増幅器手段をアクテ
ィブ化する手段とをさらに備える、上記（１０）に記載
の高速コンパレータ回路。（１２）前記第１分岐ノードと前記第２分岐ノードとに
結合され、前記ＰＲＥＣＨＡＲＧＥ期間中に、前記第１
分岐ノードと前記第２分岐ノードとに、所定の電圧を供
給するプリチャージ手段をさらに備える、上記（１１）
に記載の高速コンパレータ回路。（１３）前記第１スイッチは複数のセグメントに配置さ
れ、各セグメントは少なくとも１つのＸＯＲ要素を有す
る、上記（１０）に記載の高速コンパレータ回路。（１４）前記第２手段と前記第３手段とは、トランジス
タよりなる上記（１０）に記載の高速コンパレータ回
路。（１５）第１データワードからの各データビットを第２
データワードからの対応データビットと比較する方法で
あって、複数の第１スイッチを並列に配置するステップ
を含み、各第１スイッチは、第１データワードからのデ
ータビットを受取る第１入力と、第２データワードから
の対応データビットを受取る第２入力とを有し、前記第
１データワードおよび第２データワードからの対応デー
タビットを、それぞれ、前記各第１スイッチの前記第１
および第２入力に入力して、前記対応ビットを比較し、
前記第１データワードからのビットが前記第２データワ
ードからのビットに一致すると、第１論理状態出力を与
え、前記第１データワードからのビットが前記第２デー
タワードからのビットに一致しないと、第２論理状態出
力を与えるステップを含み、前記第１スイッチの論理状
態出力を受取る複数の第２スイッチを配置し、すべての
第１論理状態出力が一致すると、第１組合せ論理状態出
力を、すべての第１論理状態出力が一致しないと、第２
組合せ論理状態出力を生成するステップと、比較サイク
ルが終了した後に、前記第２スイッチの組合せ論理状態
出力を用いて、すべての前記出力が同じ論理状態のとき
に、第１分岐ノードと第２分岐ノードとの間の第１電圧
差を与え、すべての前記出力が一致しないときに、第１
分岐ノードと第２分岐ノードとの間の第２電圧差を与え
るステップを含む、データビットの比較方法。（１６）前記比較サイクルを、ＰＲＥＣＨＡＲＧＥ期間
と、ＣＯＭＰＡＲＥ期間と、ＳＥＴ期間とに分け、前記
第１分岐ノードおよび前記第２分岐ノードの両方にセン
ス増幅器を結合し、ＳＥＴ期間中に、前記第１分岐ノー
ドと前記第２分岐ノードとの間の電圧差を増幅する上記
（１５）に記載のデータビットの比較方法。（１７）前記ＣＯＭＰＡＲＥ期間の終りの電圧を、すべ
ての前記出力が一致すると、前記第２分岐ノードよりも
前記第１分岐ノードにおいて大きくなるようにし、すべ
ての前記出力が一致しないと、前記第１分岐ノードより
も前記第２分岐ノードにおいて大きくなるようにするス
テップをさらに含む、上記（１６）に記載のデータビッ
トの比較方法。（１８）前記ＰＲＥＣＨＡＲＧＥ期間中に、前記第１分
岐ノードおよび前記第２分岐ノードに、所定の電圧を供
給するステップをさらに含む、上記（１６）に記載のデ
ータビットの比較方法。（１９）前記ＳＥＴ期間後に、前記第１分岐ノードと前
記第２分岐ノードとの間に、第１電圧差または第２電圧
差が存在するか否かを指示するステップをさらに含む、
上記（１６）に記載のデータビットの比較方法。（２０）前記第１電圧差および前記第２電圧差の極牲
が、前記第１分岐ノードと第２分岐ノードとの間で逆で
ある、上記（１５）に記載のデータビットの比較方法。

【図面の簡単な説明】

【図１】ＸＯＲゲートとＯＲゲートとの組合せを用いる
従来例のデジタル・コンパレータ回路を示す図である。

【図２】この発明の高速コンパレータ回路の実施例の主
要部を示す図である。

【図３】この発明の高速コンパレータ回路の実施例の主
要部を示す図である。

【図４】図２および図３の高速コンパレータの主要部と
相互作用する、この発明の単一ＸＯＲ回路の一例を示す
図である。

【図５】図２および図３の高速コンパレータの主要部と
相互作用する、この発明のセンス増幅器セッティング回
路を示す図である。

【図６】図２および図３の比較機能のセグメント化の優
先性を説明する、図２，図３，図５に示されたセンス増
幅器の他の例を示す図である。

【図７】第１データワードが第２データワードに一致し
ないときの、図２〜図５のコンパレータ回路の動作を説
明するグラフである。

【図８】第１データワードが第２データワードに一致す
るときの、図２〜図５のコンパレータ回路の動作を説明
するグラフである。

【符号の説明】

４０高速コンパレータ回路４２センス増幅器部４４第１分岐ノード４６第２分岐ノード４８コンパレータ入力部５０プリチャージ部５１プリセット部

フロントページの続き (72)発明者テリー・アイヴァン・チャッペルアメリカ合衆国ニューヨーク州エイマウォークアデルコート１ (72)発明者ブルース・マーティン・フレイシャーアメリカ合衆国ニューヨーク州マウントキスコティンバーリッジ 45 (72)発明者スタンレイ・エヴァレット・シュースターアメリカ合衆国ニューヨーク州グラニテスプリングスリチャードソマーズロード 19

Claims

【特許請求の範囲】

【請求項１】第１入力への第１データワードからデータ
ビットをそれぞれ受取り、第２入力への第２データワー
ドから対応データビットを受取る、複数の第１スイッチ
手段を備え、各第１スイッチ手段は、前記第１データワ
ードからのデータビットが前記第２データワードからの
データビットに一致すると、第１論理状態出力を与え、
前記第１データワードからのデータビットが前記第２デ
ータワードからのデータビットに一致しないと、第２論
理状態出力を与え、互いに並列に接続され、前記複数の第１スイッチ手段と
それぞれ直列に接続され、前記各第１スイッチ手段の論
理状態出力を入力として受取る複数の第２スイッチ手段
を備え、この第２スイッチ手段は、ビットの一致を表す
前記入力の組合せに応じて、第１組合せ論理状態出力
を、ビットの不一致を表す前記入力の組合せに応じて、
第２組合せ論理状態出力を生成し、第１分岐ノードおよび第２分岐ノードを備え、これら第１分岐ノードおよび第２分岐ノードの両方に結
合され、前記複数の第２スイッチ手段の組合せ論理状態
出力に応じて、ビットの一致を表す組合せ出力を示す、
前記第１分岐ノードと前記第２分岐ノードとの間の第１
電圧差と、ビットの不一致を表す組合せ出力を示す、前
記第１分岐ノードと前記第２分岐ノードとの間の第２電
圧差とを与える第３スイッチ手段を備える、高速コンパ
レータ回路。
【請求項２】前記第１電圧差または前記第２電圧差の発
生を指示する指示器手段をさらに備える、請求項１記載
の高速コンパレータ回路。
【請求項３】前記複数の第１スイッチ手段によって第１
データワードまたは第２データワードを受取る前に、前
記第１分岐ノードおよび前記第２分岐ノードに、所定の
プリチャージ・ポテンシャルを供給するプリチャージ手
段をさらに備える、請求項２記載の高速コンパレータ回
路。
【請求項４】前記プリチャージ手段は、前記第１分岐ノ
ードと前記第２分岐ノードとの間の電圧差を制限する手
段を有する、請求項３記載の高速コンパレータ回路。
【請求項５】前記指示器手段によって、前記第１電圧差
または前記第２電圧差の発生を指示する前に、前記制限
手段を無効にする手段をさらに備える、請求項４記載の
高速コンパレータ回路。
【請求項６】前記第１分岐ノードおよび前記第２分岐ノ
ードの両方に結合され、前記第１分岐ノードと前記第２
分岐ノードとの間の電圧差を増幅するセンス増幅器手段
をさらに備える、請求項１記載の高速コンパレータ回
路。
【請求項７】前記複数の第１スイッチ手段は、ＸＯＲ要
素よりなる、請求項１記載の高速コンパレータ回路。
【請求項８】前記複数の第２スイッチ手段および第３ス
イッチ手段は、トランジスタをよりなる、請求項１記載
の高速コンパレータ回路。
【請求項９】前記複数の第１スイッチ手段と、前記複数
の第２スイッチ手段と、前記第３スイッチ手段とは、高
速コンパレータ回路のセグメントを有し、高速コンパレ
ータ回路は複数の前記セグメントを有する、請求項１記
載の高速コンパレータ回路。
【請求項１０】並列に動作する複数の第１スイッチを備
え、各第１スイッチは、第１データワードのデータビッ
トの第１入力と、第２データワードの対応データビット
の第２入力とを有し、前記第１データワードのデータビ
ットが前記第２データワードのデータビットに一致する
と、第１論理状態出力を与え、前記第１データワードの
データビットが前記第２データワードのデータビットに
一致しないと、第２論理状態出力を与え、前記複数の第１スイッチの出力に結合され、前記複数の
第１スイッチによる前記データビットの比較サイクルの
終了後に動作し、すべての前記出力が同じ論理状態にあ
るときに第１出力を与え、全ての前記出力が同じ論理状
態にないときに、第２出力を与える第２の手段と、第１分岐ノードおよび第２分岐ノードと、前記第２手段の出力に結合され、前記複数の第１スイッ
チ手段による前記データビットの比較サイクルの終了後
に動作し、すべての前記出力が同じ論理状態にあるとき
には、前記第１分岐ノードと前記第２分岐ノードとの間
の第１電圧差を、すべての前記出力が同じ論理状態にな
いときには、前記第１分岐ノードと前記第２分岐ノード
との間の第２電圧差を与える第３手段と、前記第１分岐ノードと前記第２分岐ノードとの間に結合
され、前記電圧差を増幅するセンス増幅器手段とを備え
る、高速コンパレータ回路。
【請求項１１】前記比較サイクルを、ＰＲＥＣＨＡＲＧ
Ｅ期間と、ＣＯＭＰＡＲＥ期間と、ＳＥＴ期間とに分け
る手段と、前記ＳＥＴ期間中に前記センス増幅器手段を
アクティブ化する手段とをさらに備える、請求項１０記
載の高速コンパレータ回路。
【請求項１２】前記第１分岐ノードと前記第２分岐ノー
ドとに結合され、前記ＰＲＥＣＨＡＲＧＥ期間中に、前
記第１分岐ノードと前記第２分岐ノードとに、所定の電
圧を供給するプリチャージ手段をさらに備える、請求項
１１記載の高速コンパレータ回路。
【請求項１３】前記第１スイッチは複数のセグメントに
配置され、各セグメントは少なくとも１つのＸＯＲ要素
を有する、請求項１０記載の高速コンパレータ回路。
【請求項１４】前記第２手段と前記第３手段とは、トラ
ンジスタよりなる請求項１０記載の高速コンパレータ回
路。
【請求項１５】第１データワードからの各データビット
を第２データワードからの対応データビットと比較する
方法であって、複数の第１スイッチを並列に配置するステップを含み、
各第１スイッチは、第１データワードからのデータビッ
トを受取る第１入力と、第２データワードからの対応デ
ータビットを受取る第２入力とを有し、前記第１データワードおよび第２データワードからの対
応データビットを、それぞれ、前記各第１スイッチの前
記第１および第２入力に入力して、前記対応ビットを比
較し、前記第１データワードからのビットが前記第２デ
ータワードからのビットに一致すると、第１論理状態出
力を与え、前記第１データワードからのビットが前記第
２データワードからのビットに一致しないと、第２論理
状態出力を与えるステップを含み、前記第１スイッチの論理状態出力を受取る複数の第２ス
イッチを配置し、すべての第１論理状態出力が一致する
と、第１組合せ論理状態出力を、すべての第１論理状態
出力が一致しないと、第２組合せ論理状態出力を生成す
るステップと、比較サイクルが終了した後に、前記第２スイッチの組合
せ論理状態出力を用いて、すべての前記出力が同じ論理
状態のときに、第１分岐ノードと第２分岐ノードとの間
の第１電圧差を与え、すべての前記出力が一致しないと
きに、第１分岐ノードと第２分岐ノードとの間の第２電
圧差を与えるステップを含む、データビットの比較方
法。
【請求項１６】前記比較サイクルを、ＰＲＥＣＨＡＲＧ
Ｅ期間と、ＣＯＭＰＡＲＥ期間と、ＳＥＴ期間とに分
け、前記第１分岐ノードおよび前記第２分岐ノードの両
方にセンス増幅器を結合し、ＳＥＴ期間中に、前記第１
分岐ノードと前記第２分岐ノードとの間の電圧差を増幅
する請求項１５記載のデータビットの比較方法。
【請求項１７】前記ＣＯＭＰＡＲＥ期間の終りの電圧
を、すべての前記出力が一致すると、前記第２分岐ノー
ドよりも前記第１分岐ノードにおいて大きくなるように
し、すべての前記出力が一致しないと、前記第１分岐ノ
ードよりも前記第２分岐ノードにおいて大きくなるよう
にするステップをさらに含む、請求項１６記載のデータ
ビットの比較方法。
【請求項１８】前記ＰＲＥＣＨＡＲＧＥ期間中に、前記
第１分岐ノードおよび前記第２分岐ノードに、所定の電
圧を供給するステップをさらに含む、請求項１６記載の
データビットの比較方法。
【請求項１９】前記ＳＥＴ期間後に、前記第１分岐ノー
ドと前記第２分岐ノードとの間に、第１電圧差または第
２電圧差が存在するか否かを指示するステップをさらに
含む、請求項１６記載のデータビットの比較方法。
【請求項２０】前記第１電圧差および前記第２電圧差の
極牲が、前記第１分岐ノードと第２分岐ノードとの間で
逆である、請求項１５記載のデータビットの比較方法。