JPH08106736A - Digital code-error correction device - Google Patents

Digital code-error correction device

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Publication number
JPH08106736A
JPH08106736A JP24366794A JP24366794A JPH08106736A JP H08106736 A JPH08106736 A JP H08106736A JP 24366794 A JP24366794 A JP 24366794A JP 24366794 A JP24366794 A JP 24366794A JP H08106736 A JPH08106736 A JP H08106736A
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JP
Japan
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data
register
output
input
word
Prior art date
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Pending
Application number
JP24366794A
Other languages
Japanese (ja)
Inventor
Osamu Kawamae
治 川前
Munehiro Nishioka
宗洋 西岡
Toshifumi Takeuchi
敏文 竹内
Izumi Kimura
いづみ 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP24366794A priority Critical patent/JPH08106736A/en
Publication of JPH08106736A publication Critical patent/JPH08106736A/en
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  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

PURPOSE: To correct an error data without extending an adder by correcting an error by operation different from the normal time when a monaural signal is output from two-channel stereo data. CONSTITUTION: When a monaural signal is output, the mean value of data at every one channel held in shift register circuits 1, 2 is obtained by a series type adder 4, and input to the register 2 as the monaural signal. When there is an error in either of the one channel data at that time, a monaural data, in which a previous value before one held in a register 3 is kept, is input to the register 2 through a selector, and the sum of the half data of the monaural data and the half data of the register 2 is acquired by the adder 4, and output through a register circuit 5 as a data obtained by interpolating the mean value from before and after data. Accordingly, the data can be converted into the monaural signals acquired by interpolating the means value or interpolating the previous value by one series type adder.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明はPCMオーディオ再生装
置に係り、特に誤りデータを平均値補間及び前値保持す
るに好適なディジタル符号誤り装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a PCM audio reproducing apparatus, and more particularly to a digital code error apparatus suitable for mean value interpolation and holding of a preceding value of error data.

【0002】[0002]

【従来の技術】PCMオーディオ機器は、アナログ信号
をディジタル信号に変換し、それに誤り検出訂正符号を
付加し記録媒体に記録再生する。再生時に発生するデー
タの誤りは、上記誤り検出訂正符号により検出、訂正処
理が施されるが、訂正不可能なデータについては、一般
的に、平均値補間及び前値保持と言った手段により補正
を加える。従来このディジタル符号誤り補正装置は、昭
61−126670号に記載のように、加算回路を用い
て、直列演算処理を行う構成となっていて、2チャンネ
ルによるステレオ再生における平均値補間及び前値保持
を実現する。また、該加算回路を用いて、2チャンネル
のステレオ信号の平均値を計算し、これをモノラル信号
として出力できる。
2. Description of the Related Art A PCM audio device converts an analog signal into a digital signal, adds an error detection / correction code to the digital signal, and records / reproduces on / from a recording medium. Data errors that occur during playback are detected and corrected by the error detection / correction code described above, but uncorrectable data is generally corrected by means such as mean value interpolation and previous value holding. Add. Conventionally, this digital code error correction device is configured to perform serial arithmetic processing using an adder circuit as described in Japanese Patent Laid-Open No. 61-126670, and has an average value interpolation and a previous value hold in stereo reproduction by two channels. To realize. Further, the addition circuit can be used to calculate the average value of the stereo signals of two channels and output it as a monaural signal.

【0003】[0003]

【発明が解決しようとする課題】上記従来技術におい
て、モノラル信号の出力時には、平均値補間及び前値保
持が不可能となり、モノラル出力時の誤りデータ補正機
能は配慮されていなかった。なぜならば、ステレオ信号
のモノラル化のための平均値演算を、ステレオ出力時の
平均値補間に使用する加算回路を用いて行っていること
から、モノラル出力時には、加算回路を平均値補間のた
めに使用できなくなるためである。
In the above prior art, when outputting a monaural signal, it becomes impossible to interpolate the average value and hold the previous value, and the error data correction function at the time of monaural output is not considered. This is because the average value calculation for the monaural conversion of the stereo signal is performed using the adder circuit used for the average value interpolation at the time of stereo output. This is because it cannot be used.

【0004】本発明の目的は、2チャンネルステレオ再
生時における誤りデータ補正機能を変えることなく、モ
ノラル信号化専用の加算回路を新たに設けるのではな
く、従来の加算回路1個によって、2チャンネルステレ
オ入力をモノラル信号化した時でも誤りデータ補正機能
を実現することにある。
The object of the present invention is not to add a new adder circuit dedicated to monaural signal generation without changing the error data correction function at the time of 2-channel stereo reproduction, but to use a conventional adder circuit to provide 2-channel stereo. It is to realize the error data correction function even when the input is converted to a monaural signal.

【0005】[0005]

【課題を解決するための手段】上記の目的は、2チャン
ネルのデータが交互に加わるディジタル符号誤り補正手
段において、オフセットバイナリ表示の2進数データ1
ワードを取り込み、最下位ビットからシリアルに出力す
る第1の記憶手段と、第1の記憶手段の出力を一方の入
力とする第1のデータ選択手段と、該第1のデータ選択
の出力を入力とする第2の記憶手段と、該第2の記憶手
段の出力を一方の入力とする第2のデータ選択手段と、
該第2のデータ選択手段の出力を入力とする第3の記憶
手段と、該第1、第2及び第3の記憶手段の出力を入力
とする第3のデータ選択手段と、該第2及び第3の記憶
手段の出力を入力とする第4のデータ選択手段と、該第
3及び第4のデータ選択手段の出力を入力とする直列形
の加算手段と、該加算手段の出力を入力とする第5のデ
ータ選択手段と、該第5のデータ選択の出力を入力とす
る第4の記憶手段を具備し、該第1のデータ選択手段の
他方の入力としては該加算手段の出力を加え、該第2の
データ選択手段の他方の入力としては該第3の記憶手段
の出力を加え、該第5のデータ選択手段の他方の入力と
しては該第4の記憶手段の出力を加え、さらに、ステレ
オ出力かモノラル出力化の設定手段と、データの正誤の
状態及び、データのチャンネルの種類を示す符号の入力
手段を有し、データの正誤、ステレオ出力かモノラル出
力かの設定状態及び、データのチャンネルの種類によっ
て第1〜第5のデータ選択手段を制御し、誤ったデータ
に対し、該第4の記憶手段のシリアル出力に前値又は前
後のデータからの平均値に補正したデータを得ることを
特徴とするディジタル符号誤り補正手段において、ステ
レオ信号出力時には、従来と同じく第1の記憶手段に誤
りデータが入力された時、それを第3の記憶手段に保持
されているところの同じチャンネルの一個前のデータで
置き換えて、その置き換えたデータが第3の記憶手段に
保持された時に、第1の記憶手段に入力されたデータが
正しい場合は、第1及び第3の記憶手段からの出力を該
直列形の加算手段に入力し、両データの平均値出力を得
て、平均値補間したデータとして第4の記憶手段に入力
し、モノラル信号出力時は、第1及び第2の記憶手段に
保持された片チャンネルずつのデータを出力したものを
該直列形の加算手段に入力し、両データの平均値出力を
得て、モノラル信号化したデータとして第2の記憶手段
に入力し、この時、第1及び第2の記憶手段に保持され
た片チャンネルずつのデータに誤りがある場合は、既に
第3の記憶手段に保持されている1個前のモノラル化さ
れたデータを、前値保持されたデータとして第2の記憶
手段に入力し、このデータが第3の記憶手段に保持され
た時、第2の記憶手段に保持されたモノラルデータが正
しい場合は、第2及び第3の記憶手段からの出力を該直
列形の加算手段に入力し、両モノラルデータの平均値出
力を得て、平均値補間したモノラルデータとして第4の
記憶手段に入力し、そのデータを第4の記憶手段から出
力することにより達成される。
SUMMARY OF THE INVENTION The above object is to provide binary data 1 of offset binary representation in digital code error correction means in which data of two channels are alternately added.
First storage means for fetching a word and serially outputting the least significant bit, first data selection means for receiving one output of the first storage means, and input of the first data selection Second storage means, and second data selection means having one output from the second storage means,
Third storage means for receiving the output of the second data selecting means, third data selecting means for receiving the outputs of the first, second and third storing means, and the second and Fourth data selecting means for receiving the output of the third storing means, serial addition means for receiving the outputs of the third and fourth data selecting means, and an output of the adding means for input And a fourth storage means for receiving the output of the fifth data selection as an input, and the output of the addition means is added to the other input of the first data selection means. , The output of the third storage means is added to the other input of the second data selection means, and the output of the fourth storage means is added to the other input of the fifth data selection means. , Stereo output or monaural output setting means, data correctness state and data It has an input means of a code indicating the type of channel, controls the first to fifth data selecting means depending on the correctness of data, the setting state of stereo output or monaural output, and the type of channel of data, and outputs incorrect data. On the other hand, in the digital code error correction means characterized in that the serial output of the fourth storage means obtains the data corrected to the average value from the previous value or the preceding and following data, when outputting the stereo signal, When the erroneous data is input to the first storage means, it is replaced with the previous data of the same channel held in the third storage means, and the replaced data is held in the third storage means. At this time, if the data input to the first storage means is correct, the outputs from the first and third storage means are input to the serial type addition means, and both data are input. The average value output is obtained and input as average value interpolated data to the fourth storage means, and when the monaural signal is output, the data for each channel held in the first and second storage means is output. Is inputted to the serial type addition means, an average value output of both data is obtained and inputted to the second storage means as data converted into a monaural signal, and at this time, held in the first and second storage means. If there is an error in the data for each channel, the previous monauralized data that is already stored in the third storage means is input to the second storage means as the data that holds the previous value. , When this data is held in the third storage means, and if the monaural data held in the second storage means is correct, the outputs from the second and third storage means are sent to the series-type addition means. Input the average value of both monaural data This is achieved by obtaining a force, inputting the average value to the fourth storage means as monaural data, and outputting the data from the fourth storage means.

【0006】[0006]

【作用】2チャンネルのデータL,Rの平均値であるモ
ノラル信号を出力する必要があれば、最初にデータL,
Rの平均値のモノラル信号の生成を行い、通常動作時と
は異なる誤り補正方法を行うことにより、前値保持、平
均値補間に必要な回路増加を押さえた。
If it is necessary to output a monaural signal which is the average value of the data L and R of the two channels, first the data L and R
By generating a monaural signal of the average value of R and performing an error correction method different from that in the normal operation, it is possible to suppress an increase in circuits required for holding the previous value and interpolating the average value.

【0007】[0007]

【実施例】以下、本発明の一実施例を図1により説明す
る。図1において、取扱うワードのデータはオフセット
バイナリ表示で量子化数は16ビットであり、左右2チ
ャンネルのデータは交互に標本化周波数の繰り返し周期
で加わる。又、各ワードが誤りであるかは、データに付
加された誤り検出符号の処理により、分かっているもの
とする。更に、入力されたデータが左右いずれのチャン
ネルであるかも、分かっているものとする。また、デー
タを左右2チャンネルのステレオ信号のままで出力する
か、データをモノラル信号として出力するかは外部より
設定するものとし、その設定の内容も分かっているもの
とする。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIG. In FIG. 1, the data of the word to be handled is an offset binary representation and the quantization number is 16 bits, and the data of the left and right two channels are alternately added at the repetition period of the sampling frequency. Further, it is assumed that whether or not each word has an error is known by the processing of the error detection code added to the data. Further, it is assumed that it is known which of the left and right channels the input data is. Further, it is assumed that whether to output the data as the left and right two-channel stereo signals as they are or to output the data as a monaural signal is set from the outside, and the contents of the setting are known.

【0008】図1において、1は、16ビット並列デー
タを入力端子1Pからパラレル入力し、出力端子1Q1
6から最下位ビット(以下LSBと記す)を、また出力
端子1Q15からLSBより1ビット上位のビットを、
それぞれ先頭に、データを下位のビットから上位のビッ
トの向きでシリアルに出力(以下シリアル出力)する、
パラレル入力シリアル出力形シフトレジスタ回路(以下
PSシフトレジスタ回路と記す)、2は、1ワード16
ビットのシフトレジスタ回路であり、入力端子2Dから
シリアル入力し、出力端子2Q16からLSBを、また
出力端子2Q15からLSBより1ビット上位のビット
を、それぞれ先頭に、データをシリアル出力するシリア
ル入力シリアル出力形シフトレジスタ回路(シフトレジ
スタ回路と記す)、3は、1ワード16ビットのシフト
レジスタ回路であり、入力端子3Dからシリアル入力
し、出力端子3Q16からLSBを、また出力端子3Q
15からLSBより1ビット上位のビットを、それぞれ
先頭に、データをシリアル出力するシリアル入力シリア
ル出力形シフトレジスタ回路、4は、入力端子4Aと入
力端子4Bに入力されたデータの和を出力端子4Sから
出力する直列形加算回路、5は、1ワード16ビットの
シフトレジスタ回路であり、入力端子5Dからシリアル
入力し、出力端子5Q16からLSBを先頭に、データ
をシリアル出力するシリアル入力シリアル出力形シフト
レジスタ回路、6は、入力端子6Aまたは6Bへの入力
データのいずれかを選択し、出力端子6Yへ出力するデ
ータセレクタ回路、7は、入力端子7Aまたは7Bへの
入力データのいずれかを選択し、出力端子7Yへ出力す
るデータセレクタ回路、8は、入力端子8Aまたは8B
への入力データのいずれかを選択し、出力端子8Yへ出
力するデータセレクタ回路、9は、入力端子9Aまたは
9Bへの入力データのいずれかを選択し、出力端子9Y
へ出力するデータセレクタ回路、10は、入力端子10
Aまたは10Bへの入力データのいずれかを選択し、出
力端子10Yへ出力するデータセレクタ回路、11は、
PSシフトレジスタ回路1にデータを供給する入力端
子、12は、シリアル出力を行う出力端子、13は、入
力端子13Dから入力されたデータをラッチして、出力
端子13Qへ出力するラッチ回路である。
In FIG. 1, reference numeral 1 denotes parallel input of 16-bit parallel data from an input terminal 1P and an output terminal 1Q1.
6 to the least significant bit (hereinafter referred to as LSB), and the output terminal 1Q15 to the bit 1 bit higher than the LSB,
At the beginning of each, data is output serially from the lower bit to the upper bit (hereinafter serial output),
Parallel input serial output type shift register circuit (hereinafter referred to as PS shift register circuit) 2 is 1 word 16
This is a bit shift register circuit that serially inputs data from the input terminal 2D, serially outputs data from the output terminal 2Q16 to the LSB, and from the output terminal 2Q15 to the bit one bit higher than the LSB. A shift register circuit (referred to as a shift register circuit) 3 is a 1-word 16-bit shift register circuit, which serially inputs from an input terminal 3D, outputs LSB from an output terminal 3Q16, and outputs 3Q from an output terminal 3Q.
A serial input serial output type shift register circuit 4 for serially outputting data, each having a bit one bit higher than 15 to the LSB as a head, outputs the sum of the data input to the input terminals 4A and 4B to the output terminal 4S. Is a 1-word 16-bit shift register circuit, which is serially input from the input terminal 5D, and serially outputs data from the output terminal 5Q16 with the LSB first. A register circuit, 6 selects one of the input data to the input terminal 6A or 6B, and outputs it to the output terminal 6Y, and a 7 selects one of the input data to the input terminal 7A or 7B. , A data selector circuit for outputting to the output terminal 7Y, 8 is an input terminal 8A or 8B
The data selector circuit 9 selects any of the input data to the output terminal 8Y and outputs it to the output terminal 8Y. The data selector circuit 9 selects any of the input data to the input terminals 9A and 9B, and outputs the output terminal 9Y.
Data selector circuit 10 for outputting to
The data selector circuit 11 which selects either the input data to A or 10B and outputs it to the output terminal 10Y is
An input terminal that supplies data to the PS shift register circuit 1, 12 is an output terminal that performs serial output, and 13 is a latch circuit that latches the data input from the input terminal 13D and outputs the data to the output terminal 13Q.

【0009】14は、1の出力端子1Q16の出力信
号。
Reference numeral 14 is an output signal of the output terminal 1Q16 of 1.

【0010】15は、1の出力端子1Q15の出力信
号。
Reference numeral 15 is an output signal of the output terminal 1Q15 of 1.

【0011】16は、2の出力端子2Q16の出力信
号。
Reference numeral 16 is an output signal of the output terminal 2Q16 of 2.

【0012】17は、2の出力端子2Q15の出力信
号。
Reference numeral 17 is an output signal of the output terminal 2Q15 of 2.

【0013】18は、3の出力端子3Q16の出力信
号。
Reference numeral 18 denotes an output signal of the output terminal 3Q16 of 3.

【0014】19は、3の出力端子3Q15の出力信
号。
Reference numeral 19 is an output signal of the output terminal 3Q15 of 3.

【0015】20は、8の出力端子8Yの出力信号。Reference numeral 20 is an output signal from the eight output terminals 8Y.

【0016】21は、9の出力端子9Yの出力信号。Reference numeral 21 is an output signal from the output terminal 9Y of 9.

【0017】22は、4の出力端子4Sの出力信号。Reference numeral 22 is an output signal from the four output terminals 4S.

【0018】23は、10の出力端子10Yの出力信
号。
Reference numeral 23 is an output signal from 10 output terminals 10Y.

【0019】24は、5の出力端子5Q16の出力信
号。
24 is an output signal of the output terminal 5Q16 of 5.

【0020】25は、6の出力端子6Yの出力信号。Reference numeral 25 is an output signal from the output terminal 6Y of 6.

【0021】26は、7の出力端子7Yの出力信号。26 is an output signal from the output terminal 7Y of 7.

【0022】27は、13の出力端子13Qの出力信
号。
27 is an output signal from the 13 output terminal 13Q.

【0023】次に本実施例についての動作を図2〜図8
のタイミング図を用いて説明する。最初に、2チャンネ
ルのステレオ信号を出力する場合について説明する。該
タイミング図の左側に記した符号は、図1の各部の信号
に対応するものである。図2はデータに誤りがない状態
におけるタイミング図で、入力端子11にL0,R0,
L1,R1,…の順に各ワードのデータが加わる。図1
のPSシフトレジスタ回路1ではまずL0のデータを取
り込み、出力端子1Q16にLSBから出力し、最後に
最上位ビット(以下MSBと記す)を出力する。次にR
0,L1,R1のデータが加わるごとに、同様の動作を
繰り返し行い、1Q16端子出力に図2の14で示す信
号を得る。出力端子1Q15はLSBより1ビット上位
のビットから出力して、最後に次のデータのLSBを出
力する。データセレクタ6には、6A側にPSシフトレ
ジスタ回路1の出力信号14を入力し、6B側にラッチ
回路13の13Q端子の出力27を入力する。PSシフ
トレジスタ回路1に取り込んだデータが正しいデータの
時、このデータセレクタ6は6A側を選択し、図2の信
号14をシフトレジスタ回路2の2D入力へ加える。デ
ータセレクタ7には、7A側にシフトレジスタ回路2の
端子2Q16の出力16を加え、7B側にシフトレジス
タ回路3の3Q16端子の出力18を加える。ステレオ
信号のモノラル変換を行わない場合、データセレクタ7
は7A側を選択し、図2の16の信号をシフトレジスタ
回路3の3D入力へ加える。データセレクタ8には、8
A側にPSシフトレジスタ回路1の1Q15端子からの
出力信号15を入力し、8B側にシフトレジスタ回路2
の2Q15端子からの出力信号17を入力し、8C側に
シフトレジスタ回路3の3Q15端子からの出力信号1
9を入力する。シフトレジスタ回路3に保持されている
データがPSシフトレジスタ回路1に取り込まれた時に
正しいデータであった場合、このデータセレクタ8は8
C側を選択し、図2の20の信号を直列形加算回路4の
入力4Aに加える。データセレクタ9には、9A側にP
Sシフトレジスタ回路1の1Q15端子からの出力信号
15を入力し、9B側にシフトレジスタ回路3の3Q1
5端子からの出力信号19を入力する。ステレオ信号の
モノラル変換を行わない場合、このデータセレクタ9は
9B側を選択し、図2の信号21を直列形加算回路4の
入力4Bに加える。直列形加算回路4は4Aと4Bの入
力を下位ビットから加算し、出力端子4Sへ出力22の
加算結果を得る。図2の8Y端子出力信号20(この時
は3の端子3Q15の出力信号19と同一)は3Q16
端子出力18のL1データが1ビットだけLSB側にシ
フトしたものである。従って、3Q16端子からL1デ
ータのLSBからMSBまでを出力するのと同じタイミ
ングで、L1データを信号として直列形加算回路4へ入
力しようとすると、L1データのLSBから1ビット上
位のビットから入力が始まるのでLSBが欠落し、最後
のビットとして次のR1データの最初のLSBが入力さ
れてしまう。従って、直列形加算回路4は、8Y信号か
らL1データが入力開始される以前に、3Q16端子の
出力18からのL1データのLSBを先に取り込み、上
位ビットへの繰り上がりを計算する機構を備える必要が
ある。また、最後のビットとして次のR1データの最初
のLSBが入力されてしまわないように、最後のビット
計算時には、その1ビット前のL1データのMSBが保
持されるようなタイミング調整機構も備える。こうし
て、図2の20の入力端子4Aへの入力は、3Q16端
子出力18であるL1データの1/2の値を4Aに入力
しているのと同じになる。4Bも同様である。その結
果、L1の1/2を2個加算したことになるので、図2
の4S出力22にはL1と同じデータが得られる。デー
タセレクタ10には、10A側に直列形加算回路4の出
力22を入力し、10B側にシフトレジスタ回路5の5
Q16端子出力24を加える。ステレオ信号のモノラル
変換を行わない場合、データセレクタ10は10A側を
選択し、図2の22の信号をシフトレジスタ回路5の5
D入力へ加える。出力端子12には、シフトレジスタ回
路5の5Q16端子出力であるところの、図2の12の
信号が得られる。
Next, the operation of this embodiment will be described with reference to FIGS.
This will be described with reference to the timing chart of FIG. First, the case of outputting a 2-channel stereo signal will be described. Reference numerals on the left side of the timing chart correspond to signals of respective portions in FIG. FIG. 2 is a timing chart in a state where there is no error in the data, and L0, R0,
Data of each word is added in the order of L1, R1, ... FIG.
The PS shift register circuit 1 first takes in the data of L0, outputs it from the LSB to the output terminal 1Q16, and finally outputs the most significant bit (hereinafter referred to as MSB). Then R
The same operation is repeated each time the data of 0, L1 and R1 is added, and the signal indicated by 14 in FIG. 2 is obtained at the 1Q16 terminal output. The output terminal 1Q15 outputs from the bit one bit higher than the LSB, and finally outputs the LSB of the next data. In the data selector 6, the output signal 14 of the PS shift register circuit 1 is input to the 6A side, and the output 27 of the 13Q terminal of the latch circuit 13 is input to the 6B side. When the data taken into the PS shift register circuit 1 is correct data, the data selector 6 selects the 6A side and applies the signal 14 of FIG. 2 to the 2D input of the shift register circuit 2. In the data selector 7, the output 16 of the terminal 2Q16 of the shift register circuit 2 is added to the 7A side, and the output 18 of the 3Q16 terminal of the shift register circuit 3 is added to the 7B side. If you do not convert the stereo signal to monaural, the data selector 7
Selects the 7A side and applies the signal 16 in FIG. 2 to the 3D input of the shift register circuit 3. The data selector 8 has 8
The output signal 15 from the 1Q15 terminal of the PS shift register circuit 1 is input to the A side, and the shift register circuit 2 is input to the 8B side.
2Q15 terminal of the output signal 17 is input, and the output signal 1 from the 3Q15 terminal of the shift register circuit 3 is input to the 8C side.
Enter 9. If the data held in the shift register circuit 3 is correct when taken in by the PS shift register circuit 1, the data selector 8 outputs 8
The C side is selected, and the signal 20 in FIG. 2 is applied to the input 4A of the serial adder circuit 4. The data selector 9 has P on the 9A side.
The output signal 15 from the 1Q15 terminal of the S shift register circuit 1 is input, and the 3Q1 of the shift register circuit 3 is input to the 9B side.
Input the output signal 19 from the 5 terminal. When the monaural conversion of the stereo signal is not performed, the data selector 9 selects the 9B side and adds the signal 21 of FIG. 2 to the input 4B of the serial addition circuit 4. The serial addition circuit 4 adds the inputs of 4A and 4B from the lower bits and obtains the addition result of the output 22 to the output terminal 4S. The output signal 20 of the 8Y terminal in FIG. 2 (the same as the output signal 19 of the terminal 3Q15 of 3 at this time) is 3Q16.
The L1 data of the terminal output 18 is shifted by 1 bit to the LSB side. Therefore, if it is attempted to input the L1 data as a signal to the serial addition circuit 4 at the same timing as outputting the LSB to the MSB of the L1 data from the 3Q16 terminal, the input is made from the bit one bit higher than the LSB of the L1 data. Since it starts, the LSB is lost and the first LSB of the next R1 data is input as the last bit. Therefore, the serial adder circuit 4 has a mechanism for fetching the LSB of the L1 data from the output 18 of the 3Q16 terminal first and calculating the carry to the upper bit before the input of the L1 data from the 8Y signal is started. There is a need. Further, in order to prevent the first LSB of the next R1 data from being input as the last bit, a timing adjustment mechanism is provided so that the MSB of the L1 data one bit before the last bit is held when the last bit is calculated. Thus, the input to the input terminal 4A of 20 of FIG. 2 becomes the same as the input of 1/2 of the L1 data, which is the output 18 of the 3Q16 terminal, to 4A. The same applies to 4B. As a result, it means that 1/2 of L1 has been added, so that FIG.
The same data as L1 is obtained at the 4S output 22. To the data selector 10, the output 22 of the serial addition circuit 4 is input to the 10A side, and the 5 of the shift register circuit 5 is input to the 10B side.
Q16 terminal output 24 is added. When the monaural conversion of the stereo signal is not performed, the data selector 10 selects the 10A side, and the signal 22 of FIG.
Add to D input. At the output terminal 12, the signal 12 of FIG. 2, which is the 5Q16 terminal output of the shift register circuit 5, is obtained.

【0024】次に2チャンネルのステレオ信号を出力す
る場合で、データが誤りの場合の図1の動作を、図3及
び図4のタイミング図に示す。図3でL2のデータが誤
っていることから、データセレクタ6は6B側を選択
し、ラッチ回路13の出力27をシフトレジスタ回路2
の入力端子2Dに25として加える。ラッチ回路13
は、直列形加算回路4の出力22をシフトレジスタ回路
2に入力する時のタイミング合わせの回路であり、端子
2Dに入力されるデータはシフトレジスタ回路3の出力
データL1と同じである。これによりR2のデータを取
り込み、シフトするタイミングでは、シフトレジスタ回
路2の出力16には誤ったデータL2の替わりにL1の
データが出力され、データセレクタ7を通りシフトレジ
スタ回路3に入力される。この入れ替えられたデータ
は、その後、図4で示すようにL3データを取り込みシ
フトするタイミングで、シフトレジスタ回路3の出力1
8に表れる。この時取り込んだデータL3が正しい場
合、データセレクタ8は8Aを、データセレクタ9は9
Bを選択し、図4の23で示すように、直列形加算回路
で加算した(L1+L3)/2のデータ22を、データ
セレクタ10を通過してシフトレジスタ回路5に入力す
る。その後、図4で示すようにR3データを取り込みシ
フトするタイミングで出力端子12にL2データの替わ
りに、前後の正しいデータL1,L3の平均値で補間し
たデータ(L1+L3)/2が出力される。
Next, in the case of outputting a stereo signal of 2 channels, the operation of FIG. 1 when the data is erroneous is shown in timing charts of FIG. 3 and FIG. Since the data of L2 is incorrect in FIG. 3, the data selector 6 selects the 6B side and outputs the output 27 of the latch circuit 13 to the shift register circuit 2
It is added as 25 to the input terminal 2D of. Latch circuit 13
Is a circuit for timing adjustment when the output 22 of the serial addition circuit 4 is input to the shift register circuit 2, and the data input to the terminal 2D is the same as the output data L1 of the shift register circuit 3. Thus, at the timing of fetching and shifting the data of R2, the data of L1 is output to the output 16 of the shift register circuit 2 instead of the erroneous data L2, and is input to the shift register circuit 3 through the data selector 7. This replaced data is then output 1 of the shift register circuit 3 at the timing of fetching and shifting the L3 data as shown in FIG.
Appears in 8. If the data L3 fetched at this time is correct, the data selector 8 outputs 8A and the data selector 9 outputs 9A.
B is selected, and the data 22 of (L1 + L3) / 2 added by the serial addition circuit is input to the shift register circuit 5 through the data selector 10 as indicated by 23 in FIG. Then, as shown in FIG. 4, at the timing of fetching and shifting the R3 data, instead of the L2 data, the data (L1 + L3) / 2 interpolated by the average value of the correct data L1 and L3 before and after is output to the output terminal 12.

【0025】前記動作説明ではLチャンネルデータが単
独で誤っている場合を扱ったが、連続して誤った場合
は、図3の動作を繰返す。即ち、2個以上連続して誤っ
たデータに関しては、最初の誤りデータはその前の正し
いデータで置き換えて、前値保持の処理を行う。
In the above description of the operation, the case where the L-channel data is erroneous alone is dealt with. However, when it is continuously erroneous, the operation of FIG. 3 is repeated. That is, regarding two or more consecutive erroneous data, the first erroneous data is replaced with the previous correct data, and the previous value holding process is performed.

【0026】以上はLチャンネルについてのみ説明した
が、Rチャンネルのデータに関しても同一の動作とな
り、同じ結果が得られる。
Although only the L channel has been described above, the same operation is performed for the R channel data and the same result can be obtained.

【0027】又、全く平均値補間や前値保持和行わない
場合は、データセレクタ8の8Aを、データセレクタ9
の9Aを常に選択すればよい。ただし、データの出力端
子12への出力タイミングは早くなる。
If neither average value interpolation nor previous value holding sum is performed, 8A of the data selector 8 is replaced by the data selector 9
9A should always be selected. However, the output timing of the data to the output terminal 12 becomes earlier.

【0028】次に、ステレオ信号のモノラル変換を行う
場合の動作を図5〜図8のタイミング図を用いて説明す
る。最初に、データに誤りがない場合の動作について図
5で説明する。L2データを取り込みシフトするタイミ
ングでは、データセレクタ6は6A側を選択し、PSシ
フトレジスタ回路1出力であるL2信号を、シフトレジ
スタ回路2の2D入力へ加える。このタイミングではデ
ータセレクタ7は7A側を選択し、図5の16の信号を
シフトレジスタ回路3の3D入力へ加える。シフトレジ
スタ回路2に保持されているデータが(L1+R1)/
2であるとき、データセレクタ8は8C側を選択し、図
5の20の信号を直列形加算回路4の入力4Aに加え
る。又、データセレクタ9は9B側を選択し、図5の2
1の信号を直列形加算回路4の入力4Bに加える。直列
形加算回路4の出力22は、シフトレジスタ回路3の出
力18と同じになる。同じくLチャンネルデータを取り
込みシフトするタイミングでは、データセレクタ10は
10A側を選択し、直列形加算回路4の出力22をシフ
トレジスタ回路5の5D入力へ加える。出力端子12に
は、図5の様に、シフトレジスタ回路5の端子5Q16
の出力であるところの{L(−1)+R(−1)}/2
データが、モノラル出力の右スピーカ用信号として得ら
れる。R2データを取り込みシフトするタイミングで
は、PSシフトレジスタ回路1に取り込んだデータが正
しいデータであり、かつシフトレジスタ回路2に取り込
んだデータが正しいデータの時、データセレクタ8は8
B側を選択し、L2データを直列形加算回路4の入力4
Aに加え、データセレクタ9は9A側を選択し、R2デ
ータを直列形加算回路4の入力4Bに加える。従って、
直列形加算回路4の出力22は、L2とR2から作成し
たモノラル信号(L2+R2)/2データとなる。Rチ
ャンネルデータを取り込みシフトするタイミングでは、
データセレクタ6は6B側を選択し、図5の22の上記
(L2+R2)/2データをシフトレジスタ回路2の2
D入力へ加える。又、データセレクタ7は7B側を選択
し、図5の信号18を同回路の3D入力へ加える。又、
データセレクタ10は10B側を選択し、シフトレジス
タ回路5の端子5Q16の出力を5D入力へ加える。出
力端子12には、図5の様に、シフトレジスタ回路5の
端子5Q16の出力であるところの(L1+R1)/2
データが、モノラル出力の左スピーカ用信号として得ら
れる。
Next, the operation for performing monaural conversion of a stereo signal will be described with reference to the timing charts of FIGS. First, the operation when there is no error in the data will be described with reference to FIG. At the timing of fetching and shifting the L2 data, the data selector 6 selects the 6A side and adds the L2 signal, which is the output of the PS shift register circuit 1, to the 2D input of the shift register circuit 2. At this timing, the data selector 7 selects the 7A side and adds the signal 16 in FIG. 5 to the 3D input of the shift register circuit 3. The data held in the shift register circuit 2 is (L1 + R1) /
When it is 2, the data selector 8 selects the 8C side, and adds the signal 20 of FIG. 5 to the input 4A of the serial adder circuit 4. Further, the data selector 9 selects the 9B side, and
The signal of 1 is applied to the input 4B of the serial adder circuit 4. The output 22 of the serial adder circuit 4 becomes the same as the output 18 of the shift register circuit 3. Similarly, at the timing of fetching and shifting the L channel data, the data selector 10 selects the 10A side and adds the output 22 of the serial addition circuit 4 to the 5D input of the shift register circuit 5. The output terminal 12 has a terminal 5Q16 of the shift register circuit 5 as shown in FIG.
Which is the output of {L (-1) + R (-1)} / 2
The data is obtained as a monaural output signal for the right speaker. At the timing of fetching and shifting the R2 data, when the data fetched in the PS shift register circuit 1 is correct data and the data fetched in the shift register circuit 2 is correct data, the data selector 8 outputs 8
Select the B side and input the L2 data to the input 4 of the serial adder circuit 4.
In addition to A, the data selector 9 selects the 9A side and adds the R2 data to the input 4B of the serial addition circuit 4. Therefore,
The output 22 of the serial addition circuit 4 becomes a monaural signal (L2 + R2) / 2 data created from L2 and R2. At the timing of capturing and shifting the R channel data,
The data selector 6 selects the 6B side, and the (L2 + R2) / 2 data of 22 in FIG.
Add to D input. Further, the data selector 7 selects the 7B side and applies the signal 18 of FIG. 5 to the 3D input of the same circuit. or,
The data selector 10 selects the 10B side and adds the output of the terminal 5Q16 of the shift register circuit 5 to the 5D input. As shown in FIG. 5, the output terminal 12 outputs (L1 + R1) / 2 which is the output of the terminal 5Q16 of the shift register circuit 5.
The data is obtained as a monaural output signal for the left speaker.

【0029】次にステレオ信号のモノラル変換を行う場
合で、データに誤りがある時の動作について図6〜図8
で説明する。上記図5と同じタイミングで、L2または
R2データのいずれかが誤りである場合の動作を、図6
に示す。まず、L2データを取り込みシフトするタイミ
ングでは、図5と同様の動作を行う。次に、R2データ
を取り込みシフトするタイミングでは、データセレクタ
8は8C側を、データセレクタ9は9B側を選択し、シ
フトレジスタ回路3の出力であるモノラルデータ(L1
+R1)/2を直列形加算回路4の出力22として得
て、ラッチ回路13、データセレクタ6を通過してシフ
トレジスタ回路2に入力し、前値保持を行う。その後、
図7に示すように、図5と同様のデータセレクタの選択
を行い、データの入力出力を行う。次に、図8のタイミ
ングで、L4データを取り込みシフトするタイミングで
は、データセレクタ8は8B側を、データセレクタ9は
9B側を選択し、モノラルデータ(L1+R1)/2と
(L3+R3)/2の平均値である{(L1+R1)+
(L3+R3)}/2を直列形加算回路4の出力22と
して得る。このデータを、データセレクタ10を通過し
てシフトレジスタ回路5に入力する。その後、R4デー
タを取り込みシフトするタイミングで、出力端子12に
(L2+R2)/2のモノラルデータの替わりに、前後
の正しいモノラルデータ(L1+R1)/2,(L3+
R3)/2の平均値で補間したデータ{(L1+R1)
+(L3+R3)}/2が出力される。
Next, the operation when there is an error in the data when the stereo signal is converted to monaural will be described with reference to FIGS.
Described in. At the same timing as in FIG. 5, the operation when either L2 or R2 data is erroneous is shown in FIG.
Shown in First, at the timing of loading and shifting the L2 data, the same operation as in FIG. 5 is performed. Next, at the timing of fetching and shifting the R2 data, the data selector 8 selects the 8C side and the data selector 9 selects the 9B side, and the monaural data (L1 output from the shift register circuit 3 is selected.
+ R1) / 2 is obtained as the output 22 of the serial adder circuit 4, passes through the latch circuit 13 and the data selector 6, and is input to the shift register circuit 2 to hold the previous value. afterwards,
As shown in FIG. 7, the same data selector as in FIG. 5 is selected, and data is input / output. Next, at the timing of fetching and shifting the L4 data at the timing of FIG. 8, the data selector 8 selects the 8B side, the data selector 9 selects the 9B side, and the monaural data (L1 + R1) / 2 and (L3 + R3) / 2 are selected. Average value {(L1 + R1) +
(L3 + R3)} / 2 is obtained as the output 22 of the serial addition circuit 4. This data is input to the shift register circuit 5 through the data selector 10. After that, at the timing of fetching and shifting the R4 data, instead of the (L2 + R2) / 2 monaural data at the output terminal 12, correct preceding and following monaural data (L1 + R1) / 2, (L3 +)
Data interpolated by the average value of R3) / 2 {(L1 + R1)
+ (L3 + R3)} / 2 is output.

【0030】前記動作説明ではL2あるいはR2データ
が単独で誤っている場合を扱ったが、L2とR2が共に
誤った場合も、同様の動作を行う。また、続いて、L3
またはR3のデータが誤っていた場合、図6の動作を繰
返す。即ち、2個以上連続して誤ったモノラルデータに
関しては、最初の誤りモノラルデータはその前の正しい
モノラルデータで置き換えて、前値保持の処理を行う。
In the above description of the operation, the case where the L2 or R2 data is erroneous alone is dealt with, but the same operation is performed when both L2 and R2 are erroneous. Also, subsequently, L3
Alternatively, if the data in R3 is incorrect, the operation of FIG. 6 is repeated. That is, regarding two or more consecutively erroneous monaural data, the first erroneous monaural data is replaced with the previous correct monaural data, and the previous value holding process is performed.

【0031】[0031]

【発明の効果】従来、4ワード分のシフトレジスタ回路
と1個の直列形加算回路で、2チャンネルステレオ信号
のモノラル信号への変換を行った場合、平均値補間また
は前値保持を行えなかったが、本発明によりステレオ信
号再生時のみでなく、モノラル信号への変換を行った場
合でも平均値補間または前値保持を行えるという効果が
ある。
EFFECT OF THE INVENTION Conventionally, when a 2-channel stereo signal is converted into a monaural signal with a shift register circuit for four words and one serial adder circuit, average value interpolation or previous value holding cannot be performed. However, according to the present invention, the average value interpolation or the previous value holding can be performed not only when the stereo signal is reproduced but also when the conversion to the monaural signal is performed.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例を示す構成図である。FIG. 1 is a configuration diagram showing an embodiment of the present invention.

【図2】ステレオ信号再生時でデータに誤りがない時の
図1の動作を説明するタイミング図である。
FIG. 2 is a timing diagram illustrating the operation of FIG. 1 when there is no error in data during reproduction of a stereo signal.

【図3】ステレオ信号再生時でデータに誤りがある時の
図1の動作を説明するタイミング図である。
FIG. 3 is a timing diagram illustrating the operation of FIG. 1 when data is erroneous during reproduction of a stereo signal.

【図4】図3に続くタイミング図である。FIG. 4 is a timing diagram following FIG.

【図5】ステレオ信号のモノラル信号への変換を行った
場合の、再生時でデータに誤りがない時の図1の動作を
説明するタイミング図である。
FIG. 5 is a timing diagram illustrating the operation of FIG. 1 when there is no error in data during reproduction when a stereo signal is converted into a monaural signal.

【図6】ステレオ信号のモノラル信号への変換を行った
場合の、再生時でデータに誤りがある時の図1の動作を
説明するタイミング図である。
FIG. 6 is a timing chart for explaining the operation of FIG. 1 when there is an error in data during reproduction in the case where a stereo signal is converted into a monaural signal.

【図7】図6に続くタイミング図である。FIG. 7 is a timing diagram following FIG. 6;

【図8】図7に続くタイミング図である。FIG. 8 is a timing diagram following FIG. 7.

【符号の説明】[Explanation of symbols]

1…パラレル入力シリアル出力形16ビットシフトレジ
スタ回路、 2,3,5…16ビットシフトレジスタ回路、 4…直列形加算回路、 6,7,8,9,10…データセレクタ回路、 11…入力端子、 12…出力端子、 20…直列形加算回路入力端子4Aへの入力信号、 20…直列形加算回路入力端子4Bへの入力信号、 22…直列形加算回路出力端子4Sからの出力信号。
1 ... Parallel input serial output type 16-bit shift register circuit, 2, 3, 5 ... 16-bit shift register circuit, 4 ... Serial type adder circuit, 6, 7, 8, 9, 10 ... Data selector circuit, 11 ... Input terminal , 12 ... Output terminal, 20 ... Input signal to serial type addition circuit input terminal 4A, 20 ... Input signal to serial type addition circuit input terminal 4B, 22 ... Output signal from serial type addition circuit output terminal 4S.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 いづみ 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所映像メディア研究所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Izumi Kimura 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Ltd.

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】2チャンネルのオフセットバイナリ表示の
2進数データ1ワードが交互に入力され、その信号を2
チャンネルのままでステレオ信号として、又は2チャン
ネルが同じ内容のモノラル信号としてシリアル出力する
ディジタル符号誤り補正装置で、ステレオ信号出力、モ
ノラル信号出力のいずれの場合も、誤ったデータに対し
その前の正しいデータの値を前値保持、又は前後の正し
いデータからの平均値に補正したデータを得ることを特
徴としたディジタル符号誤り補正装置。
1. One word of binary number data of offset binary display of two channels is alternately input, and the signal is converted into two.
A digital code error correction device that serially outputs the channels as stereo signals or as the two channels as monaural signals having the same content. In either case of stereo signal output or monaural signal output, the correct data before the incorrect data is output. A digital code error correction device characterized in that a data value is held as a previous value or data is corrected to an average value from correct data before and after.
【請求項2】2チャンネルのオフセットバイナリ表示の
2進数データ1ワードが交互に入力されるディジタル符
号誤り補正装置で、そのデータがどちらのチャンネルの
ものかを示す信号と、更にそのデータが正しいか誤りか
を示すフラグも入力され、更にその信号を2チャンネル
のままでステレオ信号として出力するか、2チャンネル
のデータの平均値を生成し、モノラル信号として2チャ
ンネル同時に出力するかを設定する制御信号が入力さ
れ、ステレオ信号出力、モノラル信号出力のいずれの場
合も、シリアル出力として、誤ったデータに対し前のデ
ータの値又は前後の正しいデータからの平均値に補正し
たデータを得ることを特徴とし、基本的に4個のシリア
ル出力形レジスタと1個の直列形加算回路で構成され、 ステレオ信号出力時には、1ワードずつデータを4個の
シリアル出力形レジスタに入力順に保持し、新しいデー
タが入力されるごとに保持するレジスタを1個ずつ移し
て行き、正しいデータに関しては、3番目のレジスタか
ら3番目のレジスタ内のワードの1/2の値のデータを
2系列に分けて、直列形加算回路に入力、加算し、これ
らの和として元の3番目のレジスタ内のワードと同じデ
ータを得て、4番目のレジスタに送って入力し、1番目
のレジスタに入力された順番通りに、入力されたままの
データを4番目のレジスタから出力して、 誤ったデータが1番目のレジスタに入力された時には、
1番目のレジスタから2番目のレジスタにデータを移す
替わりに、3番目のレジスタから直列形加算回路を通過
し4番目のレジスタ入力されるデータを2番目のレジス
タにも入力し、更にこのデータが3番目のレジスタに移
された後のデータ転送の時、1番目のレジスタに保持さ
れているのが正しいデータである場合は、1番目のレジ
スタ内のワードの1/2の値のデータと、3番目のレジ
スタ内のワードの1/2の値のデータを直列形加算回路
に入力、加算し、これらの和として、1番目のレジスタ
内のワードと、3番目のレジスタ内のワードの平均値を
得て、これを誤ったデータの替わりに同じチャンネルの
前後の正しいデータから平均値補間したデータとして、
4番目のレジスタに入力して、また、この時、1番目の
レジスタに保持されているのが誤ったデータである場合
は、3番目のレジスタから3番目のレジスタ内のワード
の1/2の値のデータを2系列に分けて、直列形加算回
路に入力、加算し、これらの和として元の3番目のレジ
スタ内のワードと同じデータを出力として得て、これを
誤ったデータの替わりに同じチャンネルの前の正しいデ
ータで前値保持して補間したデータとして、4番目のレ
ジスタに送って入力し、次の転送タイミングでデータを
4番目のレジスタから出力して、 モノラル信号出力時には、2チャンネルのデータが1番
目のレジスタと2番目のレジスタにそれぞれ保持された
とき、この2個のワードが正しいデータであった場合
は、1番目のレジスタから1番目のレジスタ内のワード
の1/2の値のデータを、2番目のレジスタから2番目
のレジスタ内のワードの1/2の値のデータを、直列形
加算回路に入力、加算し、これらの和として1番目のレ
ジスタ内のワードと、3番目のレジスタ内のワードの平
均値を得られるので、これをモノラル化した信号として
2番目のレジスタに入力し、次の転送タイミングで3番
目のレジスタへ転送してから、次の転送タイミングでは
3番目のレジスタの入力へ該レジスタの出力を接続する
ことで、データをもう1回保持し、その次の転送タイミ
ングで4番目のレジスタへ転送してから、次の転送タイ
ミングでは4番目のレジスタの入力へ該レジスタの出力
を接続することで、データをもう1回保持し、その次の
転送タイミングで前回と同じデータを4番目のレジスタ
から出力することで、2チャンネルのシリアル出力に2
チャンネル分のモノラル信号を出力し、 一方で、2チャンネルのデータが1番目のレジスタと2
番目のレジスタにそれぞれ保持されたとき、この2個の
ワードのいずれか、あるいは両方が誤ったデータであっ
た場合は、これらのステレオ信号のモノラル変換は行わ
ずに、3番目のレジスタから3番目のレジスタ内の、既
にモノラル化してあるワードの1/2の値のデータを2
系列に分けて、直列形加算回路に入力、加算し、これら
の和として元の3番目のレジスタ内のワードと同じデー
タを得て、2番目のレジスタに送って入力し前値保持を
行い、次の転送タイミングで3番目のレジスタへ転送し
てから、次の転送タイミングでは3番目のレジスタにデ
ータをもう1回保持し、その次の転送タイミングで、2
番目のレジスタに保持されているモノラルのデータが前
値保持されていないデータであった場合、2番目のレジ
スタ内のワードの1/2の値のデータと、3番目のレジ
スタ内のワードの1/2の値のデータを直列形加算回路
に入力、加算し、これらの和として、2番目のレジスタ
内のワードと、3番目のレジスタ内のワードの平均値を
得て、誤ったデータの替わりに前後の正しいモノラルの
データから平均値補間したデータを4番目のレジスタに
入力して、2番目のレジスタに保持されているのが前値
保持されているデータである場合は、3番目のレジスタ
から3番目のレジスタ内のワードの1/2の値のデータ
を2系列に分けて、直列形加算回路に入力、加算し、こ
れらの和として元の3番目のレジスタ内のワードと同じ
データを得て、これを誤ったデータの替わりに前の正し
いモノラルのデータで前値保持で補間したデータとし
て、4番目のレジスタに送って入力し、次の転送タイミ
ングでデータを4番目のレジスタから出力して、モノラ
ル信号出力時も、誤りデータに対し、平均値補間または
前値保持補間による補正を実現することを特徴とするデ
ィジタル符号誤り補正装置。
2. A digital code error correction device in which one word of binary data of offset binary representation of two channels is alternately input, and a signal indicating which channel the data belongs to, and whether the data is correct or not. A flag indicating whether or not an error is also input, and further, a control signal for setting whether to output the signal as a stereo signal with the two channels as it is or to generate an average value of the data of the two channels and output the two channels simultaneously as a monaural signal. In both cases of stereo signal output and monaural signal output, serial output is used to obtain the data corrected for the incorrect data to the value of the previous data or the average value from the correct data before and after. Basically, it consists of 4 serial output type registers and 1 serial type adder circuit. When outputting a stereo signal Holds the data one word at a time in the four serial output type registers in the order of input, and moves one register each time new data is input. For correct data, start from the third register. The data of the value of 1/2 of the word in the third register is divided into two series, input to the serial adder circuit and added, and the same data as the word in the original third register is obtained as the sum of these. Then, send the data to the 4th register, input it, output the data that was input as it was input to the 1st register from the 4th register, and input the incorrect data to the 1st register. When done,
Instead of transferring the data from the first register to the second register, the data that passes through the serial adder circuit from the third register and is input to the fourth register is also input to the second register. At the time of data transfer after being transferred to the third register, if the correct data is held in the first register, the data of the value of 1/2 of the word in the first register, The half value data of the word in the third register is input to the serial addition circuit and added, and as the sum of these, the average value of the word in the first register and the word in the third register. And instead of erroneous data, use this as mean value interpolated data from correct data before and after the same channel,
Input to the 4th register, and if the data held in the 1st register is incorrect at this time, the half of the word in the 3rd register The value data is divided into two series, input to the serial adder circuit, added, and the same data as the word in the original third register is obtained as the sum of these, and this is used as a substitute for incorrect data. It is sent to the 4th register as the interpolated data by holding the previous value with the correct data before the same channel and inputting it, and the data is output from the 4th register at the next transfer timing. When outputting the monaural signal, 2 When the channel data is held in the first register and the second register respectively, and if these two words are correct data, the first register to the first register Data of the value of 1/2 of the word in the register is input to the serial adder circuit from the second register and the data of the value of 1/2 of the word in the second register is added. Since the average value of the word in the 1st register and the word in the 3rd register can be obtained, it is input to the 2nd register as a monaural signal and transferred to the 3rd register at the next transfer timing. Then, at the next transfer timing, the output of this register is connected to the input of the third register to hold the data once more, and at the next transfer timing, transfer it to the fourth register, At the next transfer timing, the output of that register is connected to the input of the 4th register to hold the data once more, and at the next transfer timing, the same data as the previous time is transferred from the 4th register. By force, 2 of two channels to the serial output
It outputs monaural signals for channels, while the data for channels 2 is stored in the first register and 2
If either or both of these two words contain incorrect data when stored in the third register, the stereo signals from these three signals are not converted to monaural and the third from the third register. 2 of the half value data of the already monaural word in the register
Divide into series, input to the series addition circuit, add, obtain the same data as the word in the original third register as the sum of these, send it to the second register and input it to hold the previous value, After the data is transferred to the third register at the next transfer timing, the data is held in the third register again at the next transfer timing, and 2 is transferred at the next transfer timing.
If the monaural data held in the 2nd register is the data whose previous value is not held, the data of the value of 1/2 of the word in the 2nd register and 1 of the word in the 3rd register The data of the value of / 2 is input to the serial addition circuit and added, and the average value of the word in the second register and the word in the third register is obtained as the sum of these, and incorrect data is replaced. Input the mean value interpolated data from the correct monaural data before and after to the 4th register, and if the 2nd register holds the previous value held, the 3rd register Data of the value of 1/2 of the word in the third register is divided into two series, input to the serial addition circuit, added, and the same data as the word in the original third register is added as the sum of these. Get this Is sent to the 4th register as the data interpolated by holding the previous value with the previous correct monaural data instead of erroneous data and input, and the data is output from the 4th register at the next transfer timing to A digital code error correction device characterized by realizing correction by mean value interpolation or previous value holding interpolation for error data even when a signal is output.
【請求項3】2チャンネルのデータが交互に加わるディ
ジタル符号誤り補正装置において、オフセットバイナリ
表示の2進数データ1ワードを取り込み、最下位ビット
からシリアルに出力する第1のシフトレジスタ回路と、
該第1のシフトレジスタ回路の出力を一方の入力とする
第1のデータ選択手段と、該第1のデータ選択の出力を
入力とする第2のシフトレジスタ回路と、該第2のシフ
トレジスタ回路の出力を一方の入力とする第2のデータ
選択手段と、該第2のデータ選択手段の出力を入力とす
る第3のシフトレジスタ回路と、該第1、第2及び第3
のシフトレジスタ回路の出力を入力とする第3のデータ
選択手段と、該第2及び第3のシフトレジスタ回路の出
力を入力とする第4のデータ選択手段と、該第3及び第
4のデータ選択手段の出力を入力とする直列形の加算回
路と、該加算回路の出力を入力とする第5のデータ選択
手段と、該第5のデータ選択の出力を入力とする第4の
シフトレジスタ回路を具備し、該第1のデータ選択手段
の他方の入力としては該加算回路の出力を加え、該第2
のデータ選択手段の他方の入力としては該第3のシフト
レジスタ回路の出力を加え、該第5のデータ選択手段の
他方の入力としては該第4のシフトレジスタ回路の出力
を加え、さらに、ステレオ出力かモノラル出力かの設定
手段と、データの正誤の状態及び、データのチャンネル
の種類を示す符号の入力手段を有し、データの正誤、ス
テレオ出力かモノラル出力かの設定状態及び、データの
チャンネルの種類によって第1〜第5のデータ選択手段
を制御し、誤ったデータに対し、該第4のシフトレジス
タ回路のシリアル出力に前値又は前後のデータからの平
均値に補正したデータを得ることを特徴とするディジタ
ル符号誤り補正装置。
3. A first shift register circuit for taking in one word of binary data of offset binary representation and outputting it serially from the least significant bit in a digital code error correction device to which data of two channels are alternately applied.
First data selection means having an output of the first shift register circuit as one input, a second shift register circuit having an output of the first data selection as an input, and the second shift register circuit Of the second data selecting means which receives the output of the second data selecting means as one input, a third shift register circuit which receives the output of the second data selecting means as the input, and the first, second and third
Third data selecting means for inputting the output of the shift register circuit, fourth data selecting means for inputting the output of the second and third shift register circuits, and the third and fourth data A serial adder circuit having the output of the selecting means as an input, a fifth data selecting means having the output of the adding circuit as an input, and a fourth shift register circuit having the output of the fifth data selection as an input. The output of the adder circuit is added to the other input of the first data selection means,
Output of the third shift register circuit is added to the other input of the data selecting means, and the output of the fourth shift register circuit is added to the other input of the fifth data selecting means. It has an output or monaural output setting means, an input / output means of a sign indicating the data correctness state and a channel type of the data, and a setting status of the data correctness / stereo output or monaural output and the data channel. Controlling the first to fifth data selection means according to the type of the above, and obtaining the data corrected for the erroneous data in the serial output of the fourth shift register circuit to the previous value or the average value from the preceding and following data. A digital code error correction device characterized by:
JP24366794A 1994-10-07 1994-10-07 Digital code-error correction device Pending JPH08106736A (en)

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