JP3468370B2 - Playback device - Google Patents

Playback device

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JP3468370B2
JP3468370B2 JP13772392A JP13772392A JP3468370B2 JP 3468370 B2 JP3468370 B2 JP 3468370B2 JP 13772392 A JP13772392 A JP 13772392A JP 13772392 A JP13772392 A JP 13772392A JP 3468370 B2 JP3468370 B2 JP 3468370B2
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肇 井上
貴仁 関
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  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Error Detection And Correction (AREA)
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段(図1〜図3、図8及び図2
4) 作用(図1〜図3、図8及び図24) 実施例 (1)全体構成(図1) (2)再生データ処理回路(図2) (3)ビタビ復号回路(図3〜図7) (4)演算回路(図8〜図23) (5)エラー訂正ブロツク(図24) (6)実施例の効果 (7)他の実施例 発明の効果
[Table of Contents] The present invention will be described in the following order. Field of the Invention The means for solving the problems to be solved by the prior art inventions (FIGS. 1 to 3, FIG. 8 and FIG. 2)
4) Operation (FIGS. 1 to 3, 8 and 24) Embodiment (1) Overall configuration (FIG. 1) (2) Playback data processing circuit (FIG. 2) (3) Viterbi decoding circuit (FIGS. 3 to 7) (4) Arithmetic circuit (FIGS. 8 to 23) (5) Error correction block (FIG. 24) (6) Effects of the embodiment (7) Effects of the invention of other embodiments

【0002】[0002]

【産業上の利用分野】本発明は再生装置に関し、例えば
ビデオ信号をデイジタル信号に変換して記録再生するビ
デオテープレコーダに適用し得る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reproducing apparatus, and can be applied to, for example, a video tape recorder for converting a video signal into a digital signal and recording / reproducing it.

【0003】[0003]

【従来の技術】従来、この種のビデオテープレコーダに
おいては、クラス4パーシヤルレスポンス方式を適用し
てデイジタルビデオ信号を記録再生することにより、電
磁変換系の周波数特性を有効に利用してデイジタルビデ
オ信号を効率良く記録再生し得るようになされたものが
提案されている(特願平2-412921号)。
2. Description of the Related Art Conventionally, in this type of video tape recorder, a digital video signal is recorded and reproduced by applying a class 4 partial response method, thereby effectively utilizing the frequency characteristics of an electromagnetic conversion system. There has been proposed a signal recording / reproducing device capable of efficiently recording and reproducing the signal (Japanese Patent Application No. 2-412921).

【0004】すなわちこの種のビデオテープレコーダに
おいては、ビデオ信号を量子化してシリアルデータに変
換した後、順次、次式の演算処理を実行する。
That is, in this type of video tape recorder, after the video signal is quantized and converted into serial data, the arithmetic processing of the following equation is sequentially executed.

【0005】[0005]

【数1】 [Equation 1]

【0006】ここでDは遅延オペレータを、MOD2は
2の剰余を表す。このようにすればビデオテープレコー
ダにおいては、符号間干渉を有効に利用して、中域にス
ペクトラムが集中するような記録データを生成すること
ができる。従つて、このようにして生成した記録データ
を順次磁気テープに記録すれば、電磁変換系でCN比が
最大になる近辺にスペクトラムを集中させることがで
き、電磁変換系の周波数特性を有効に利用してビデオ信
号を効率良く記録し得る。
Here, D represents a delay operator, and MOD2 represents a remainder of 2. In this way, in the video tape recorder, it is possible to effectively use intersymbol interference and generate recorded data such that the spectrum is concentrated in the middle band. Therefore, by sequentially recording the recording data thus generated on the magnetic tape, the spectrum can be concentrated in the vicinity of the maximum CN ratio in the electromagnetic conversion system, and the frequency characteristics of the electromagnetic conversion system can be effectively used. The video signal can be recorded efficiently.

【0007】さらに再生系においては、磁気ヘツドを介
して得られる再生信号をデイジタル信号に変換した後、
所定の演算回路で(1+D)の演算処理を実行する。す
なわち電磁変換系は、微分特性を有することにより、遅
延オペレータDを用いて周波数特性を(1−D)で表す
ことができる。
Further, in the reproducing system, after converting the reproducing signal obtained through the magnetic head into a digital signal,
A predetermined arithmetic circuit executes (1 + D) arithmetic processing. That is, since the electromagnetic conversion system has the differential characteristic, the frequency characteristic can be represented by (1-D) using the delay operator D.

【0008】従つて再生時、再生信号に対して(1+
D)の演算処理を実行すれば、再生系全体の伝達関数を
次式で表し得、記録時の演算処理に対して、記録再生系
全体として伝達関数を1に設定することができる。
Therefore, at the time of reproduction, (1+
If the calculation process of D) is executed, the transfer function of the entire reproduction system can be expressed by the following equation, and the transfer function can be set to 1 for the entire recording / reproduction system for the calculation process at the time of recording.

【0009】[0009]

【数2】 [Equation 2]

【0010】これによりこの種のビデオテープレコーダ
においては、この演算結果を復号して、デイジタルビデ
オ信号を効率良く記録再生し得る。
As a result, in this type of video tape recorder, the result of this operation can be decoded to efficiently record and reproduce the digital video signal.

【0011】ところでこのようにしてクラス4パーシヤ
ルレスポンス方式を利用してデイジタル信号を記録再生
する場合、記録再生系全体として伝達関数を1に設定し
得るのに対し、磁気ヘツドに入力される記録信号に注目
して再生系全体を見ると、伝達関数を(1−D2 )で表
すことができる。これにより(1+D)の演算処理を実
行した後、その出力データを奇数列及び偶数列に分解す
れば、それぞれ奇数列及び偶数列の出力データにおいて
は、連続するデータを(1−D)の相関関係で表わすこ
とができる。
By the way, when a digital signal is recorded / reproduced by using the class 4 partial response method in this way, the transfer function can be set to 1 in the entire recording / reproducing system, whereas the recording input to the magnetic head is performed. Looking at the entire reproduction system focusing on the signal, the transfer function can be represented by (1-D 2 ). As a result, if the output data is decomposed into an odd column and an even column after the operation processing of (1 + D) is performed, continuous data in the output data of the odd column and the even column are correlated with (1-D). It can be represented by a relationship.

【0012】従つて再生系においては、例えばフアーガ
ソンのアルゴリズムを利用したビタビ復号回路を用い
て、それぞれ奇数列及び偶数列の出力データを復号する
ことにより、この相関関係を有効に利用して、正しい復
号結果を得ることができる。
Therefore, in the reproducing system, for example, a Viterbi decoding circuit using the Ferguson algorithm is used to decode the output data of the odd-numbered column and the output data of the even-numbered column, respectively. The decoding result can be obtained.

【0013】すなわちビタビ復号回路においては、1ク
ロツク周期前のゆう度のデータを基準にしてしきい値を
設定し、入力データがこのしきい値データより大きく変
動したとき、ゆう度のデータを更新すと共に、入力デー
タに遷移があつたものと判断する。さらにビタビ復号回
路においては、入力データの相関を利用して遷移と続く
遷移との間の入力データを正しく判断する。
That is, in the Viterbi decoding circuit, a threshold value is set with reference to the likelihood data one clock cycle before, and when the input data fluctuates more than the threshold data, the likelihood data is updated. At the same time, it is determined that there is a transition in the input data. Further, in the Viterbi decoding circuit, the input data between the transition and the subsequent transition is correctly judged by utilizing the correlation of the input data.

【0014】これによりこの種のビデオテープレコーダ
においては、単に所定のしきい値を基準にして再生デー
タを復号する場合に比して、ビツトエラーレートを格段
的に向上し得るようになされている。従つてこの種のビ
デオテープレコーダにおいては、パリテイ符号等を使用
した誤り訂正処理を組み合わせて、高密度記録したデイ
ジタルビデオ信号を確実に再生し得る。
As a result, in this type of video tape recorder, the bit error rate can be remarkably improved as compared with the case where the reproduced data is simply decoded based on a predetermined threshold value. . Therefore, in this type of video tape recorder, it is possible to reliably reproduce a high density recorded digital video signal by combining error correction processing using a parity code or the like.

【0015】[0015]

【発明が解決しようとする課題】ところでこの種のビデ
オテープレコーダにおいて、さらに一段と誤り訂正能力
を向上することができれば、その分記録密度を向上し得
ると共に、再生画像の画質を向上し得る。
By the way, in the video tape recorder of this kind, if the error correction capability can be further improved, the recording density can be improved and the quality of the reproduced image can be improved.

【0016】本発明は以上の点を考慮してなされたもの
で、従来に比してさらに一段と誤り訂正能力を向上する
ことができる再生装置を提案しようとするものである。
The present invention has been made in consideration of the above points, and an object of the present invention is to propose a reproducing apparatus capable of further improving the error correction capability as compared with the prior art.

【0017】[0017]

【課題を解決するための手段】かかる課題を解決するた
め第1の発明においては、順次入力される入力信号を再
生するパーシヤルレスポンス方式を適用した再生装置1
において、入力信号を所定周期でデイジタル信号に変換
して入力データyを出力するアナログデイジタル変換
回路32と、所定のしきい値ΔK−1+1、ΔK−1
1を基準にして入力データyの+マージ及び−マージ
を検出し、+マージ及び−マージの検出結果M+及びM
−に基づいて入力データyを復号して復号データa
を出力すると共に、入力データyのゆう度Δを検出
し、ゆう度Δに基づいてしきい値Δ+1、Δ−1
を更新するビタビ復号回路42と、連続する復号データ
毎に、前後の+マージ及び又は−マージの確からしさの
データCV、CVを検出し、当該検出結果に基づい
て各復号データaの確からしさのデータCVを検出す
る演算回路48とを備えるようにする。
In order to solve such a problem, in the first invention, a reproducing apparatus 1 to which a partial response system for reproducing sequentially input signals is applied.
, An analog digital conversion circuit 32 which converts an input signal into a digital signal at a predetermined cycle and outputs input data y K , and predetermined thresholds Δ K−1 +1 and Δ K−1 −.
The + merging and −merging of the input data y K are detected based on 1 and the detection results M + and M of the + merging and −merging are detected.
The input data y K is decoded based on − to obtain the decoded data a K
Outputs the detect input data y K NoYudo delta K, the threshold delta K + 1 on the basis of the likelihood delta K, delta K -1
And the data CV b and CV f with the probability of + merging and / or −merging before and after each of the continuous decoded data, and the decoded data a K of each decoded data a K based on the detection result. An arithmetic circuit 48 for detecting the probability data CV is provided.

【0018】さらに第2の発明においては、順次入力さ
れる入力信号を再生するパーシヤルレスポンス方式を適
用した再生装置1において、入力信号を所定周期でデイ
ジタル信号に変換して入力データyを出力するアナロ
グデイジタル変換回路32と、所定のしきい値ΔK−1
+1、ΔK−1−1を基準にして入力データyの+マ
ージ及び−マージを検出し、+マージ及び−マージの検
出結果M+及びM−に基づいて入力データyを復号し
て復号データaを出力すると共に、入力データy
ゆう度Δを検出し、ゆう度Δに基づいてしきい値Δ
+1、Δ−1を更新するビタビ復号回路42と、連
続する復号データ毎に、前後の+マージ及び又は−マー
ジの確からしさのデータCV、CVを検出し、当該
検出結果に基づいて各復号データaの確からしさのデ
ータCVを検出する演算回路48と、各復号データa
の確からしさのデータCVに基づいて、復号データa
を誤り訂正処理して出力する誤り訂正回路46とを備え
るようにする。
Further, in the second aspect of the invention, in the reproducing apparatus 1 to which the partial response system for reproducing sequentially input signals is applied, the input signal is converted into a digital signal at a predetermined cycle and the input data y K is output. Analog digital conversion circuit 32 and a predetermined threshold value Δ K-1
The + merging and −merging of the input data y K are detected with reference to +1, Δ K−1 −1, and the input data y K is decoded and decoded based on the detection results M + and M− of the + merging and −merging. outputs the data a K, detects the input data y K NoYudo delta K, the threshold delta based on likelihood delta K
Viterbi decoding circuit 42 that updates K +1 and Δ K −1, and data CV b and CV f of the likelihood of + merging and / or −merging before and after each successive decoded data are detected, and based on the detection result. detecting the likelihood of data CV of each decoded data a K Te an arithmetic circuit 48, the decoded data a K
Of the decoded data a K based on the data CV of the probability of
And an error correction circuit 46 for outputting and performing error correction processing.

【0019】さらに第3の発明において、誤り訂正回路
46は、各復号データaの確からしさのデータCVに
基づいて、復号データaの所定単位毎に最も不確かな
復号データaを検出し、最も不確かな復号データa
をビツト反転して隣接シンボルを出力する隣接シンボル
生成回路132、134と、復号データa及び隣接シ
ンボルを誤り訂正処理し、誤り訂正処理結果に基づいて
復号データa又は隣接シンボルを選択的に出力する誤
り訂正回路130、136、138、140とを備える
ようにする。
[0019] In yet a third aspect of the invention, the error correction circuit 46 based on the data CV of probability of each decoded data a K, detecting the most uncertain decoded data a K for each predetermined unit of decoding data a K , The most uncertain decoded data a K
And the adjacent symbol generation circuits 132 and 134 for bit-inverting and outputting the adjacent symbols, and the decoded data a K and the adjacent symbols are subjected to error correction processing, and the decoded data a K or the adjacent symbols are selectively selected based on the error correction processing result. The error correction circuits 130, 136, 138, 140 for outputting are provided.

【0020】[0020]

【0021】[0021]

【作用】連続する復号データaK 毎に、前後の+マージ
及び又は−マージに基づいて所定の基準値をそれぞれ設
定し、各基準値を基準にして各復号データaK に対応す
る入力データyK の値を検出すれば、簡易に復号データ
K 毎に確からしさのデータCVを検出することができ
る。
For each continuous decoded data a K , a predetermined reference value is set based on the preceding and following + merging and / or −merging, and the input data y corresponding to each decoded data a K is set on the basis of each reference value. By detecting the value of K , it is possible to easily detect the probability data CV for each decoded data a K.

【0022】さらにこのようにして検出した確からしさ
のデータCVに基づいて、復号データaK を誤り訂正処
理して出力すれば、その分誤り訂正能力を向上し得る。
Further, if the decoded data a K is subjected to error correction processing based on the thus detected probability data CV, the error correction capability can be improved accordingly.

【0023】このとき確からしさのデータCVに基づい
て、復号データaK の所定単位毎に最も不確かな復号デ
ータaK を検出し、最も不確かな復号データaK をビツ
ト反転して隣接シンボルを生成し、この隣接シンボルと
復号データaK との誤り訂正処理結果に基づいて復号デ
ータaK 又は隣接シンボルを選択的に出力すれば、簡易
に誤り訂正能力を向上し得る。
At this time, the most uncertain decoded data a K is detected for each predetermined unit of the decoded data a K based on the certainty data CV, and the most uncertain decoded data a K is bit-inverted to generate an adjacent symbol. Then, if the decoded data a K or the adjacent symbol is selectively output based on the error correction processing result of the adjacent symbol and the decoded data a K , the error correction capability can be easily improved.

【0024】[0024]

【実施例】以下図面について、本発明の一実施例を詳述
する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to the drawings.

【0025】(1)全体構成 図1において、1は全体としてビデオテープレコーダを
示し、ビデオ信号処理回路2でビデオ信号をデイジタル
信号に変換した後、所定のブロツクに分割する。さらに
ビデオ信号処理回路2は、このブロツク単位でデイジタ
ルビデオ信号をインターリーブ処理し、誤り訂正回路
(PTG)4で誤り訂正符号を付加して出力する。
(1) Overall Configuration In FIG. 1, reference numeral 1 indicates a video tape recorder as a whole, which is converted into a digital signal by a video signal processing circuit 2 and then divided into predetermined blocks. Further, the video signal processing circuit 2 interleaves the digital video signal on a block-by-block basis, adds an error correction code by an error correction circuit (PTG) 4, and outputs it.

【0026】オーデイオ信号処理回路6は、オーデイオ
信号をデイジタル信号に変換した後、所定のブロツク単
位でインターリーブ処理する。サブコード生成回路8
は、タイムコード、プログラム時間、ユーザID等のサ
ブコードデータを生成する。
The audio signal processing circuit 6 converts the audio signal into a digital signal and then interleaves it in a predetermined block unit. Subcode generation circuit 8
Generates subcode data such as time code, program time, user ID and the like.

【0027】誤り訂正回路(PTG)10は、オーデイ
オ信号処理回路6、サブコード生成回路8の出力データ
に誤り訂正符号を付加して出力し、加算回路12で誤り
訂正回路4の出力データと時分割多重化する。このとき
誤り訂正回路4及び10は、出力データをシリアルデー
タに変換して出力し、これにより加算回路12を介して
時分割多重化してなるシリアルデータを出力する。
The error correction circuit (PTG) 10 adds an error correction code to the output data of the audio signal processing circuit 6 and the sub code generation circuit 8 and outputs the added data. Divide and multiplex. At this time, the error correction circuits 4 and 10 convert the output data to serial data and output the serial data, and thereby output serial data that is time-division multiplexed through the adder circuit 12.

【0028】変調回路(MOD)14は、加算回路12
の出力データに対して、(1)式の演算処理を実行し、
これにより入力データを記録信号に変換する。基準信号
生成回路16は、プリアンブル、ポストアンブル等の基
準信号、ATFトラツキング制御用の基準信号を生成し
て加算回路18に出力し、これにより変調回路14から
出力される記録信号にこの基準信号を重畳する。
The modulator circuit (MOD) 14 includes an adder circuit 12
For the output data of, perform the arithmetic processing of equation (1),
This converts the input data into a recording signal. The reference signal generation circuit 16 generates a reference signal such as a preamble and a postamble, and a reference signal for ATF tracking control, and outputs the reference signal to the adder circuit 18, and the reference signal is added to the recording signal output from the modulation circuit 14. Superimpose.

【0029】イコライザ回路(EQ)20は、加算回路
18の出力信号について、周波数特性を補正した後、増
幅回路22を介して磁気ヘツド24に出力し、これによ
り磁気テープ26に順次デイジタルビデオ信号及びデイ
ジタルオーデイオ信号を記録する。
The equalizer circuit (EQ) 20 corrects the frequency characteristic of the output signal of the adder circuit 18 and then outputs it to the magnetic head 24 through the amplifier circuit 22, thereby sequentially outputting the digital video signal and the digital video signal to the magnetic tape 26. Record the digital audio signal.

【0030】これに対して再生系においては、磁気ヘツ
ド24から出力される再生信号を増幅回路28で増幅し
た後、トラツキング制御回路30に出力する。これによ
りビデオテープレコーダ1においては、トラツキング制
御回路30でATFトラツキング制御用の基準信号を分
離した後、この基準信号に基づいて磁気テープ26をト
ラツキング制御する。
On the other hand, in the reproducing system, the reproducing signal output from the magnetic head 24 is amplified by the amplifier circuit 28 and then output to the tracking control circuit 30. As a result, in the video tape recorder 1, the tracking control circuit 30 separates the reference signal for ATF tracking control, and the tracking control of the magnetic tape 26 is performed based on this reference signal.

【0031】さらに再生系においては、増幅回路28の
出力信号をPLL回路31に与え、ここでクロツク信号
を再生する。アナログデイジタル変換回路(A/D)3
2は、このクロツク信号を基準にして増幅回路28の出
力信号をデイジタル信号に変換し、これにより再生信号
の信号レベルを再生信号のクロツク周期でデイジタル信
号に変換する。
Further, in the reproducing system, the output signal of the amplifier circuit 28 is given to the PLL circuit 31, and the clock signal is reproduced here. Analog digital conversion circuit (A / D) 3
2 converts the output signal of the amplifier circuit 28 into a digital signal with reference to this clock signal, thereby converting the signal level of the reproduced signal into a digital signal at the clock cycle of the reproduced signal.

【0032】イコライザ回路(EQ)34は、アナログ
デイジタル変換回路32の出力データについて、周波数
特性及び振幅特性を補正して出力する。再生データ処理
回路40は、イコライザ回路34の出力データに(1−
D)の演算処理を実行し、これにより記録再生系全体の
伝達関数を値1に設定して再生信号を復号した後、誤り
訂正処理して出力する。これによりビデオテープレコー
ダ1においては、ビデオ信号及びオーデイオ信号をデイ
ジタル信号に変換して記録再生し得るようになされてい
る。
The equalizer circuit (EQ) 34 corrects the frequency characteristics and the amplitude characteristics of the output data of the analog digital conversion circuit 32 and outputs it. The reproduction data processing circuit 40 uses the output data of the equalizer circuit 34 as (1-
The calculation process of D) is executed, whereby the transfer function of the entire recording / reproducing system is set to a value of 1 and the reproduced signal is decoded, and then error correction processing is performed and output. As a result, the video tape recorder 1 can convert a video signal and an audio signal into a digital signal for recording and reproduction.

【0033】(2)再生データ処理回路 図2において、再生データ処理回路40は、演算回路4
1でイコライザ回路34の出力データに(1−D)の演
算処理を実行した後、奇数列及び偶数列に分離してビタ
ビ復号回路42で復号する。
(2) Reproduced Data Processing Circuit In FIG. 2, the reproduced data processing circuit 40 includes an arithmetic circuit 4
In (1), the output data of the equalizer circuit 34 is subjected to a calculation process of (1-D), then separated into an odd number column and an even number column, and decoded by the Viterbi decoding circuit 42.

【0034】時間軸補正回路(TBC)44は、ビタビ
復号回路42から出力される奇数列及び偶数列の復号デ
ータを所定ビツト長さのパラレルデータに変換して出力
する。誤り訂正ブロツク46は、時間軸補正回路44の
出力データについて誤り訂正処理を実行した後、デイジ
タルビデオ信号及びデイジタルオーデイオ信号に分離し
て出力する。
The time axis correction circuit (TBC) 44 converts the decoded data of the odd and even columns output from the Viterbi decoding circuit 42 into parallel data of a predetermined bit length and outputs it. The error correction block 46 performs error correction processing on the output data of the time base correction circuit 44, and then separates and outputs the digital video signal and the digital audio signal.

【0035】このとき演算回路48は、ビタビ復号回路
42から出力される復号データaKについて、各ビツト
の確からしさCVを検出し、誤り訂正ブロツク46は、
この検出結果CVに基づいていわゆる軟判定の手法を適
用して誤り訂正処理を実行するようになされ、これによ
り従来に比して格段的にビツト誤りを向上し得るように
なされている。
At this time, the arithmetic circuit 48 detects the probability CV of each bit in the decoded data a K output from the Viterbi decoding circuit 42, and the error correction block 46
Based on the detection result CV, a so-called soft decision method is applied to execute the error correction processing, whereby the bit error can be significantly improved as compared with the conventional case.

【0036】(3)ビタビ復号回路 図3に示すようにビタビ復号回路42は、フアーガソン
のアルゴリズムを適用して奇数列及び偶数列に分離した
入力データyK を処理する。
(3) Viterbi Decoding Circuit As shown in FIG. 3, the Viterbi decoding circuit 42 processes the input data y K separated into odd and even columns by applying the Ferguson algorithm.

【0037】ここでフアーガソンのアルゴリズムにおい
ては、図4〜図6に示すように、予測入力値SK のマー
ジを検出し、この検出結果に基づいて予測入力値SK
最終的な遷移を決定し、これにより入力データyK を復
号する。このためフアーガソンのアルゴリズムにおいて
は、予測入力値SK が+1から+1又は−1の何れかに
変化したとき+マージ、予測入力値SK が+1から+1
又は−1から−1に連続したときノンマージ、予測入力
値SK が−1から+1又は−1の何れかに変化したとき
−マージと規定し、先ずこのマージを検出することによ
り予測入力値SK の遷移を検出する。
Here, in the Ferguson's algorithm, as shown in FIGS. 4 to 6, the merge of the predicted input values S K is detected, and the final transition of the predicted input values S K is determined based on the detection result. Then, the input data y K is decoded by this. Therefore, in the Ferguson's algorithm, when the predicted input value S K changes from +1 to +1 or -1, + merge, and the predicted input value S K changes from +1 to +1.
Or, it is defined as non-merging when it continues from -1 to -1, and as-merging when the prediction input value S K changes from -1 to +1 or -1. First, the prediction input value S is detected by detecting this merging. Detect K transitions.

【0038】このマージ検出処理は、次式の演算処理を
実行することにより、(3)〜(5)式の何れか関係が
成立するとき、それぞれ+マージ、ノンマージ、−マー
ジと規定する。
This merge detection process is defined as + merge, non-merge, and -merge, respectively, when any of the formulas (3) to (5) is established by executing the arithmetic process of the following formula.

【0039】[0039]

【数3】 [Equation 3]

【数4】 [Equation 4]

【数5】 [Equation 5]

【0040】ここでyK は入力データを表す。Here, y K represents input data.

【0041】さらにΔK-1 は、1クロツク前の入力デー
タyK-1 のゆう度(すなわち入力データyK-1 の確から
しさでなる)を表し、それぞれ+マージ、ノンマージ、
−マージのとき、(6)〜(8)式のように定義され
る。
Further, Δ K-1 represents the likelihood of the input data y K-1 one clock before (that is, the certainty of the input data y K-1 ), and + merge, non-merge, and
-At the time of merging, it is defined as in equations (6) to (8).

【0042】[0042]

【数6】 [Equation 6]

【数7】 [Equation 7]

【数8】 [Equation 8]

【0043】これによりフアーガソンのアルゴリズムに
おいては、1クロツク前のゆう度のデータΔK-1 に対し
て入力データyK が値1以上変化すると、その変化の正
負に応じて−マージ、+マージと判断し、入力データy
K の値に応じてゆう度のデータΔK を更新する。
As a result, in the Ferguson algorithm, when the input data y K changes by 1 or more with respect to the data Δ K-1 of the likelihood one clock before, the merging and the merging are performed depending on whether the change is positive or negative. Judge and input data y
The likelihood data Δ K is updated according to the value of K.

【0044】これに対して入力データyK の変化が小さ
いとき、ノンマージと判断し、1クロツク前のゆう度の
データΔK-1 をそのまま保持する。
On the other hand, when the change in the input data y K is small, it is judged that the data is not merged and the data Δ K-1 of the likelihood one clock before is held as it is.

【0045】このようにしてマージが検出されると、フ
アーガソンのアルゴリズムにおいては、図7に示すよう
にマージ検出結果に基づいてトレリス線図で表されるパ
スを設定し、−マージ及び+マージが検出されると、こ
の間の−マージ及び+マージ間のパスを決定する。これ
によりフアーガソンのアルゴリズムにおいては、このト
レリス線図で表されるパスに基づいて復号結果を出力
し、この実施例の場合、変調回路20で記録データをN
RZI符号化処理することにより、予測入力値SK の値
が変化したとき、値1のデコード結果を出力するのに対
し、予測入力値SK の値が変化しないとき、値0のデコ
ード結果を出力する。
When the merge is detected in this way, in the Ferguson algorithm, a path represented by a trellis diagram is set based on the merge detection result as shown in FIG. Once detected, the path between the-merge and the + merge between them is determined. As a result, in the Ferguson algorithm, the decoding result is output based on the path represented by the trellis diagram, and in the case of this embodiment, the modulation circuit 20 converts the recording data to N.
By performing the RZI encoding process, when the value of the predicted input value S K changes, the decoding result of the value 1 is output, whereas when the value of the predicted input value S K does not change, the decoding result of the value 0 is output. Output.

【0046】なお図7に示す場合においては、−マージ
から3クロツク周期目で+マージ検出結果が得られるこ
とにより、予測入力値SK が−1、+1、+1、+1の
変化を呈したと判断することができ、値1、0、0のデ
コード結果を得ることができる。
In the case shown in FIG. 7, it is assumed that the predicted input value S K changes -1, +1, +1, +1 by obtaining the + merge detection result at the third clock cycle from -merge. It is possible to make a judgment, and it is possible to obtain a decoding result of values 1, 0, 0.

【0047】すなわちビタビ復号回路42においては、
奇数列及び偶数列に分離した入力データyK を加算回路
50、減算回路52に与え、ここで入力データyK 及び
しきい値データTH1(この場合値1でなる)間で、次
式の加減算処理を実行する。
That is, in the Viterbi decoding circuit 42,
The input data y K separated into the odd-numbered column and the even-numbered column is given to the addition circuit 50 and the subtraction circuit 52, and the addition / subtraction of the following equation is performed between the input data y K and the threshold value data TH1 (in this case, the value is 1). Execute the process.

【0048】[0048]

【数9】 [Equation 9]

【数10】 [Equation 10]

【0049】さらにビタビ復号回路42は、ラツチ回路
(R)54、56で加算回路50及び減算回路52の出
力データをラツチした後、それぞれラツチ回路58及び
60を介して減算回路62及び64に出力する。減算回
路62及び64は、ラツチ回路58及び60の出力デー
タを、1クロツク周期前の確からしさのデータΔK-1
ら減算し、その最上位ビツトのデータをプラスマージ検
出結果M+、マイナスマージ検出結果M−として出力す
る。
Further, the Viterbi decoding circuit 42 latches the output data of the adder circuit 50 and the subtractor circuit 52 by the latch circuits (R) 54 and 56, and then outputs it to the subtractor circuits 62 and 64 via the latch circuits 58 and 60, respectively. To do. The subtraction circuits 62 and 64 subtract the output data of the latch circuits 58 and 60 from the probability data Δ K-1 of one clock cycle before, and the data of the highest bit thereof is the positive merge detection result M +, the negative merge detection. The result is output as M-.

【0050】すなわちこの実施例において、アナログデ
イジタル変換回路32(図1)は、負の値を2の補数で
表現する形式を用いて順次入力信号をデイジタル信号に
変換する。
That is, in this embodiment, the analog digital conversion circuit 32 (FIG. 1) sequentially converts an input signal into a digital signal by using a format in which a negative value is represented by 2's complement.

【0051】これに対して減算回路62及び64の演算
結果M1及びM2においては、次式
On the other hand, in the calculation results M1 and M2 of the subtraction circuits 62 and 64,

【数11】 [Equation 11]

【数12】 で表し得、2の補数で負の値を表現する形式を適用した
ことにより、それぞれ次式
[Equation 12] By applying the form that expresses a negative value in 2's complement,

【数13】 [Equation 13]

【数14】 の関係式が成立するとき、最上位ビツトの論理レベルを
切り換えることができる。
[Equation 14] When the relational expression of is satisfied, the logic level of the highest bit can be switched.

【0052】すなわち(13)及び(14)式を変形すれ
ば、次式
That is, if the equations (13) and (14) are modified, the following equation is obtained.

【数15】 [Equation 15]

【数16】 の関係式を得ることができ、これにより(11)式の関係
が成立するとき値0のプラスマージ検出結果M+を得る
ことができるのに対し、(12)式の関係が成立するとき
値1のマイナスマージ検出結果M−を得ることができ、
最上位ビツトのデータだけ検出して、簡易にマージ検出
結果を得ることができる。
[Equation 16] It is possible to obtain the relational expression of, and by this, when the relation of the expression (11) is established, the plus merge detection result M + of the value 0 can be obtained, while when the relation of the expression (12) is established, the value 1 The negative merge detection result M- of
Only the data of the highest bit can be detected to easily obtain the merge detection result.

【0053】ラツチ回路66、68は、それぞれラツチ
回路54、56の出力データをラツチするのに対し、選
択回路70は、マージ検出結果M+、M−に基づいて接
点を切り換え、ラツチ回路66、68の出力データを選
択出力する。
The latch circuits 66 and 68 latch the output data of the latch circuits 54 and 56, respectively, while the selection circuit 70 switches the contacts based on the merge detection results M + and M-, and the latch circuits 66 and 68. Selectively output the output data of.

【0054】比較回路(COM)72は、マージ検出結
果M+、M−に基づいて、(13)式又は(14)式の何れ
かの関係が成立するとき、ラツチ回路74及び76に制
御信号を出力し、これにより選択回路70の出力データ
をラツチ回路74及び76でラツチする。
The comparison circuit (COM) 72 sends a control signal to the latch circuits 74 and 76 when the relation of the equation (13) or (14) is established based on the merge detection results M + and M-. Then, the output data of the selection circuit 70 is latched by the latch circuits 74 and 76.

【0055】これによりビタビ復号回路42は、(13)
又は(14)式の関係が成立するときだけ(6)式及び
(8)式の関係に従つて1クロツク周期前のゆう度のデ
ータΔK を更新し、これによりフアーガソンのアルゴリ
ズムを適用して復号結果を出力するようになされてい
る。
As a result, the Viterbi decoding circuit 42 (13)
Or, only when the relation of formula (14) is established, the likelihood data Δ K one clock cycle before is updated according to the relations of formulas (6) and (8). The decoding result is output.

【0056】このときビタビ復号回路42においては、
予め加算回路50及び減算回路52で(9)、(10)式
の演算処理を実行し、マージ検出結果M+、M−に基づ
いて、その演算処理結果を選択的にラツチ回路74、7
6に蓄積することにより、加算回路50及び減算回路5
2の出力データを選択的に出力するだけでゆう度のデー
タΔK を検出し得、その分短い周期でゆう度のデータΔ
K を更新することができる。
At this time, in the Viterbi decoding circuit 42,
The adder circuit 50 and the subtractor circuit 52 previously execute the arithmetic processing of the expressions (9) and (10), and selectively select the arithmetic processing results based on the merge detection results M + and M-.
By accumulating in 6, the addition circuit 50 and the subtraction circuit 5
The likelihood data Δ K can be detected only by selectively outputting the output data of No. 2, and the likelihood data Δ K can be detected in a shorter period.
K can be updated.

【0057】さらにこのように予め加算回路50及び減
算回路52で(9)、(10)式の演算処理を実行するこ
とにより、ビタビ復号回路42においては、加算回路5
0、減算回路52の出力データを1クロツク周期前まで
に得られたゆう度のデータΔK と減算処理するだけでマ
ージ検出結果M+、M−を検出し得、その分短い周期で
マージ検出結果M+、M−を得ることができる。
Further, in this way, the addition circuit 50 and the subtraction circuit 52 previously execute the arithmetic processing of the equations (9) and (10), so that the addition circuit 5 is added in the Viterbi decoding circuit 42.
0, the merge detection result M +, M- can be detected only by subtracting the output data of the subtraction circuit 52 from the likelihood data Δ K obtained up to one clock cycle before, and the merge detection result can be detected in a shorter cycle. M + and M- can be obtained.

【0058】さらにこのとき入力データyK について、
負の値を2の補数形式で表現することにより、最上位ビ
ツトのデータを出力するだけの簡易な構成で、かつ短い
周期でマージ検出結果M+、M−を得ることができる。
従つて動作周波数の低い演算処理回路で当該ビタビ復号
回路を構成して、確実に再生信号を復号することができ
る。
Further, at this time, for the input data y K ,
By expressing the negative value in the 2's complement format, the merge detection results M + and M- can be obtained with a simple configuration in which only the most significant bit data is output and in a short cycle.
Therefore, the Viterbi decoding circuit can be configured with an arithmetic processing circuit having a low operating frequency to reliably decode the reproduced signal.

【0059】かくしてビタビ復号回路42は、マージ検
出結果M+及びM−をマージバツフア78を介してバツ
フア80に与える。コントローラ82は、マージ検出結
果M+及びM−に基づいてバツフア80に制御信号を出
力する。
Thus, the Viterbi decoding circuit 42 gives the merge detection results M + and M- to the buffer 80 via the merge buffer 78. The controller 82 outputs a control signal to the buffer 80 based on the merge detection results M + and M-.

【0060】バツフア80は、直列接続されたシフトレ
ジスタ回路で構成され、入力データを順次転送すると共
に、コントローラ82の制御信号に基づいて入力データ
の極性を切り換えて転送し、これにより記録信号につい
て復号データを出力する。
The buffer 80 is composed of shift register circuits connected in series and sequentially transfers the input data, and switches the polarity of the input data based on the control signal of the controller 82, and transfers the decoded data. Output the data.

【0061】かくしてビタビ復号回路42においては、
バツフア80の出力データを(1−D)だけ演算処理し
て出力し、これにより記録信号の復号結果を再生信号の
復号結果に変換して出力するようになされている。さら
にビタビ復号回路42においては、+マージ又は−マー
ジが検出されると、マージ演算回路84でそのマージの
確からしさ(すなわちビタビ復号回路から出力される値
1の復号データaK に対応する)を検出し、この検出結
果CVMを出力する。
Thus, in the Viterbi decoding circuit 42,
The output data of the buffer 80 is arithmetically processed by (1-D) and output, and the decoding result of the recording signal is converted into the decoding result of the reproduction signal and output. Further, in the Viterbi decoding circuit 42, when + merging or −merging is detected, the merging operation circuit 84 determines the certainty of the merging (that is, corresponds to the decoded data a K of value 1 output from the Viterbi decoding circuit). The detection result CVM is output.

【0062】ここで減算回路62及び64においては、
(11)及び(12)式で表される演算処理結果M1、M2
が得られることにより、減算回路62及び64の出力デ
ータについてその値を検出すれば、復号データaK につ
いて(3)又は(5)式を充分に満足した入力データy
K によるものか、(3)又は(5)式をぎりぎりで満足
した入力データyK によるものかを判断することができ
る。
Here, in the subtraction circuits 62 and 64,
Calculation processing results M1 and M2 expressed by equations (11) and (12)
By detecting the values of the output data of the subtraction circuits 62 and 64, the input data y that sufficiently satisfies the equation (3) or (5) for the decoded data a K can be obtained.
Or by K, it is possible to determine (3) or (5) by the input data y K satisfying barely equation.

【0063】この場合、(3)又は(5)式をぎりぎり
で満足した入力データyK から得られる復号データaK
は、確からしさが小さいと判断することができる。これ
に対して(3)又は(5)式を充分に満足した入力デー
タyK から得られる復号データaK は、確からしさが充
分に大きいと判断することができる。
In this case, the decoded data a K obtained from the input data y K just satisfying the equation (3) or (5).
Can be judged to be less certain. On the other hand, it can be determined that the decoded data a K obtained from the input data y K that sufficiently satisfies the equation (3) or (5) has a sufficiently high certainty.

【0064】すなわち演算処理結果M1、M2につい
て、その値の大きさを検出すれば、+マージ及び−マー
ジの得られた復号データaK について、その確からしさ
を検出することができる。
That is, if the magnitudes of the values of the arithmetic processing results M1 and M2 are detected, the certainty of the decoded data a K obtained by + merging and −merging can be detected.

【0065】従つて、この演算処理結果M1、M2を有
効に利用して誤り訂正処理等を実行すれば、その分ビツ
ト誤りを向上し得ると考えられる。さらに+マージ及び
−マージの得られた復号データについてだけでなく、復
号データの全てについてこのように確からしさを表すこ
とができれば、さらに誤り訂正処理等に有効に利用し
て、ビツト誤りを向上し得ると考えられる。
Therefore, it is considered that the bit error can be improved if the error correction processing or the like is executed by effectively utilizing the operation processing results M1 and M2. Furthermore, if the probability can be expressed in this way not only for the decoded data obtained by + merging and −merging, but also for all the decoded data, it can be used more effectively for error correction processing, etc., to improve bit errors. It is thought to get.

【0066】そこでこの実施例においては、選択回路8
4から出力される確からしさのデータCVMを基準にし
て演算回路48で全ての復号データについて確からしさ
のデータCVを検出する。
Therefore, in this embodiment, the selection circuit 8
The probability data CV of all the decoded data is detected by the arithmetic circuit 48 on the basis of the probability data CVM output from No. 4.

【0067】ところで(11)及び(12)式においては、
値1の定数項を含んでいることにより、マージ演算回路
84は、減算回路62及び64の出力データから定数1
を減算した後、絶対値化して出力することにより、次式
By the way, in the equations (11) and (12),
By including the constant term of the value 1, the merge operation circuit 84 determines the constant 1 from the output data of the subtraction circuits 62 and 64.
After subtracting

【数17】 で表される確からしさのデータCVMを出力する。[Equation 17] Probability data CVM represented by is output.

【0068】(4)演算回路 図8に示すように演算回路48は、+マージ及び−マー
ジの際に得られる確からしさのデータCVM、ゆう度の
データΔK を基準にして、各復号データaK について確
からしさのデータCVを検出する。このため演算回路4
8は、この+マージ及び−マージの際に得られる確から
しさのデータCVM、ゆう度のデータΔK を基準にして
所定の基準値を設定し、この基準値を基準にして入力デ
ータyK の値を検出することにより、確からしさのデー
タCVを検出する。
[0068] (4) calculating circuit operation as shown in Figure 8 circuit 48 is + merge and - probability of data CVM obtained in the merging, based on the likelihood data delta K, the decoded data a Probability data CV for K is detected. Therefore, the arithmetic circuit 4
Reference numeral 8 sets a predetermined reference value with reference to the certainty data CVM and the likelihood data Δ K obtained at the time of this + merging and −merging, and the input data y K of the input data y K is set with this reference value as a reference. By detecting the value, the probability data CV is detected.

【0069】すなわち図9に示すように、ビタビ復号回
路42においては、連続する入力データyK 、yK+1
K+2 (この場合値を矢印の大きさで示す)のうち、中
間の入力データyK+1 の前後に−マージが検出される場
合がある。この場合図10〜図12に示すように、ビタ
ビ復号回路においては、中間の入力データyK+1 が第1
の入力データyK のゆう度のデータΔK で決まるしきい
値ΔK +1〜ΔK −1の範囲にあるとき、値0の復号結
果が得られる(図10(A)及び(B))。
That is, as shown in FIG. 9, in the Viterbi decoding circuit 42, continuous input data y K , y K + 1 ,
A-merge may be detected before and after the intermediate input data y K + 1 in y K + 2 (the value is indicated by the size of the arrow in this case). In this case, as shown in FIGS. 10 to 12, in the Viterbi decoding circuit, the intermediate input data y K + 1 is the first
When the input data y K is within the range of thresholds Δ K +1 to Δ K −1 determined by the likelihood data Δ K , the decoding result of the value 0 is obtained (FIGS. 10A and 10B). .

【0070】これに対して中間の入力データyK が正側
のしきい値ΔK +1を越えて立ち上がると(図11
(A))、ビタビ復号回路においては、−マージの検出
結果が得られるのに対し、負側のしきい値ΔK −1以下
に立ち下がると、+マージの検出結果が得られる(図1
2(A))。このうち−マージが検出される場合におい
ては、クラス4パーシヤルレスポンスでは得られないこ
とにより、この場合ビタビ復号回路においては、値0の
連続する復号結果を出力する(図11(B))。
On the other hand, when the intermediate input data y K rises above the positive threshold Δ K +1 (see FIG. 11).
(A)), in the Viterbi decoding circuit, - whereas merge detection result is obtained, when falls below the threshold delta K -1 for negative, + merge detection result is obtained (FIG. 1
2 (A)). In this case, when -merging is detected, it cannot be obtained by the class 4 partial response, and thus the Viterbi decoding circuit outputs a continuous decoding result with a value of 0 (FIG. 11 (B)).

【0071】これに対して−マージ、ノンマージ、−マ
ージの検出結果においては、最初の−マージ検出結果が
ノンマージの誤り検出と判断されることにより、ビタビ
復号回路42においては、値0、0の復号結果を得るこ
とができる(図10(B))。これに対して−マージ、
+マージ、−マージが連続する場合、値1の連続する復
号結果を得ることができる(図12(B))。
On the other hand, in the detection results of-merge, non-merge, and-merge, the first-merge detection result is judged to be non-merge error detection, so that the Viterbi decoding circuit 42 has values 0 and 0. The decoding result can be obtained (FIG. 10 (B)). On the other hand-merge,
When + merging and −merging continue, a continuous decoding result with a value of 1 can be obtained (FIG. 12 (B)).

【0072】このことから図13に示すように、−マー
ジで挟まれた中間の入力データyK+1 については、第3
の入力データyK+2 のゆう度ΔK+2 で決まるしきい値Δ
K+2+1を越えて立ち上がる場合はなく、このしきい値
ΔK+2 +1から第1の入力データyK のゆう度ΔK で決
まる負側のしきい値ΔK −1の範囲に位置するとき、値
0に復号されることがわかる。これに対して入力データ
K+1 が負側のしきい値ΔK −1を越えて立ち下がると
き、値1にデコードされることがわかる。
From this, as shown in FIG. 13, for the intermediate input data y K + 1 sandwiched by-merge,
Threshold value Δ determined by the likelihood Δ K + 2 of the input data y K + 2 of
Not if rises beyond the K + 2 +1, located in the range of the threshold delta K + 2 +1 of the negative-side threshold delta K -1 determined by the first input data y K NoYudo delta K It can be seen that the value 0 is decoded when On the other hand, it can be seen that when the input data y K + 1 falls below the negative side threshold value Δ K −1, it is decoded into the value 1.

【0073】従つて、この入力データyK+1 がしきい値
ΔK+2 +1からΔK −1の中間位置CVCに近づけば近
づく程、値0の復号データaK+1 は確からしいと判断し
得るのに対し、中間位置CVCから離れてしきい値Δ
K+2 +1又はΔK −1に近づけば近づく程、値0の復号
データaK+1 は不確かと判断し得る。これに対して値1
にデコードされた場合、負側のしきい値ΔK −1に近づ
けば近づく程不確かと判断し得るのに対し、このしきい
値ΔK −1より負側に大きく立ち下がれば、その分より
確からしいと判断することができる。
Therefore, the closer the input data y K + 1 approaches the intermediate position CVC of the threshold value Δ K + 2 +1 to Δ K −1, the more likely the decoded data a K + 1 with the value 0 is. Although it can be determined, the threshold value Δ away from the intermediate position CVC
The closer to K + 2 +1 or Δ K −1, the more uncertain the decoded data a K + 1 with a value of 0 can be determined. Value 1 for this
When it is decoded into, it is possible to judge the uncertainty as it gets closer to the negative side threshold value Δ K −1, whereas if it falls largely to the negative side from this threshold value Δ K −1, it becomes more than that. You can judge that it is certain.

【0074】ここで中点CVCの値αは、次式Here, the value α of the midpoint CVC is expressed by the following equation:

【数18】 で表し得、これにより入力データyK+1 が値0にデコー
ドされた場合の確からしさの最大値CVmax は、次式
[Equation 18] The maximum value CV max of the probability when the input data y K + 1 is decoded to the value 0 can be expressed by the following equation.

【数19】 で表すことができる。[Formula 19] Can be expressed as

【0075】従つて入力データyK+1 が値0にデコード
された場合、値0の復号データについて、確からしさの
データCV〔data〕は、次式
Therefore, when the input data y K + 1 is decoded into the value 0, the probability data CV [data] for the decoded data with the value 0 is

【数20】 で表すことができる。[Equation 20] Can be expressed as

【0076】これに対して入力データyK+1 が値1にデ
コードされた場合、この場合ビタビ復号回路において+
マージの検出結果が得られ、同時に(17)式で表される
確からしさのデータCVMが得られることにより、次式
On the other hand, when the input data y K + 1 is decoded into the value 1, in this case, + in the Viterbi decoding circuit.
The merge detection result is obtained, and at the same time, the certainty data CVM expressed by the equation (17) is obtained.

【数21】 で示すように、確からしさのデータCV〔data〕を表す
ことができる。
[Equation 21] As shown by, the probability data CV [data] can be represented.

【0077】これに対して図14に示すように、第2の
入力データyK+1 を間に挟んで+マージが連続する場
合、図10〜12について上述した−マージが連続する
場合と同様に判断することができる。
On the other hand, as shown in FIG. 14, when the + merging is continuous with the second input data y K + 1 interposed therebetween, it is similar to the case where the −merging is continuous as described above with reference to FIGS. Can be judged.

【0078】すなわち図15に示すように、この場合−
マージが連続する場合と逆の場合でなることにより、中
間の入力データyK+1 については、第3の入力データy
K+2のゆう度ΔK+2 で決まるしきい値ΔK+2 −1を越え
て立ち下がる場合はなく、このしきい値ΔK+2 −1から
第1の入力データyK のゆう度ΔK で決まる正側のしき
い値ΔK +1の範囲に位置するとき、値0に復号される
ことがわかる。
That is, in this case, as shown in FIG.
Since the merge is continuous and the reverse is the case, the intermediate input data y K + 1 is the third input data y.
The threshold value ΔK + 2 −1 determined by the likelihood ΔK + 2 of K + 2 does not fall, and the threshold of the first input data y K is calculated from this threshold ΔK + 2 −1. It can be seen that when it is located in the range of the positive side threshold Δ K +1 determined by the degree Δ K , the value 0 is decoded.

【0079】これに対して入力データyK+1 が正側のし
きい値ΔK +1を越えて立ち上がるとき、値1にデコー
ドされることがわかる。従つて図16に示すように、こ
の入力データyK+1 がしきい値ΔK+2 −1からΔK +1
の中間位置CVCに近づけば近づく程、値0の復号デー
タは確からしいと判断し得るのに対し、中間位置CVC
から離れてしきい値ΔK+2 −1又はΔK+1に近づけば
近づく程、値0の復号データは不確かと判断し得る。
On the other hand, it can be seen that when the input data y K + 1 rises above the positive threshold Δ K +1 it is decoded into the value 1. Therefore, as shown in FIG. 16, this input data y K + 1 changes from the threshold values Δ K + 2 −1 to Δ K +1.
The closer to the intermediate position CVC, the more likely it is to judge that the decoded data with a value of 0 is more likely, while the intermediate position CVC
The further away from the threshold Δ K + 2 −1 or Δ K +1 the closer the decoded data with the value 0 can be judged to be uncertain.

【0080】従つてこの場合中点CVCの値αは、次式Accordingly, in this case, the value α of the midpoint CVC is

【数22】 で表し得、入力データyK+1 が値0にデコードされた場
合の確からしさの最大値CVmax は、次式
[Equation 22] And the maximum likelihood value CV max when the input data y K + 1 is decoded to a value 0 is

【数23】 で表すことができる。[Equation 23] Can be expressed as

【0081】これにより入力データyK+1 が値0にデコ
ードされた場合、値0の復号データについて、確からし
さのデータCV〔data〕は、次式
As a result, when the input data y K + 1 is decoded into the value 0, the probability data CV [data] of the decoded data with the value 0 is

【数24】 で表すことができる。[Equation 24] Can be expressed as

【0082】これに対して入力データyK+1 が値1にデ
コードされた場合、この場合ビタビ復号回路において+
マージの検出結果が得られることにより、次式
On the other hand, when the input data y K + 1 is decoded into the value 1, in this case, the Viterbi decoding circuit outputs +
By obtaining the merge detection result,

【数25】 で示すように、更新されたゆう度のデータΔK+1 を用い
て、確からしさのデータCV〔data〕を表すことができ
る。
[Equation 25] As shown by, the likelihood data CV [data] can be expressed using the updated likelihood data Δ K + 1 .

【0083】これにより同一マージが連続する場合にお
いて、次に出るマージが+マージのとき、パラメータM
Pを次式
As a result, when the same merge continues, when the next merge is + merge, the parameter M
P is the following formula

【数26】 とおき、次に出るマージが−マージのとき、パラメータ
MPを次式
[Equation 26] Then, when the next merge-is a merge, the parameter MP is

【数27】 とおけば、中点CVCの値αは、次式[Equation 27] In other words, the value α of the midpoint CVC is

【数28】 で表し得、入力データyK+1 が値0にデコードされた場
合の確からしさの最大値CVmax は、次式
[Equation 28] And the maximum likelihood value CV max when the input data y K + 1 is decoded to a value 0 is

【数29】 で表すことができる。[Equation 29] Can be expressed as

【0084】従つて入力データyK+1 が値0にデコード
された場合、値0の復号データについて、確からしさの
データCV〔data〕は、次式
Therefore, when the input data y K + 1 is decoded into the value 0, the probability data CV [data] of the decoded data with the value 0 is

【数30】 で表すことができる。[Equation 30] Can be expressed as

【0085】これに対して入力データyK+1 が値1にデ
コードされた場合は、(21)式((25)式)で表すこと
ができる。
On the other hand, when the input data y K + 1 is decoded into the value 1, it can be expressed by the equation (21) (the equation (25)).

【0086】これに対して前後のマージが異なる場合、
図17に示すように入力データyK+1 を間に挟んで−マ
ージ、+マージが連続する場合と、この逆に+マージ、
−マージが連続する場合とがある。このうち入力データ
K+1 を間に挟んで−マージ、+マージが連続する場
合、入力データyK+1 が正側のしきい値ΔK +1を越え
て立ち上がるとき、−マージの検出結果が得られるのに
対し、正側のしきい値ΔK +1から負側のしきい値ΔK
−1の範囲においてはノンマージの検出結果が、負側の
しきい値ΔK −1以下の範囲においては+マージの検出
結果が得られる。
On the other hand, if the merging before and after is different,
As shown in FIG. 17, the case where the input data y K + 1 is sandwiched between the − merge and the + merge, and the opposite case is the + merge,
-In some cases, merging may be continuous. Among them, when the input data y K + 1 is sandwiched between the − merge and the + merge, when the input data y K + 1 rises beyond the positive side threshold value Δ K +1, the − merge detection result. While the positive threshold Δ K +1 to the negative threshold Δ K
Detection result of Nonmaji in the range of -1, in the threshold delta K -1 or less in the range of negative + merge detection results.

【0087】従つてビタビ復号回路42においては、図
18においてそれぞれ図中にトレリス線図で示すよう
に、入力データyK+1 が正側のしきい値ΔK +1を越え
て立ち上がると値〔0、1、……〕の復号結果が得られ
るのに対し、正側のしきい値ΔK +1から第3の入力デ
ータのゆう度ΔK+2 で決まる負側のしきい値ΔK+2 −1
の範囲で、値〔1、0、……〕の復号結果が得られ、入
力データyK+1 が負側のしきい値ΔK+2 −1以下には立
ち下がらないことが分かる。
Therefore, in the Viterbi decoding circuit 42, when the input data y K + 1 rises above the positive side threshold Δ K +1 as shown by the trellis diagram in FIG. 0, 1, ...] is obtained, whereas the threshold value Δ K +1 on the positive side to the threshold value Δ K + on the negative side determined by the likelihood Δ K + 2 of the third input data. 2 -1
In the range of, the decoding result of the value [1, 0, ...] Is obtained, and it is understood that the input data y K + 1 does not fall below the negative threshold Δ K + 2 −1.

【0088】従つて図19に示すように、入力データy
K+1 が値0にデコードされた場合、しきい値ΔK+2 −1
からΔK +1の中間値CVCに、入力データyK+1 の値
が近づけば近づく程値0の復号データaK+1 は確からし
いと判断し得るのに対し、中間位置CVCから離れてし
きい値ΔK+2 −1又はΔK +1に近づけば近づく程、値
0の復号データaK+1 は不確かと判断し得る。
Therefore, as shown in FIG. 19, input data y
If K + 1 is decoded to the value 0, the threshold Δ K + 2 −1
From the intermediate value CVC of Δ K +1 to the intermediate value CVC of the input data y K + 1 , the decoded data a K + 1 of the value 0 can be judged to be more probable. The closer to the threshold value Δ K + 2 −1 or Δ K +1, the closer the decoded data a K + 1 with the value 0 can be judged to be uncertain.

【0089】これに対して値1にデコードされた場合、
正側のしきい値ΔK +1に近づけば近づく程不確かと判
断し得るのに対し、このしきい値ΔK +1より正側に大
きく立ち上がれば、その分より確からしいと判断するこ
とができる。従つてこの場合、次式
On the other hand, when decoded to the value 1,
The closer to the positive side threshold value Δ K +1, the more uncertain the judgment can be made. On the other hand, if the threshold value Δ K +1 rises to the larger positive side, it can be judged to be more certain. Therefore, in this case,

【数31】 [Equation 31]

【数32】 [Equation 32]

【数33】 [Expression 33]

【数34】 で示すように、(22)〜(25)式と同様に確からしさの
データCV〔data〕を表すことができる。
[Equation 34] As shown in, the probability data CV [data] can be expressed in the same manner as the expressions (22) to (25).

【0090】これに対して図20に示すように、入力デ
ータyK+1 を間に挟んで+マージ、−マージが連続する
場合、入力データyK+1 が正側のしきい値ΔK +1を越
えて立ち上がるとき、−マージの検出結果が得られるの
に対し、正側のしきい値ΔK+1から負側のしきい値Δ
K −1の範囲においてはノンマージの検出結果が、負側
のしきい値ΔK −1以下の範囲においては+マージの検
出結果が得られる。
[0090] On the other hand, as shown in FIG. 20, in between the input data y K + 1 + merge, - if the merge consecutive input data y K + 1 of the positive-side threshold delta K When rising beyond +1, the detection result of-merge is obtained, while the threshold value Δ K +1 on the positive side to the threshold value Δ on the negative side is increased.
A non- merge detection result is obtained in the range of K −1, and a + merge detection result is obtained in the range of the negative threshold Δ K −1 or less.

【0091】従つて図21に示すように、ビタビ復号回
路においては、それぞれ図中にトリスト線図で示すよう
に、入力データyK+1 が正側のしきい値ΔK +1を越え
て立ち上がる場合はなく、第3の入力データyK+2 のゆ
う度ΔK+2 で決まる正側のしきい値ΔK+2 +1から負側
のしきい値ΔK −1の範囲で、値〔1、0、……〕の復
号結果が得られ、負側のしきい値ΔK −1以下の範囲で
値〔0、1、……〕の復号結果が得られる。
Therefore, as shown in FIG. 21, in the Viterbi decoding circuit, the input data y K + 1 rises above the positive side threshold Δ K +1 as shown by the Trist diagram in the figure. but if, in the range of the third input data y K + 2 NoYudo delta K + 2 positive threshold determined by the delta K + 2 +1 from the negative side threshold delta K -1, the value [ ..] are obtained, and the decoding result of the values [0, 1, ...] Is obtained in the range of the negative threshold Δ K −1 or less.

【0092】従つて図22に示すように、入力データy
K+1 が値0にデコードされた場合、しきい値ΔK+2 +1
からΔK −1の中間値CVCに入力データyK+1 の値が
近づけば近づく程、値0の復号データaK+1 は確からし
いと判断し得るのに対し、中間位置CVCから離れてし
きい値ΔK+2 +1又はΔK −1に近づけば近づく程、値
0の復号データaK+1 は不確かと判断し得る。
Therefore, as shown in FIG. 22, input data y
If K + 1 is decoded to the value 0, the threshold Δ K + 2 +1
Therefore, the closer the value of the input data y K + 1 approaches the intermediate value CVC of Δ K −1, the more likely the decoded data a K + 1 with a value of 0 can be determined to be certain. The closer to the threshold value Δ K + 2 +1 or Δ K −1, the more uncertain the decoded data a K + 1 with the value 0 can be determined.

【0093】これに対して値1にデコードされた場合、
負側のしきい値ΔK −1に近づけば近づく程不確かと判
断し得るのに対し、このしきい値ΔK −1より負側に大
きく立ち下がれば、その分より確からしいと判断するこ
とができる。従つてこの場合、次式
On the other hand, when decoded to the value 1,
While may determine that uncertain extent that you move closer to the threshold delta K -1 for negative, if Sagare Standing larger negative than this threshold delta K -1, it is determined that the probable than that amount You can Therefore, in this case,

【数35】 [Equation 35]

【数36】 [Equation 36]

【数37】 [Equation 37]

【数38】 で示すように、(18)〜(21)式と同様に確からしさの
データCV〔data〕を表すことができる。
[Equation 38] As shown in, the probability data CV [data] can be expressed in the same manner as the expressions (18) to (21).

【0094】これにより異なるマージが連続する場合に
おいては、(25)及び(26)式で規定した、パラメータ
MPを用いて、次式
Therefore, when different merges are consecutive, the following formula is used by using the parameter MP defined by the formulas (25) and (26).

【数39】 で中点CVCの値αを表し得、入力データyK+1 が値0
にデコードされた場合の確からしさの最大値CVmax
び確からしさのデータCV〔data〕は、次式
[Formula 39] Can represent the value α of the midpoint CVC, and the input data y K + 1 has the value 0.
The maximum value CV max and the probability data CV [data] when decoded into

【数40】 [Formula 40]

【数41】 で表し得、入力データyK+1 が値1にデコードされた場
合は、(17)式で表し得ることがわかる。
[Formula 41] If the input data y K + 1 is decoded into the value 1, it can be expressed by equation (17).

【0095】これにより前後のマージにかかわらず、中
間の入力データyK+1 の確からしさを共通の演算処理で
検出し得ることがわかる。
From this, it is understood that the probability of the intermediate input data y K + 1 can be detected by the common arithmetic processing regardless of the merging before and after.

【0096】このとき必ずしも中間の入力データyK+1
の前後で+マージ又は−マージが発生するとは限らず、
ノンマージが連続する場合もあることから、確からしさ
を検出しようとする入力データをyobとおき、その前方
向で発生した+マージ又は−マージの入力データをyf
と、その後方向で発生した+マージ又は−マージの入力
データをyb とおいて、入力データyobがそれぞれ値0
及び1に復号された場合、次式
At this time, the intermediate input data y K + 1 is not always required.
+ And-merge do not always occur before and after,
Since there are cases where non-merging continues, the input data for which the likelihood is to be detected is set to y ob , and the + merge or −merge input data generated in the forward direction is set to y f.
And input data of + merge or −merge generated in the subsequent direction is y b, and input data y ob has a value of 0.
And when decoded to 1,

【数42】 [Equation 42]

【数43】 [Equation 43]

【数44】 [Equation 44]

【数45】 で表すことができる。[Equation 45] Can be expressed as

【0097】従つて、入力データyf 及びyb の確から
しさをそれぞれCVf 〔merge 〕及びCVb 〔merge
〕、(43)式で表わされる検出しようとする入力デー
タyobの確からしさのデータをCVob〔data〕とおい
て、この確からしさCVf 〔merge〕及びCVb 〔merge
〕を加算することにより、次式
Therefore, the probabilities of the input data y f and y b are calculated as CV f [merge] and CV b [merge], respectively.
], The probability data of the input data y ob to be detected, which is expressed by the equation (43), is referred to as CV ob [data], and the reliability CV f [merge] and CV b [merge] are defined.
]]

【数46】 [Equation 46]

【数47】 [Equation 47]

【数48】 で表される復号データaK の確からしさCVを検出する
ことができる。
[Equation 48] It is possible to detect the probability CV of the decoded data a K represented by

【0098】これにより復号回路48は、+マージ及び
−マージの際に得られる確からしさのデータCVM(す
なわちCVf 〔merge 〕及びCVb 〔merge 〕でな
る)、ゆう度のデータΔK を基準にして、+マージ及び
−マージ間の復号データaK について確からしさのデー
タCVを検出することができる。
As a result, the decoding circuit 48 uses the certainty data CVM (that is, CV f [merge] and CV b [merge]) and the certainty data Δ K obtained at the time of + merging and −merging as a reference. Thus, it is possible to detect the probability data CV for the decoded data a K between the + merge and the − merge.

【0099】この検出原理に基づいて演算回路48は、
確からしさのデータCVを検出するため、バツフア回路
86、88、90を介して確からしさのデータCVM、
ゆう度のデータΔK 、入力データyK を入力し、これに
より確からしさのデータCVM、ゆう度のデータΔK
入力データyK のタイミングを対応する復号データaK
のタイミングと一致させる。バツフア回路92、94、
96は、それぞれゆう度のデータΔK 、入力データ
K 、復号データaK を所定周期だけ遅延させて出力す
る。
Based on this detection principle, the arithmetic circuit 48
In order to detect the certainty data CV, the certainty data CVM via the buffer circuits 86, 88 and 90,
Likelihood data Δ K and input data y K are input, and as a result, certainty data CVM, likelihood data Δ K ,
Decoded data a K corresponding timing of the input data y K
Match the timing of. Buffer circuits 92, 94,
96 delays the likelihood data Δ K , the input data y K , and the decoded data a K by a predetermined period and outputs the delayed data.

【0100】ラツチ回路96は、バツフア回路96から
出力される復号データaK が値1に立ち上がると、バツ
フア回路92から出力されるゆう度のデータΔK を取り
込んだ後、続く復号データaK が値1に立ち上がるまで
の期間の間、このゆう度のデータΔK を保持する。
When the decoded data a K output from the buffer circuit 96 rises to the value 1, the latch circuit 96 fetches the likelihood data Δ K output from the buffer circuit 92 and then the subsequent decoded data a K. during the period until reaching the value 1, to hold the data delta K of this likelihood.

【0101】演算回路98は、バツフア回路94及びラ
ツチ回路96の出力データを減算した後、絶対値化して
出力する。これにより演算回路98は、(21)、(2
5)、(34)、(38)式で表される復号データaK が値
1のときの確からしさのデータCV〔data〕を検出す
る。
The arithmetic circuit 98 subtracts the output data of the buffer circuit 94 and the latch circuit 96, and then outputs the absolute value. As a result, the arithmetic circuit 98 becomes (21), (2
5) The data CV [data] of the probability when the decoded data a K represented by the equations (34) and (38) has the value 1 is detected.

【0102】同様にバツフア回路100は、復号データ
K が値1に立ち上がると、バツフア回路86から出力
される確からしさのデータCVMを取り込むと共に、所
定周期だけ遅延して復号データaK が値1に立ち上がる
と取り込んだデータを出力する。ラツチ回路102は、
復号データaK が値1に立ち上がると、バツフア回路1
00から出力される確からしさのデータCVMを取り込
んだ後、続く復号データaK が値1に立ち上がるまでの
期間の間、この確からしさのデータCVMを保持する。
Similarly, when the decoded data a K rises to the value 1, the buffer circuit 100 fetches the certainty data CVM output from the buffer circuit 86 and delays the decoded data a K by a predetermined period to obtain the decoded data a K at the value 1. When it rises to, it outputs the captured data. The latch circuit 102 is
When the decoded data a K rises to the value 1, the buffer circuit 1
After the probability data CVM output from 00 is fetched, the probability data CVM is held for a period until the subsequent decoded data a K rises to the value 1.

【0103】加算回路104は、ラツチ回路106を介
してラツチ回路102の出力データを入力すると共に、
バツフア回路100の出力データを受け、その結果得ら
れる加算データを出力する。これにより加算回路104
は、(46)式第2項及び第3項に規定する前後の+マー
ジ及び−マージの際に得られる確からしさのデータCV
M(すなわちCVf〔merge 〕及びCVb 〔merge 〕で
なる)の加算結果を出力する。加算回路108は、選択
回路110を介して演算回路98の加算データを受け、
この加算データと加算回路104の出力データとを加算
して出力する。
The adder circuit 104 inputs the output data of the latch circuit 102 via the latch circuit 106, and
The output data of the buffer circuit 100 is received, and the addition data obtained as a result is output. As a result, the adder circuit 104
Is the data CV of the certainty obtained at the time of + -merging and-merging before and after being defined in the second and third terms of equation (46).
The addition result of M (that is, CV f [merge] and CV b [merge]) is output. The addition circuit 108 receives the addition data of the arithmetic circuit 98 via the selection circuit 110,
The addition data and the output data of the addition circuit 104 are added and output.

【0104】これにより加算回路108においては、復
号データaK が値1に立ち上がるとき、(46)式で表さ
れる確からしさのデータCVを検出し、その検出結果を
出力するようになされている。
As a result, in the adder circuit 108, when the decoded data a K rises to the value 1, the certainty data CV represented by the equation (46) is detected and the detection result is output. .

【0105】これに対して復号データaK が値0のと
き、選択回路110は接点を切り換え、これにより演算
回路98の出力データに代えて演算回路112の出力デ
ータを加算回路108に出力する。すなわちバツフア回
路114は、復号データaK が値1に立ち上がると、バ
ツフア回路90から出力される入力データyK を取り込
むと共に、所定周期だけ遅延して復号データaK が値1
に立ち上がると出力する。
On the other hand, when the decoded data a K has a value of 0, the selection circuit 110 switches the contact and thereby outputs the output data of the arithmetic circuit 112 instead of the output data of the arithmetic circuit 98 to the adder circuit 108. That is, when the decoded data a K rises to the value 1, the buffer circuit 114 takes in the input data y K output from the buffer circuit 90, and delays the decoded data a K by a predetermined period to set the decoded data a K to the value 1.
It outputs when it stands up.

【0106】ラツチ回路116は、バツフア回路96か
ら出力される復号データaK が値1に立ち上がると、バ
ツフア回路114から出力される入力データyK を取り
込んだ後、この復号データaK が続いて値1に立ち上が
るまでの期間の間、この入力データyK を保持する。演
算回路118は、バツフア回路114の出力データと、
ラツチ回路120を介して入力されるラツチ回路116
の出力データとを減算し、その結果得られる減算データ
を1/2に割り算して絶対値化して出力する。
When the decoded data a K output from the buffer circuit 96 rises to the value 1, the latch circuit 116 fetches the input data y K output from the buffer circuit 114 and then the decoded data a K continues. This input data y K is held until the value rises to 1. The arithmetic circuit 118 outputs the output data of the buffer circuit 114,
A latch circuit 116 input via the latch circuit 120.
Is subtracted from the output data, and the subtraction data obtained as a result is divided by 1/2 to be an absolute value and output.

【0107】これにより演算回路118は、(40)式に
対応して、次式
As a result, the arithmetic circuit 118 corresponds to the equation (40) and the following equation

【数49】 で表される確からしさの最大値CVmax を検出する。[Equation 49] The maximum value CV max of the certainty represented by is detected.

【0108】かくして演算回路48においては、(40)
式の確からしさの最大値CVmax に代えて(49)式で表
される確からしさの最大値CVmax を使用して復号デー
タaK の確からしさを検出することにより、その分簡易
な構成で復号データaK の確からしさを検出し得るよう
になされている。
Thus, in the arithmetic circuit 48, (40)
By detecting the certainty of the decoded data a K using the maximum certainty value CV max represented by the equation (49) instead of the maximum certainty value CV max of the equation, a simpler configuration can be achieved. The probability of the decoded data a K can be detected.

【0109】これに対して演算回路122は、バツフア
回路114の出力データとラツチ回路120との出力デ
ータを減算し、その結果得られる減算データを1/2に
割り算して出力する。これにより演算回路122は、
(39)式に対応して、次式
On the other hand, the arithmetic circuit 122 subtracts the output data of the buffer circuit 114 and the output data of the latch circuit 120, divides the subtracted data obtained as a result and outputs it. As a result, the arithmetic circuit 122
Corresponding to equation (39), the following equation

【数50】 で表される中点CVCの値αを検出する。[Equation 50] The value α of the midpoint CVC represented by is detected.

【0110】かくして演算回路48においては、(49)
式に対応して、(39)式の値αに代えて(50)式で表さ
れる値αを使用して復号データaK の確からしさを検出
することにより、その分簡易な構成で復号データaK
確からしさを検出し得るようになされている。
Thus, in the arithmetic circuit 48, (49)
Corresponding to the equation, the value α of the equation (50) is used instead of the value α of the equation (39) to detect the certainty of the decoded data a K , so that the decoding can be performed with a simpler configuration. The accuracy of the data a K can be detected.

【0111】演算回路112は、ラツチ回路124、1
26を介して演算回路118、122の出力データを受
け、これによりこの出力データ及びバツフア回路94の
出力データに基づいて、(41)式の演算処理を実行す
る。これにより演算回路48は、加算回路108を介し
て加算回路104の出力データと演算回路112の出力
データとを加算して出力することにより、復号データa
K が値0のとき、復号データaK の確からしさのデータ
CVを検出するようになされている。
The arithmetic circuit 112 comprises latch circuits 124, 1
The output data of the arithmetic circuits 118 and 122 is received via 26, and thereby the arithmetic processing of the equation (41) is executed based on this output data and the output data of the buffer circuit 94. As a result, the arithmetic circuit 48 adds the output data of the adder circuit 104 and the output data of the arithmetic circuit 112 via the adder circuit 108 and outputs the result, whereby the decoded data a
When K has a value of 0, the data CV having the certainty of the decoded data a K is detected.

【0112】かくして図23に示すように、入力データ
K が値1.5 、−1.5 、0.3 、−1.2 、0.7 、1.8 、0.
5 で連続するとき(図23(A)及び(B))、ビタビ
復号回路42においては、ゆう度のデータΔK に基づい
て、順次マージが検出された後、このマージ検出結果に
基づいて値1、1、0、0、0、1、0の復号結果を得
ることができる。これに対応して演算回路48において
は、前後の+又は−マージについて確からしさのデータ
CVb 、CVf が検出され、この確からしさのデータC
b 、CVf に基づいて各復号データaK 毎に確からし
さのデータCVを検出することができる。
Thus, as shown in FIG. 23, the input data y K has the values 1.5, −1.5, 0.3, −1.2, 0.7, 1.8, 0.
5 (FIGS. 23 (A) and (B)), the Viterbi decoding circuit 42 detects a sequential merge based on the likelihood data Δ K , and then determines a value based on this merge detection result. The decoding result of 1, 1, 0, 0, 0, 1, 0 can be obtained. Correspondingly, the arithmetic circuit 48 detects the probability data CV b and CV f for the + or − merge before and after, and the probability data CV is detected.
Probability data CV can be detected for each decoded data a K based on V b and CV f .

【0113】(5)エラー訂正ブロツク 図24に示すように、エラー訂正ブロツク46は、演算
回路48で検出した確からしさのデータCVを参考にし
て復号データaK を誤り訂正処理する。
(5) Error correction block As shown in FIG. 24, the error correction block 46 performs error correction processing on the decoded data a K with reference to the certainty data CV detected by the arithmetic circuit 48.

【0114】すなわちエラー訂正ブロツク46におい
て、誤り訂正回路(ECC)130は、復号データaK
が所定ビツト長のパラレルデータに変換されて入力さ
れ、記録時に付加したパリテイ符号に基づいて、復号デ
ータaK の誤り訂正処理を実行する。このとき誤り訂正
回路130は、誤り訂正結果AOKを出力することによ
り、誤り訂正し得ない復号データaK を検出し、その検
出結果を出力する。
That is, in the error correction block 46, the error correction circuit (ECC) 130 outputs the decoded data a K.
Is converted into parallel data having a predetermined bit length and input, and error correction processing of the decoded data a K is executed based on the parity code added at the time of recording. At this time, the error correction circuit 130 detects the decoded data a K that cannot be error-corrected by outputting the error correction result AOK, and outputs the detection result.

【0115】CV検出回路132は、復号データaK
1バイト単位で、確からしさのデータCVを加算した
後、誤り訂正回路130で誤り訂正処理するブロツク単
位で、この加算値の中から最小値を検出する。これによ
りCV検出回路132は、誤り訂正回路130で誤り訂
正処理するブロツク単位で、最も不確かな復号データa
K を1バイト分検出し、その検出結果を隣接シンボル生
成回路134に出力する。
The CV detection circuit 132 adds the probability data CV in 1-byte units of the decoded data a K , and then adds the minimum value from the added values in block units for error correction processing by the error correction circuit 130. To detect. As a result, the CV detection circuit 132 causes the error correction circuit 130 to perform the error correction processing on a block-by-block basis to obtain the most uncertain decoded data a.
One byte of K is detected, and the detection result is output to the adjacent symbol generation circuit 134.

【0116】このときCV検出回路132は、最も不確
かな復号データaK 1バイトの中で、最も値の小さな確
からしさのデータCVを検出し、この検出結果を併せて
出力する。隣接シンボル生成回路134は、この検出結
果に基づいて、最も不確かな復号データaK の中から、
確からしさのデータCVの最も値の小さなビツトを検出
し、このビツトを反転した復号データを出力する(以下
隣接シンボルのデータと呼ぶ)。
At this time, the CV detection circuit 132 detects the data CV having the smallest certainty in the most uncertain decoded data a K 1 byte, and outputs the detection result together. Based on this detection result, the adjacent symbol generation circuit 134 selects from the most uncertain decoded data a K ,
A bit having the smallest value of the probability data CV is detected, and decoded data obtained by inverting this bit is output (hereinafter referred to as adjacent symbol data).

【0117】これによりエラー訂正ブロツク46は、確
からしさのデータCVに基づいて、最も不確かな復号デ
ータを検出し、検出した復号データにビツト誤りが存在
するとした場合、正しいと思われるデータを生成する。
As a result, the error correction block 46 detects the most uncertain decoded data based on the certainty data CV, and if the detected decoded data has a bit error, it generates the correct data. .

【0118】誤り訂正回路136は、隣接シンボルのデ
ータの誤り訂正処理を実行する。このとき誤り訂正回路
136は、隣接シンボルのデータについて誤り訂正し得
たか否かの誤り訂正結果BOKを出力する。ゲート回路
138は、誤り訂正結果AOK及びBOKに基づいて、
選択回路140の接点を切り換え、これにより誤り訂正
処理した復号データDVを続く信号処理回路に出力す
る。
The error correction circuit 136 executes error correction processing of data of adjacent symbols. At this time, the error correction circuit 136 outputs an error correction result BOK indicating whether or not the error correction can be performed on the data of the adjacent symbol. The gate circuit 138, based on the error correction results AOK and BOK,
The contact of the selection circuit 140 is switched, and thereby the decoded data DV subjected to error correction processing is output to the subsequent signal processing circuit.

【0119】すなわちゲート回路138は、誤り訂正処
理回路130で誤り訂正処理し得た場合、この誤り訂正
処理回路130の出力データを続く信号処理回路に出力
する。
That is, when the error correction processing circuit 130 can perform error correction processing, the gate circuit 138 outputs the output data of the error correction processing circuit 130 to the subsequent signal processing circuit.

【0120】これに対してゲート回路138は、誤り訂
正処理回路130で誤り訂正処理し得ない場合で、かつ
誤り訂正処理回路136で誤り訂正処理し得た場合、誤
り訂正処理回路136の出力データを続く信号処理回路
に出力する。さらにゲート回路138は、誤り訂正処理
回路130で誤り訂正処理し得ない場合で、かつ誤り訂
正処理回路136で誤り訂正処理し得ない場合、誤り訂
正処理回路130の出力データを続く信号処理回路に出
力する。
On the other hand, the gate circuit 138 outputs the output data of the error correction processing circuit 136 when the error correction processing circuit 130 cannot perform the error correction processing and when the error correction processing circuit 136 can perform the error correction processing. To the subsequent signal processing circuit. Further, the gate circuit 138 outputs the output data of the error correction processing circuit 130 to the subsequent signal processing circuit when the error correction processing circuit 130 cannot perform the error correction processing and when the error correction processing circuit 136 cannot perform the error correction processing. Output.

【0121】すなわちガロアフイールド(GF)28
RS(リードソロモン)符号においては、1シンボルは
GF(2)上の要素、すなわち0、1を8ビツト用いて
表すことができ、次式
That is, in the RS (Reed-Solomon) code of Galois field (GF) 2 8 , one symbol can be expressed by using the elements on GF (2), that is, 0 and 1, using 8 bits.

【数51】 で表されるaf に対して、次式[Equation 51] For a f represented by

【数52】 [Equation 52]

【数53】 で示すようにベクトル表現で表すことができる。但し、
(52)、(53)式の選ばれかたは、GF(28 )を形成
する原始生成多項式p(x)に依存し、例えば次式
[Equation 53] It can be represented by a vector expression as shown in. However,
The method of selecting equations (52) and (53) depends on the primitive generator polynomial p (x) that forms GF (2 8 ).

【数54】 のように表すことができる。[Equation 54] Can be expressed as

【0122】従つて、復号データaK についても、同様
にベクトル表現し得、この実施例においては、8ビツト
で1シンボルを形成するようになされている。このとき
この8ビツト中1ビツトのデータをビツト誤りする確率
Pr(8→1)は、次式
Therefore, the decoded data a K can also be expressed in the same manner, and in this embodiment, one symbol is formed with 8 bits. At this time, the probability Pr (8 → 1) of bit error in 1 bit data out of 8 bits is

【数55】 と表すことができ、8ビツト中nビツトのデータをビツ
ト誤りする確率Pr(8→n)は、次式
[Equation 55] The probability Pr (8 → n) of bit error in n-bit data out of 8 bits can be expressed by the following equation.

【数56】 と表すことができる。[Equation 56] It can be expressed as.

【0123】このとき、誤り訂正処理回路130に入力
する復号データaK について、このビツトエラーレート
をPeとおき、これを次式
At this time, with respect to the decoded data a K input to the error correction processing circuit 130, this bit error rate is set to Pe, and this is given by

【数57】 と仮定すると、nがn>2の関係を満足するとき、次式[Equation 57] Assuming that n satisfies the relation of n> 2,

【数58】 の関係が成立する。[Equation 58] The relationship is established.

【0124】すなわちこの程度のエラーレートでは、2
ビツト以上のエラーは、無視し得ることがわかる。従つ
てこの実施例のように、1シンボル中(すなわち8ビツ
トでなる)1ビツトのビツト誤りについて考慮すれば、
実用上充分な範囲でビツト誤りを低減し得ることがわか
る。
That is, at this level of error rate, 2
It can be seen that errors above the bit can be ignored. Therefore, considering a bit error of 1 bit in 1 symbol (that is, 8 bits) as in this embodiment,
It is understood that the bit error can be reduced within a practically sufficient range.

【0125】ここで誤り訂正回路130の入力データa
K の各ビツトai に対する確からしさをCVj とおき、
その中で最も値の小さな確からしさをCVmin とおく。
すなわち、次式
Here, the input data a of the error correction circuit 130
The probability of K for each bit a i is CV j ,
The probability with the smallest value is set as CV min .
That is,

【数59】 とおくとき、このシンボルについて誤り訂正し得ない場
合、CVmin のビツトam が8ビツト中で最もエラーの
確率が大きくなる。従つて入力データaK がビツト誤り
の場合、ビツトam を反転したデータβfが最も正しい
データの確率が高くなる。
[Equation 59] If the error cannot be corrected for this symbol, the probability of error is the highest among the 8 bits of CV min bit a m . Therefore, when the input data a K has a bit error, the data β f obtained by inverting the bit a m has the highest probability of being the most correct data.

【0126】すなわち、この実施例においては、次式That is, in this embodiment,

【数60】 [Equation 60]

【数61】 [Equation 61]

【数62】 で表される隣接シンボルのデータβf を隣接シンボル生
成回路134で生成することにより、誤り訂正ブロツク
の誤り訂正能力を格段的に向上することができる。
[Equation 62] By generating the data β f of the adjacent symbol represented by the adjacent symbol generating circuit 134, the error correction capability of the error correction block can be remarkably improved.

【0127】かくしてこの実施例においては、ビタビ復
号回路42で検出したゆう度のデータΔK を有効に利用
して復号データaK の確からしさCVを検出し、この検
出結果を利用して誤り訂正することにより、簡易な構成
で誤り訂正能力を向上し得、その分デイジタルビデオ信
号を効率良く記録再生することができる。
Thus, in this embodiment, the likelihood CV of the decoded data a K is detected by effectively using the likelihood data Δ K detected by the Viterbi decoding circuit 42, and the error correction is performed by using this detection result. By doing so, the error correction capability can be improved with a simple structure, and the digital video signal can be efficiently recorded / reproduced accordingly.

【0128】さらにこのとき、この確からしさのデータ
CVに基づいて隣接シンボルを生成し、これにより復号
データ又は隣接シンボルを選択出力することにより、簡
易な構成で誤り訂正能力を向上することができる。
Further, at this time, the adjacent symbol is generated based on the certainty data CV, and the decoded data or the adjacent symbol is selectively output by this, whereby the error correction capability can be improved with a simple structure.

【0129】(6)実施例の効果 以上の構成によれば、前後の+マージ及び又は−マージ
に基づいて、所定の基準値を設定し、この基準値に基づ
いて復号データの確からしさを検出することにより、簡
易な構成で復号データの各ビツト毎にその確からしさを
検出することができる。従つてこの確からしさのデータ
に基づいて隣接シンボルを生成し、復号データ及び隣接
シンボルの誤り訂正処理結果に基づいて、復号データ又
は隣接シンボルを選択出力することにより、確からしさ
のデータを有効に利用して誤り訂正能力を向上すること
ができる。
(6) Effects of the Embodiments According to the above configuration, a predetermined reference value is set on the basis of + merging and / or −merging before and after, and the certainty of the decoded data is detected based on this reference value. By doing so, the likelihood can be detected for each bit of the decoded data with a simple configuration. Therefore, the adjacent symbol is generated based on the certainty data, and the decoded data or the adjacent symbol is selectively output based on the error correction processing result of the decoded data and the adjacent symbol, so that the certainty data is effectively used. Therefore, the error correction capability can be improved.

【0130】(7)他の実施例 なお上述の実施例においては、演算回路において確から
しさのデータCVを検出する際に、(17)、(49)、
(50)式で示すように、定数項を省略して演算処理する
場合について述べたが、本発明はこれに限らず、定数項
を含めて演算処理するようにしてもよい。
(7) Other Embodiments In the above-mentioned embodiments, when detecting the probability data CV in the arithmetic circuit, (17), (49),
Although the case has been described in which the constant term is omitted and the arithmetic processing is performed as shown in the equation (50), the present invention is not limited to this, and the arithmetic processing may be performed by including the constant term.

【0131】さらに上述の実施例においては、確からし
さのデータを用いて誤り訂正処理する場合について述べ
たが、本発明はこれに限らず、種々の信号処理に広く使
用し得、例えばシンクパターンを検出する場合等に利用
して検出精度を向上することができる。
Further, in the above-mentioned embodiments, the case where the error correction processing is performed using the probability data is described, but the present invention is not limited to this, and can be widely used for various signal processing, for example, the sync pattern is used. The detection accuracy can be improved by utilizing it in the case of detection.

【0132】さらに上述の実施例においては、演算回路
で検出した確からしさのデータを使用して隣接シンボル
を生成し、これにより誤り訂正能力を向上する場合につ
いて述べたが、本発明はこれに限らず、種々のアナログ
重みを利用した誤り訂正(すなわち軟判定の誤り訂正で
なる)に広く適用することができる。
Further, in the above-mentioned embodiment, the case where the adjacent symbol is generated by using the data of the probability detected by the arithmetic circuit and the error correction capability is improved by this, the present invention is not limited to this. Instead, it can be widely applied to error correction using various analog weights (that is, soft-decision error correction).

【0133】さらに上述の実施例においては、演算回路
で検出した確からしさのデータを使用して隣接シンボル
を生成する場合について述べたが、本発明はこれに限ら
ず、例えばビタビ復号回路に代えて正及び負側のしきい
値を基準にして再生信号を復号するビツトバイビツトの
復号回路において、このしきい値を基準にして入力デー
タの振幅を検出し、この検出結果を確からしさのデータ
として使用するようにしてもよい。
Further, in the above-mentioned embodiment, the case where the adjacent symbol is generated by using the probability data detected by the arithmetic circuit has been described. However, the present invention is not limited to this and, for example, a Viterbi decoding circuit is used instead. In the bit-by-bit decoding circuit that decodes the reproduced signal based on the threshold values on the positive and negative sides, the amplitude of the input data is detected based on this threshold value, and this detection result is used as the accuracy data. You may do it.

【0134】さらに上述の実施例においては、本発明を
ビデオテープレコーダに適用した場合について述べた
が、本発明はこれに限らず、磁気記録媒体から得られる
再生信号を復調する再生装置、さらには種々の伝送手段
を介して得られる入力信号を再生する場合等に広く適用
することができる。
Further, in the above-mentioned embodiments, the case where the present invention is applied to the video tape recorder has been described, but the present invention is not limited to this, and a reproducing apparatus for demodulating a reproduction signal obtained from a magnetic recording medium, and further It can be widely applied to the case of reproducing an input signal obtained through various transmission means.

【0135】[0135]

【発明の効果】上述のように本発明によれば、前後の+
マージ及び又は−マージに基づいて所定の基準値を設定
して復号データの確からしさを検出することにより、簡
易な構成で復号データの各ビツト毎にその確からしさを
検出することができる。これによりこの確からしさのデ
ータを利用して誤り訂正することにより、誤り訂正能力
を向上し得、その分効率良くデイジタル信号を再生し得
る再生装置を得ることができる。さらにこのときこの確
からしさのデータを使用して隣接シンボルを生成するこ
とにより、簡易な構成で誤り訂正能力を向上し得る再生
装置を得ることができる。
As described above, according to the present invention, the front and rear +
By setting a predetermined reference value based on merging and / or merging and detecting the certainty of the decoded data, the certainty can be detected for each bit of the decoded data with a simple configuration. As a result, error correction capability can be improved by performing error correction using the data of this certainty, and a reproducing device that can reproduce the digital signal efficiently can be obtained. Further, at this time, by generating the adjacent symbol by using the certainty data, it is possible to obtain the reproducing apparatus capable of improving the error correction capability with a simple configuration.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例によるビデオテープレコーダ
を示すブロツク図である。
FIG. 1 is a block diagram showing a video tape recorder according to an embodiment of the present invention.

【図2】その再生データ処理回路を示すブロツク図であ
る。
FIG. 2 is a block diagram showing the reproduction data processing circuit.

【図3】ビタビ復号回路を示すブロツク図である。FIG. 3 is a block diagram showing a Viterbi decoding circuit.

【図4】+マージを示す略線図である。FIG. 4 is a schematic diagram showing + merging.

【図5】ノンマージを示す略線図である。FIG. 5 is a schematic diagram showing non-merging.

【図6】−マージを示す略線図である。FIG. 6 is a schematic diagram showing merging.

【図7】ビタビ復号回路の動作の説明に供する略線図で
ある。
FIG. 7 is a schematic diagram for explaining the operation of the Viterbi decoding circuit.

【図8】演算回路を示すブロツク図である。FIG. 8 is a block diagram showing an arithmetic circuit.

【図9】−マージが連続する場合を示す略線図である。FIG. 9 is a schematic diagram illustrating a case where merging continues.

【図10】−マージ、ノンマージ、−マージが連続する
場合を示す略線図である。
FIG. 10 is a schematic diagram illustrating a case where -merging, non-merging, and -merging continue.

【図11】−マージ、−マージ、−マージが連続する場
合を示す略線図である。
FIG. 11 is a schematic diagram illustrating a case where -merging, -merging, and -merging continue.

【図12】−マージ、+マージ、−マージが連続する場
合を示す略線図である。
FIG. 12 is a schematic diagram illustrating a case where −merging, + merging, and −merging continue.

【図13】−マージが連続する場合のデコード範囲を示
す略線図である。
FIG. 13 is a schematic diagram showing a decoding range when merging is continuous.

【図14】+マージが連続する場合を示す略線図であ
る。
FIG. 14 is a schematic diagram showing a case where + merging continues.

【図15】+マージが連続する場合の復号結果を示す略
線図である。
FIG. 15 is a schematic diagram illustrating a decoding result when + merging continues.

【図16】+マージが連続する場合のデコード範囲を示
す略線図である。
FIG. 16 is a schematic diagram showing a decoding range when + merging continues.

【図17】−マージ、+マージが連続する場合を示す略
線図である。
FIG. 17 is a schematic diagram illustrating a case where −merging and + merging continue.

【図18】−マージ、+マージが連続する場合の復号結
果を示す略線図である。
[Fig. 18] Fig. 18 is a schematic diagram illustrating a decoding result when -merging and + merging continue.

【図19】−マージ、+マージが連続する場合のデコー
ド範囲を示す略線図である。
[Fig. 19] Fig. 19 is a schematic diagram illustrating a decoding range in the case of continuous-merging and + merging.

【図20】+マージ、−マージが連続する場合を示す略
線図である。
FIG. 20 is a schematic diagram illustrating a case where + merging and −merging continue.

【図21】+マージ、−マージが連続する場合の復号結
果を示す略線図である。
FIG. 21 is a schematic diagram showing a decoding result when + merging and −merging continue.

【図22】+マージ、−マージが連続する場合のデコー
ド範囲を示す略線図である。
FIG. 22 is a schematic diagram showing a decoding range when + merging and −merging continue.

【図23】演算回路の動作の説明に供する図表である。FIG. 23 is a chart for explaining the operation of the arithmetic circuit.

【図24】エラー訂正ブロツクを示すブロツク図であ
る。
FIG. 24 is a block diagram showing an error correction block.

【符号の説明】[Explanation of symbols]

1……ビデオテープレコーダ、40……再生データ処理
回路、41、48、98、112、118、122……
演算回路、42……ビタビ復号回路、46……エラー訂
正ブロツク、84……マージ演算回路、130、136
……誤り検出訂正回路、132……CV検出回路、13
4……隣接シンボル生成回路、140……選択回路。
1 ... Video tape recorder, 40 ... Reproduction data processing circuit, 41, 48, 98, 112, 118, 122 ...
Operation circuit, 42 ... Viterbi decoding circuit, 46 ... Error correction block, 84 ... Merge operation circuit, 130, 136
...... Error detection / correction circuit, 132 ・ ・ ・ CV detection circuit, 13
4 ... Adjacent symbol generation circuit, 140 ... Selection circuit.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−372778(JP,A) 特開 平4−298865(JP,A) 特開 平3−16063(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11B 20/10 G11B 20/18 H03M 13/23 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-4-372778 (JP, A) JP-A-4-298865 (JP, A) JP-A-3-16063 (JP, A) (58) Field (Int.Cl. 7 , DB name) G11B 20/10 G11B 20/18 H03M 13/23

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】順次入力される入力信号を再生するパーシ
ヤルレスポンス方式を適用した再生装置において、 上記入力信号を所定周期でデイジタル信号に変換して入
力データを出力するアナログデイジタル変換回路と、 所定のしきい値を基準にして上記入力データの+マージ
及び−マージを検出し、上記+マージ及び−マージの検
出結果に基づいて上記入力データを復号して復号データ
を出力すると共に、上記入力データのゆう度を検出し、
上記ゆう度に基づいて上記しきい値を更新するビタビ復
号回路と、 連続する上記復号データ毎に、前後の上記+マージ及び
又は−マージの確からしさのデータを検出し、当該検出
結果に基づいて上記各復号データの確からしさのデータ
を検出する演算回路とを具えることを特徴とする再生装
置。
1. A reproducing device to which a partial response system for reproducing input signals which are sequentially input is applied, and an analog digital conversion circuit which converts the input signal into a digital signal at a predetermined cycle and outputs input data, Detecting + merging and-merging of the input data based on the threshold value of the input data, decoding the input data based on the detection result of the + merging and-merging, and outputting the decoded data. Detect the likelihood of
A Viterbi decoding circuit that updates the threshold value based on the likelihood, and the data of the probability of the + merging and / or the −merging before and after each of the consecutive decoded data is detected, and based on the detection result. A reproducing apparatus, comprising: an arithmetic circuit for detecting the probability data of each of the decoded data.
【請求項2】順次入力される入力信号を再生するパーシ
ヤルレスポンス方式を適用した再生装置において、 上記入力信号を所定周期でデイジタル信号に変換して入
力データを出力するアナログデイジタル変換回路と、 所定のしきい値を基準にして上記入力データの+マージ
及び−マージを検出し、上記+マージ及び−マージの検
出結果に基づいて上記入力データを復号して復号データ
を出力すると共に、上記入力データのゆう度を検出し、
上記ゆう度に基づいて上記しきい値を更新するビタビ復
号回路と、 連続する上記復号データ毎に、前後の上記+マージ及び
又は−マージの確からしさのデータを検出し、当該検出
結果に基づいて上記各復号データの確からしさのデータ
を検出する演算回路と、 上記各復号データの確からしさのデータに基づいて、上
記復号データを誤り訂正処理して出力する誤り訂正回路
とを具えることを特徴とする再生装置。
2. A reproducing device to which a partial response system for reproducing input signals that are sequentially input is applied, and an analog digital conversion circuit that converts the input signal into a digital signal at a predetermined cycle and outputs input data. Detecting + merging and-merging of the input data based on the threshold value of the input data, decoding the input data based on the detection result of the + merging and-merging, and outputting the decoded data. Detect the likelihood of
A Viterbi decoding circuit that updates the threshold value based on the likelihood, and the data of the probability of the + merging and / or the −merging before and after each of the consecutive decoded data is detected, and based on the detection result. An arithmetic circuit for detecting the probability data of each decoded data, and an error correction circuit for error-correcting the decoded data based on the probability data of each decoded data and outputting the decoded data. Playback device.
【請求項3】上記誤り訂正回路は、 上記各復号データの確からしさのデータに基づいて、上
記復号データの所定単位毎に最も不確かな復号データを
検出し、上記最も不確かな復号データをビツト反転して
隣接シンボルを出力する隣接シンボル生成回路と、 上記復号データ及び上記隣接シンボルを誤り訂正処理
し、上記誤り訂正処理結果に基づいて上記復号データ又
は上記隣接シンボルを選択的に出力する誤り訂正回路と
を具えることを特徴とする請求項2に記載の再生装置。
3. The error correction circuit detects the most uncertain decoded data for each predetermined unit of the decoded data based on the probability data of each of the decoded data, and bit-inverts the most uncertain decoded data. And an adjacent symbol generation circuit for outputting an adjacent symbol and an error correction circuit for performing error correction processing on the decoded data and the adjacent symbol and selectively outputting the decoded data or the adjacent symbol based on the error correction processing result. The reproducing apparatus according to claim 2, further comprising:
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