JPS6342895B2 - - Google Patents
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- JPS6342895B2 JPS6342895B2 JP55139560A JP13956080A JPS6342895B2 JP S6342895 B2 JPS6342895 B2 JP S6342895B2 JP 55139560 A JP55139560 A JP 55139560A JP 13956080 A JP13956080 A JP 13956080A JP S6342895 B2 JPS6342895 B2 JP S6342895B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1876—Interpolating methods
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Noise Elimination (AREA)
Description
この発明はPCMデイジタル情報信号中の誤り
データを補正して再生アナログ信号の忠実度を良
好とするためのデイジタル情報信号の補正装置に
関する。
音声信号等のアナログ情報信号を例えば2進コ
ードに変換して伝送若しくは記録媒体へ記録しそ
れを受信若しくは再生して復号化し、再び元のア
ナログ情報信号を得るPCM(パルスコード変調)
システムにおいては、受信若しくは再生された2
進コードデータ中に誤りがあると復号化して得ら
れるアナログ信号は元のアナログ信号とは異なつ
たものとなる。特に2進コード中の上位ビツトが
誤つていると再生アナログ信号に大きなパルス状
ノイズが現出する。かゝる好ましからざる現象を
避けるべく、一般には2進データと共に誤り検出
用のチエツクビツト等を伝送して再生データ中に
誤りがあるかどうかを判定し誤りの補正を行つ
て、ノイズ削減がなされる。この場合誤り訂正符
号がデータと共に記録、伝送されていれば、誤つ
ているデータを正しいデータに訂正する操作がな
され訂正不可能な場合において誤り補正がなされ
るものである。
この誤り補正の比較的簡単な方法として平均値
補間法(線形補間法)が良く知られている。これ
は、あるサンプル値のデータに誤りがある場合、
このサンプル値の直前の正しいサンプル値と直後
の正しいサンプル値との平均値を求めてこれを誤
データの代りに用いるものである。
この平均値補間法には、アナログ回路にて行う
方法とデイジタル回路にて行う方法とが存在す
る。前者においては、直前の正しいサンプル値を
保持しておくためにサンプルホールド回路が必要
であつて、当該回路のIC素子は比較的高価であ
り、またデイスクリート回路で構成すると回路が
複雑化するという欠点がある。後者のデイジタル
回路にて行う方法では、1つのサンプル値のデー
タを構成する複数ビツトを同時にいわゆる並列処
理を行えば、当該量子化ビツト数だけの全加算回
路等のデイジタル回路が必要となり、量子化ビツ
ト数が多いと必然的に回路素子の増大を招来す
る。
従つて、例えば2チヤネル分の信号が磁気テー
プ等の記録媒体における1本のトラツク上に交互
に記録されるいわゆる時分割多重化がなされた
PCM録音再生システムにおいて、時分割多重化
がなされた複数チヤネル分のデータを含むデイジ
タル情報信号の誤りを補正する補正装置はさらに
複雑な構成となつている。
よつて、本発明の目的は回路素子数が少なくか
つ実用上十分な補正が可能なPCMデイジタル情
報信号の誤り補正装置を提供することである。
本発明による誤り補正装置は、例えばある1つ
のサンプル値を表わす所定ビツト数の2進データ
の誤りが生じた場合誤りデータの直前の正しいデ
ータと誤りデータの後に続く正しいデータとの平
均値に相当するデータを算出してこの平均データ
を誤りデータと置換しようとするものであつて、
その特徴とするところは誤りデータの直前の正し
いデータと誤りデータの後に続く正しいデータと
における互いに対応する各ビツトを時系列的に処
理することによつて前記平均データを直列に算出
することにある。
更に、本発明による誤り補正装置は、時分割多
重化された複数チヤネル分の前記2進データを含
むデイジタル情報信号中の誤りデータの補正をな
す誤り補正装置であつて、1サンプリングサイク
ル内における複数チヤネル分の前記2進データ全
てを記憶し得る記憶容量を有し各チヤネルにおけ
る最後に到来した正しい2進データだけを記憶す
る入力データ記憶回路と、1サンプリングサイク
ル内における各チヤネルに対応するエラー検出信
号全てを記憶しその記録内容に応じて補正指令信
号を出力する補正指令回路とを備え、補正指令信
号に応じて誤りデータの後に続く正しいデータと
入力データ記憶回路に記憶されている同一チヤネ
ルにおけるデータとにおける互いに対応する各ビ
ツトを時系列的に処理することによつて前記平均
データを算出してこの平均データを誤りデータと
置換する構成となつていることを特徴とする。
以下、本発明を添付図面を用いて詳細に説明す
る。
第1図は一般的なPCM復号器の一部概略を示
すブロツク図であり、入力されたPCMデータ信
号からクロツク信号抽出回路1及びタイミングコ
ントロール回路2によりデータに同期したクロツ
ク信号が作られ、このクロツク信号を用いてデー
タ抽出回路3においてデータの抽出がなされる。
エラー検出回路4にて誤りデータの検出がなさ
れ、エラーの有無を示すエラー指示ビツト信号が
付加されてメモリ5へ書込まれる。当該メモリ5
においては1つのサンプル値を示すデータ毎に並
列データとして記憶されるように構成されてお
り、メモリ書込み制御はタイミングコントロール
回路2の制御信号のもとに行われる。メモリから
の読出しは基準クロツク信号発生回路6で作られ
たクロツク信号をもとにして行われ、メモリへの
書込みと読出しとを独立したクロツク信号により
行うことによつて入力PCMデータ信号の時間的
変動の補正がなされる。メモリから読出されたデ
ータはエラー補正回路7にて補正をうけた後D/
Aコンバータ8に入力されてアナログ信号に変換
され、以後アナログ処理が適当になされるもので
ある。尚、9は基準クロツク信号発生回路6から
のクロツク信号によつてメモリ5、エラー補正回
路7及びD/Aコンバータ8を制御するタイミン
グ信号を発生するタイミングコントロール回路を
示す。
第2図は第1図に示したPCMデコーダにおけ
るエラー補正回路7の本発明の一実施例を示すブ
ロツク図である。第2図において、a1〜aNからな
るNビツトの並列バイナリデータ信号は、例えば
1チヤネル分の1サンプルデータを含んでおり時
分割多重化により2チヤネル分の信号がNビツト
群毎に交互に到来するものである。かかる信号a1
〜aNはロード信号dが印加されたとき全て同時に
Nビツト並列/直列変換器10に印加され、並
列/直列変換器10に入力データが一時記憶され
る。並列/直列変換器10に一時記憶された入力
データはクロツク信号cが印加される度に1ビツ
トづつ時系列的に入力データ記憶回路11及び1
ビツト信号選択回路12へ供給される。入力デー
タ記憶回路11において並列/直列変換器10の
出力Wは1ビツト信号切換回路13の一方の入力
端子に印加される。信号切換回路13の出力Xは
Nビツトシフトレジスタ14に印加される。シフ
トレジスタ14において信号切換回路13より時
系列的に1ビツトづつ供給される入力データが順
次1ビツトづつ記憶される。それと同時にシフト
レジスタ14に記憶されていたデータが1ビツト
づつ順次Nビツトシフトレジスタ15に供給され
かつ記憶される。シフトレジスタ15に記憶され
ていたデータは、1ビツトづつ順次信号切換回路
13の他方の入力端子に供給されると共に入力デ
ータ記憶回路11の出力として信号選択回路12
の他方の入力端子及び平均値算出回路16の一方
の入力端子に供給される。信号選択回路12より
並列/直列変換回路10の出力W及び入力データ
記憶回路11の出力Yのうちの一方が選択されて
次段の平均値算出回路16の他方の入力端子に供
給される。平均値算出回路16より信号選択回路
12の出力Zと入力データ記憶回路11の出力Y
との平均値に相当するデータ出力でありかつ誤り
補正されたデータ出力としい用い得る信号e1〜eN
が出力される。
信号選択回路12と信号切換回路13の制御の
ために補正指令回路17が設けられている。補正
指令回路17において、ロード信号dが印加され
たときエラー検出信号bを一時記憶する1ビツト
レジスタ18と、この出力を一時記憶する1ビツ
トレジスタ19と、レジスタ19の出力を一時記
憶する1ビツトレジスト20とが設けられてい
る。レジスタ18の出力b1は信号切換回路13の
制御入力端子に供給されると共にインバータ21
を介してアンドゲート22の一方の入力端子に供
給されている。ゲート22の他方の入力端子には
レジスタ20の出力b3が供給され、ゲート22の
出力が補正指令信号として信号選択回路12の制
御入力端子に供給される。
並列/直列変換器10、シフトレジスタ14,
15、レジスタ18,19,20の書込み制御の
ため及び平均値算出回路16における演算制御の
ためにクロツク信号c及びロード信号dが用いら
れている。即ち、クロツク信号cは、並列/直列
変換器10、シフトレジスタ14,15の各々の
クロツク入力端子CK及び平均値算出回路16に
供給されている。ロード信号dは、レジスタ1
8,19,20の各々のクロツク入力端子CK、
並列/直列変換器10のロード入力端子LOAD
及び平均値算出回路16に供給されている。
尚、シフトクロツク信号cはデータ信号を1ビ
ツトづつ転送するためのパルス列信号であり、ロ
ード信号dはクロツク信号cがN個発生するたび
に1個発生するパルス列信号である。
ここで、エラー検出用の指示ビツトであるレジ
スタ18の出力b1が“0”であつて並列/直列変
換器10より出力されるデータに誤りがない場合
において並列/直列変換器10の出力がシフトレ
ジスタ14に供給されるように信号切換回路13
が構成されている。また、レジスタ18の出力b1
が“0”でありかつレジスタ20の出力b3が
“1”であつて同一チヤネルのデータとして誤り
データの次に正しいデータが並列/直列変換器1
0に格納された場合においてのみ並列/直列変換
器10の出力が平均値算出回路16に供給される
ように信号選択回路12が構成されている。
以上の構成において、入力データにおける1サ
ンプル値のN個のビツト全てが同時にロード信号
dの到来に伴つて並列/直列変換器10に一時記
憶される。それと同時に記憶された入力データ
(N個のビツト分)に対応するエラー検出信号b
がレジスタ18に記憶される。レジスタ18の出
力b1が“0”でありかつレジスタ20の出力b3が
“0”の場合すなわち同一チヤネルにおけるN個
のビツト群よりなるデータが2群連続して正しい
場合、信号切換回路13の出力Xとして並列/直
列変換器10の出力Wが選択されると共に、信号
選択回路12の出力Zとしてシフトレジスタ15
の出力Yが選択される。従つて、正しい入力デー
タが並列/直列変換器10に記憶された場合その
入力データが入力データ記憶回路11に記憶され
る。また、並列/直列変換器10から供給される
入力データと同一のチヤネルにおけるこの入力デ
ータの直前のデータが入力データ記憶回路11よ
り平均値算出回路16の一方の入力端子に供給さ
れると同時に信号切換回路12を介して平均値算
出回路16の他方の入力端子へも供給される。よ
つて、平均値算出回路16より前記直前のデータ
と同一のデータがエラー補正回路7の出力e1〜eN
として出力される。即ち、同一チヤネルにおける
データが2群連続して正しい場合1サンプリング
サイクル遅延されてそれらのデータが出力e1〜eN
として出力される。
次にNビツトよりなる入力データに誤りが生じ
てその分に対応するエラー指示ビツトb1が“1”
になつた場合、入力データ記憶回路11において
信号切換回路13の出力としてシフトレジスタ1
5の出力Yが選択されシフトレジスタ14に供給
される。従つて、シフトレジスタ14にそのチヤ
ネルにおける誤りデータの直前の正しいデータが
格納され他方のチヤネルにおけるデータはシフト
レジスタ14からシフトレジスタ15に移動する
というシフトレジスタ14,15間の格納データ
の交換が行なわれるだけで入力データ記憶回路1
1における記憶内容の更新は行なわれない。
その後、一方のチヤネルにおけるデータが2群
連続して誤つてない限り補正指令回路17におい
てレジスタ20の出力b3が“1”となつたときレ
ジスタ18の出力b1が“0”となりゲート22の
出力が“1”となる。“1”となつたゲート22
の出力が補正指令回路17の出力として信号選択
回路12の制御入力端子に印加されると信号選択
回路12の出力Zとして並列/直列変換器10の
出力Wが選択され平均値算出回路16の他方の入
力端子に供給される。平均値算出回路16の一方
の入力端子には入力データ記憶回路11の出力が
供給されているので、平均値算出回路16より並
列/直列変換器10の出力Wすなわちそのチヤネ
ルにおける誤りデータの直後の正しい入力データ
と、入力データ記憶回路11の出力Yすなわちそ
のチヤネルにおける誤りデータの直前の正しい入
力データとの平均値がエラー補正回路7の出力e1
〜eNとして出力され誤り補正がなされる。
次に、一方のチヤネルにおける入力データが2
群連続して誤つており一方のチヤネルにおけるエ
ラー指示ビツトb1及びb3が連続して“1”となれ
ば、入力データ記憶回路11において信号切換回
路13の出力としてシフトレジスタ15の出力Y
が選択されてシフトレジスタ14に供給される。
従つて一方のチヤネルに限り入力データ記憶回路
11における記憶内容が更新されず誤りデータの
直前の正しいデータが記憶され続け平均値算出回
路16の一方の入力端子に供給される。また、ゲ
ート22の出力が“0”となるので信号選択回路
12の出力として入力データ記憶回路11の出力
Yが選択されて平均値算出回路16の他方の入力
端子に供給される。よつて、一方のチヤネルにお
ける誤りデータの直前の正しいデータが平均値算
出回路16より誤り補正がなされた一方のチヤネ
ルにおけるデータとして出力される。
以上のデータの流れを判り易くまとめたものが
第1表に示されている。
尚、第1表においてL及びRの各々はチヤネル
を示し、Diはデータを示し、D′iはエラーデータ
を意味し、iはサンプル番号を示している。
平均値を算出する平均値算出回路16の構成は
バイナリコードの表現形式により異なるが、一例
として第2表に示すようなオフセツトバイナリコ
ード表現形式であれば第3図Aに示すような回路
を用いることが可能である。オフセツトバイナリ
コード化された2つの数の平均値を求めるには、
2つの数を加算しキヤリイ(桁上げ)ビツトを含
た結果を右(LSB)方向へ1ビツトシフトすれ
ばよい。例えば10進数において1と3の平均値
(1+3)/2=2はオフセツトバイナリコード
によつて次のようになる。
他の数についても同様となる。但し、小数点以
下は結果が正数のとき切り捨て、負数のときは切
り上げるものとする。
以上の演算を1ビツトづつ時系列的に供給され
るデータについてなすように第3図Aにおいて1
ビツト全加算器23の被加数入力端子YIN及び加
数入力端子ZINの各々へ第2図における入力デー
タ記憶回路11の出力Y及び信号選択回路12の
出力Zの各々が印加される。全加算器23のキヤ
リー出力CY1は1ビツト桁上げレジスタ24に供
給されかつ記憶される。レジスタ24の出力CY2
は全加算器23のキヤリー入力端子CINに供給さ
れる。全加算器23の出力SはNビツト直列/並
列変換器25に供給される。レジスタ24及び直
列/並列変換器25の各々のクロツク入力端子
CKにクロツク信号cが供給され、レジスタ24
のクリア入力端子CLEARにはロード信号dが供
給されている。
以上の構成において、全加算器23の入力端子
YIN,ZINの各々には入力データ記憶回路11及び
信号選択回路12の各々から出力されるデータの
LSBに応じた信号Y1,Z1の各々が印加されてい
る。ロード信号dによつてレジスタ24がクリア
され、クロツク信号cによつて全加算器23の出
力Sすなわち信号Y1,Z1の各々で示される各
LSBの和が直列/並列変換器25において入力
データにおけるMSBとして記憶される。また、
クロツク信号cによつて全加算器23のキヤリイ
出力CY1がレジスタ24に記憶される。それと同
時に、全加算器23の入力端子YIN,ZINの各々に
は入力データ記憶回路11及び信号選択回路12
の各々から出力されるデータのLSB+1ビツト
に応じた信号Y2,Z2の各々が印加され始め、全
加算器23のキヤリイ入力端子CINにはレジスタ
24よりLSBの加算によるキヤリイ信号が印加
され始める。そして次に到来するクロツク信号c
によつて信号Y2,Z2の各々で示される各LSB+
1ビツト及びレジスタ24より供給されているキ
ヤリイの和が直列/並列変換器25において入力
データのMSBとして記憶され、それまでMSBと
して記憶されていたLSBの和が左(LSB)方向
にシフトされる。クロツク信号cが到来する毎に
以上の様な動作が平均値算出回路16の各部で行
なわれる。その結果クロツク信号cがN回到来し
た後において、入力データ記憶回路11及び信号
選択回路12の各々より出力されたNビツトから
なるデータの和及びキヤリイが直列/並列変換器
25及びレジスタ24の各々に格納されることと
なる。そしてレジスタ24に格納されたキヤリイ
が平均値におけるMSB(dN)、直列/並列変換器
25に格納された和におけるMSB(sN)が平均値
におけるMSB−1ビツト(dN-1)、以下順次1ビ
ツトづつずらせて和における2ビツト目(s2)が
平均値におけるLSB(d1)として出力される。
以上のデータの流れを10進数において1と3の
平均値を求める場合を例にして判り易くまてめた
ものが第3表に示され、その算出結果を出力して
いる時のレジスタ24及び直列/並列変換器25
における格納データの内容が第3図Bに示されて
いる。
尚、上記実施例においては2チヤネル分のデー
タが時分割多重化されているとしたが、1チヤネ
ル分のデータのみでもよくまた3チヤネル分以上
のデータが時分割多重化されているとしても良
い。但し、入力データ記憶回路11におけるシフ
トレジスタの個数及び補正指令回路17における
レジスタの個数をチヤネル数に応じて増減しなけ
ればならない。
以上詳述した如く本発明による誤り補正装置
は、簡単な構成にて時分割多重化がなされて複数
チヤネル分のデータを含むデイジタル情報信号の
誤り補正をなし得るのである。
The present invention relates to a digital information signal correction device for correcting error data in a PCM digital information signal to improve the fidelity of a reproduced analog signal. PCM (Pulse Code Modulation) converts an analog information signal such as an audio signal into a binary code, transmits it or records it on a recording medium, receives it or reproduces it, decodes it, and obtains the original analog information signal again.
In the system, the received or played 2
If there is an error in the hexadecimal code data, the analog signal obtained by decoding will be different from the original analog signal. In particular, if the upper bits in the binary code are erroneous, large pulse-like noise will appear in the reproduced analog signal. In order to avoid such undesirable phenomena, noise is generally reduced by transmitting check bits for error detection along with the binary data to determine whether there are errors in the reproduced data and correcting the errors. . In this case, if an error correction code is recorded and transmitted together with the data, an operation is performed to correct the erroneous data to correct data, and when correction is impossible, error correction is performed. The average value interpolation method (linear interpolation method) is well known as a relatively simple method of error correction. This means that if there is an error in the data of a certain sample value,
The average value of the correct sample value immediately before this sample value and the correct sample value immediately after it is calculated and used in place of the erroneous data. This average value interpolation method includes a method using an analog circuit and a method using a digital circuit. In the former case, a sample-and-hold circuit is required to hold the previous correct sample value, and the IC elements for this circuit are relatively expensive, and the circuit becomes complicated if it is composed of discrete circuits. There are drawbacks. In the latter method using digital circuits, if multiple bits that make up data of one sample value are processed in parallel at the same time, digital circuits such as full adder circuits for the number of quantization bits are required, and the quantization A large number of bits inevitably leads to an increase in the number of circuit elements. Therefore, so-called time division multiplexing, in which signals for two channels are alternately recorded on one track of a recording medium such as a magnetic tape, has been carried out.
In a PCM recording/playback system, a correction device for correcting errors in a digital information signal containing time-division multiplexed data for multiple channels has a more complex configuration. SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide an error correction apparatus for a PCM digital information signal that has a small number of circuit elements and is capable of performing practically sufficient correction. For example, when an error occurs in binary data of a predetermined number of bits representing one sample value, the error correction device according to the present invention calculates the average value of the correct data immediately before the erroneous data and the correct data following the erroneous data. The purpose is to calculate the data and replace this average data with erroneous data.
Its feature is that the average data is calculated in series by processing corresponding bits of the correct data immediately before the error data and the correct data following the error data in a chronological order. . Furthermore, the error correction device according to the present invention is an error correction device that corrects error data in a digital information signal including the binary data for a plurality of time-division multiplexed channels, an input data storage circuit having a storage capacity capable of storing all of the binary data for each channel and storing only the last correct binary data for each channel; and error detection corresponding to each channel within one sampling cycle. It is equipped with a correction command circuit that stores all the signals and outputs a correction command signal according to the recorded contents, and in response to the correction command signal, correct data following error data and the same channel stored in the input data storage circuit are provided. The method is characterized in that the average data is calculated by processing corresponding bits in the data in time series, and the average data is replaced with error data. Hereinafter, the present invention will be explained in detail using the accompanying drawings. Figure 1 is a block diagram schematically showing a part of a general PCM decoder. A clock signal synchronized with the data is created from an input PCM data signal by a clock signal extraction circuit 1 and a timing control circuit 2. Data is extracted in the data extraction circuit 3 using the clock signal.
Error detection circuit 4 detects erroneous data, adds an error indication bit signal indicating the presence or absence of an error, and writes it into memory 5. The memory 5
is configured so that each data representing one sample value is stored as parallel data, and memory write control is performed based on a control signal from the timing control circuit 2. Reading from the memory is performed based on the clock signal generated by the reference clock signal generation circuit 6, and by writing and reading to the memory using independent clock signals, the time of the input PCM data signal can be adjusted. Corrections for fluctuations are made. The data read from the memory is corrected by the error correction circuit 7 and then sent to the D/
The signal is input to the A converter 8, converted into an analog signal, and then subjected to appropriate analog processing. Reference numeral 9 denotes a timing control circuit that generates timing signals for controlling the memory 5, error correction circuit 7, and D/A converter 8 in response to the clock signal from the reference clock signal generation circuit 6. FIG. 2 is a block diagram showing an embodiment of the present invention of the error correction circuit 7 in the PCM decoder shown in FIG. In Fig. 2, the N-bit parallel binary data signal consisting of a 1 to a N includes, for example, one sample data for one channel, and by time division multiplexing, the signals for two channels are alternately arranged for each group of N bits. It will arrive in the future. The signal a 1
.about.a N are all simultaneously applied to the N-bit parallel/serial converter 10 when the load signal d is applied, and the input data is temporarily stored in the parallel/serial converter 10. The input data temporarily stored in the parallel/serial converter 10 is transferred to the input data storage circuits 11 and 1 in chronological order one bit at a time each time the clock signal c is applied.
The signal is supplied to the bit signal selection circuit 12. In the input data storage circuit 11, the output W of the parallel/serial converter 10 is applied to one input terminal of a 1-bit signal switching circuit 13. The output X of the signal switching circuit 13 is applied to an N-bit shift register 14. Input data supplied one bit at a time from the signal switching circuit 13 in the shift register 14 is sequentially stored one bit at a time. At the same time, the data stored in the shift register 14 is sequentially supplied bit by bit to the N-bit shift register 15 and stored therein. The data stored in the shift register 15 is sequentially supplied one bit at a time to the other input terminal of the signal switching circuit 13, and is also sent to the signal selection circuit 12 as an output of the input data storage circuit 11.
and one input terminal of the average value calculation circuit 16. One of the output W of the parallel/serial conversion circuit 10 and the output Y of the input data storage circuit 11 is selected by the signal selection circuit 12 and supplied to the other input terminal of the average value calculation circuit 16 at the next stage. From the average value calculation circuit 16, the output Z of the signal selection circuit 12 and the output Y of the input data storage circuit 11
A signal e 1 to e N that can be used as a data output corresponding to the average value of and error-corrected data output
is output. A correction command circuit 17 is provided to control the signal selection circuit 12 and the signal switching circuit 13. The correction command circuit 17 includes a 1-bit register 18 that temporarily stores the error detection signal b when the load signal d is applied, a 1-bit register 19 that temporarily stores this output, and a 1-bit register 19 that temporarily stores the output of the register 19. A resist 20 is provided. The output b1 of the register 18 is supplied to the control input terminal of the signal switching circuit 13, and is also supplied to the inverter 21.
is supplied to one input terminal of the AND gate 22 via the . The output b3 of the register 20 is supplied to the other input terminal of the gate 22, and the output of the gate 22 is supplied to the control input terminal of the signal selection circuit 12 as a correction command signal. parallel/serial converter 10, shift register 14,
15. A clock signal c and a load signal d are used for write control of the registers 18, 19, and 20 and for arithmetic control in the average value calculation circuit 16. That is, the clock signal c is supplied to the parallel/serial converter 10, the clock input terminal CK of each of the shift registers 14 and 15, and the average value calculation circuit 16. Load signal d is register 1
8, 19, 20 each clock input terminal CK,
Load input terminal LOAD of parallel/serial converter 10
and is supplied to the average value calculation circuit 16. The shift clock signal c is a pulse train signal for transferring the data signal bit by bit, and the load signal d is a pulse train signal that is generated every time N clock signals c are generated. Here, when the output b1 of the register 18, which is an instruction bit for error detection, is "0" and there is no error in the data output from the parallel/serial converter 10, the output of the parallel/serial converter 10 is The signal switching circuit 13 is supplied to the shift register 14.
is configured. Also, the output b 1 of register 18
is “0” and the output b3 of the register 20 is “1”, and the correct data next to the error data is the data of the same channel and the parallel/serial converter 1
The signal selection circuit 12 is configured such that the output of the parallel/serial converter 10 is supplied to the average value calculation circuit 16 only when the signal is stored as 0. In the above configuration, all N bits of one sample value in the input data are temporarily stored in the parallel/serial converter 10 simultaneously with the arrival of the load signal d. Error detection signal b corresponding to input data (N bits) stored at the same time
is stored in register 18. When the output b 1 of the register 18 is “0” and the output b 3 of the register 20 is “0”, that is, when two groups of data consisting of N bit groups in the same channel are consecutively correct, the signal switching circuit 13 The output W of the parallel/serial converter 10 is selected as the output X of the signal selection circuit 12, and the shift register 15 is selected as the output Z of the signal selection circuit 12.
The output Y of is selected. Therefore, when correct input data is stored in the parallel/serial converter 10, the input data is stored in the input data storage circuit 11. Further, data immediately before the input data on the same channel as the input data supplied from the parallel/serial converter 10 is supplied from the input data storage circuit 11 to one input terminal of the average value calculation circuit 16, and at the same time, the signal It is also supplied to the other input terminal of the average value calculation circuit 16 via the switching circuit 12. Therefore, the average value calculation circuit 16 outputs the same data as the previous data as the output e 1 to e N of the error correction circuit 7.
is output as That is, if two groups of consecutive data on the same channel are correct, the data is delayed by one sampling cycle and output as e 1 to e N
is output as Next, an error occurs in the input data consisting of N bits, and the corresponding error indication bit b1 becomes "1".
, the input data storage circuit 11 outputs the shift register 1 as the output of the signal switching circuit 13.
5 is selected and supplied to the shift register 14. Therefore, the stored data is exchanged between the shift registers 14 and 15, in which the correct data immediately preceding the erroneous data in that channel is stored in the shift register 14, and the data in the other channel is moved from the shift register 14 to the shift register 15. Input data storage circuit 1
1 is not updated. Thereafter, unless the data in one channel is erroneous for two consecutive groups, in the correction command circuit 17, when the output b3 of the register 20 becomes "1", the output b1 of the register 18 becomes "0" and the gate 22 The output becomes "1". Gate 22 became “1”
When the output of the correction command circuit 17 is applied to the control input terminal of the signal selection circuit 12, the output W of the parallel/serial converter 10 is selected as the output Z of the signal selection circuit 12, and the other output of the average value calculation circuit 16 is supplied to the input terminal of Since the output of the input data storage circuit 11 is supplied to one input terminal of the average value calculation circuit 16, the average value calculation circuit 16 outputs the output W of the parallel/serial converter 10, that is, the output immediately after the error data in that channel. The average value of the correct input data and the output Y of the input data storage circuit 11, that is, the correct input data immediately before the error data in that channel, is the output e 1 of the error correction circuit 7.
It is output as ~e N and error correction is performed. Next, the input data on one channel is 2
If the error indication bits b 1 and b 3 in one channel are consecutively erroneous, the input data storage circuit 11 outputs the output Y of the shift register 15 as the output of the signal switching circuit 13.
is selected and supplied to the shift register 14.
Therefore, the storage contents in the input data storage circuit 11 are not updated for only one channel, and the correct data immediately before the error data continues to be stored and supplied to one input terminal of the average value calculation circuit 16. Further, since the output of the gate 22 becomes "0", the output Y of the input data storage circuit 11 is selected as the output of the signal selection circuit 12 and is supplied to the other input terminal of the average value calculation circuit 16. Therefore, the correct data immediately preceding the erroneous data in one channel is outputted from the average value calculation circuit 16 as error-corrected data in the one channel. Table 1 summarizes the above data flow in an easy-to-understand manner. In Table 1, L and R each indicate a channel, Di indicates data, D'i indicates error data, and i indicates a sample number. The configuration of the average value calculation circuit 16 that calculates the average value differs depending on the binary code expression format, but as an example, if the offset binary code expression format is as shown in Table 2, a circuit as shown in FIG. 3A is used. It is possible to use To find the average value of two offset binary encoded numbers,
All you have to do is add the two numbers and shift the result including the carry bit one bit to the right (LSB). For example, in decimal notation, the average value of 1 and 3 (1+3)/2=2 becomes as follows by offset binary code. The same applies to other numbers. However, the numbers below the decimal point shall be rounded down if the result is a positive number, and rounded up if the result is a negative number. In order to perform the above calculations on data supplied bit by bit in time series,
The output Y of the input data storage circuit 11 and the output Z of the signal selection circuit 12 in FIG. 2 are respectively applied to the summand input terminal Y IN and the addend input terminal Z IN of the bit full adder 23. The carry output CY 1 of the full adder 23 is supplied to the 1-bit carry register 24 and stored therein. Output of register 24 CY 2
is supplied to the carry input terminal C IN of the full adder 23. The output S of the full adder 23 is supplied to an N-bit serial/parallel converter 25. Each clock input terminal of the register 24 and the serial/parallel converter 25
Clock signal c is supplied to CK, and register 24
The load signal d is supplied to the clear input terminal CLEAR. In the above configuration, the input terminal of the full adder 23
Each of Y IN and Z IN contains the data output from each of the input data storage circuit 11 and signal selection circuit 12.
Signals Y 1 and Z 1 corresponding to the LSB are applied. The register 24 is cleared by the load signal d, and the output S of the full adder 23, that is, each signal indicated by each of the signals Y 1 and Z 1 is cleared by the clock signal c.
The sum of the LSBs is stored in the serial/parallel converter 25 as the MSB in the input data. Also,
The carry output CY 1 of the full adder 23 is stored in the register 24 by the clock signal c. At the same time, each of the input terminals Y IN and Z IN of the full adder 23 is connected to the input data storage circuit 11 and the signal selection circuit 12.
Signals Y 2 and Z 2 corresponding to the LSB+1 bit of the data output from each of the bits begin to be applied, and a carry signal resulting from the addition of the LSB is applied from the register 24 to the carry input terminal C IN of the full adder 23. start. Then the next arriving clock signal c
Each LSB+ indicated by each of the signals Y 2 and Z 2 by
The sum of 1 bit and the carry supplied from the register 24 is stored as the MSB of the input data in the serial/parallel converter 25, and the sum of the LSB, which was previously stored as the MSB, is shifted to the left (LSB) direction. . Each time the clock signal c arrives, the above operations are performed in each part of the average value calculation circuit 16. As a result, after the clock signal c arrives N times, the sum and carry of the N-bit data output from each of the input data storage circuit 11 and the signal selection circuit 12 is stored in each of the serial/parallel converter 25 and the register 24. It will be stored in . Then, the carry stored in the register 24 is the MSB (d N ) of the average value, the MSB (s N ) of the sum stored in the serial/parallel converter 25 is the MSB-1 bit (d N-1 ) of the average value, Thereafter, the second bit (s 2 ) of the sum is sequentially shifted by one bit and output as the LSB (d 1 ) of the average value. Table 3 summarizes the above data flow for ease of understanding by taking as an example the case of calculating the average value of 1 and 3 in decimal notation, and shows the register 24 and Series/parallel converter 25
The contents of the stored data are shown in FIG. 3B. In the above embodiment, data for two channels is time-division multiplexed, but data for only one channel may be used, or data for three or more channels may be multiplexed in time-division. . However, the number of shift registers in the input data storage circuit 11 and the number of registers in the correction command circuit 17 must be increased or decreased depending on the number of channels. As described in detail above, the error correction apparatus according to the present invention can correct errors in digital information signals that are time-division multiplexed and include data for a plurality of channels with a simple configuration.
【表】【table】
【表】【table】
【表】【table】
第1図は、一般的なPCM信号誤り補正回路を
含む復号装置の一部ブロツク図、第2図は、本発
明の一実施例を示す回路ブロツク図、第3図A
は、平均値算出回路の一例を示す図、第3図B
は、第3図Aに示す回路の動作結果を示す図であ
る。
主要部分の符号の説明、10……並列/直列変
換器、11……入力データ記憶回路、12……信
号選択回路、16……平均値算出回路、17……
補正指令回路。
FIG. 1 is a partial block diagram of a decoding device including a general PCM signal error correction circuit, FIG. 2 is a circuit block diagram showing an embodiment of the present invention, and FIG.
FIG. 3B is a diagram showing an example of an average value calculation circuit.
FIG. 3A is a diagram showing the operation results of the circuit shown in FIG. 3A. Explanation of symbols of main parts, 10...Parallel/serial converter, 11...Input data storage circuit, 12...Signal selection circuit, 16...Average value calculation circuit, 17...
Correction command circuit.
Claims (1)
1ビツトずつ時系列的に供給される入力データを
含むデイジタル情報信号中の誤りデータを検出し
てエラー検出信号を発生しこのエラー検出信号に
応答して誤りデータの補正をなす誤り補正装置で
あつて、前記入力データを形成する所定ビツト数
のビツト群全てを記憶し得る記憶容量を有し前記
入力入力データを順次1時記憶しつつ記憶内容を
1ビツトずつ時系列的に出力すべく設けられ前記
エラー検出信号が発生した場合は出力した前記記
憶内容を再び1ビツトずつ時系列的に記憶するよ
うにして正しい前記入力データのみを記憶する入
力データ記憶回路と、前記入力データとその直前
に入力された入力データにそれぞれ対応するエラ
ー検出信号を記憶する記憶手段を有しこの記憶手
段の記憶内容が前記誤りデータの後に続く正しい
入力データの到来を示している時補正指令信号を
発生する補正指令回路と、前記補正指令信号が発
生している間前記入力データを選択的に順次出力
し前記補正指令信号が発生してないとき前記入力
データ記憶回路の出力を選択的に順次出力する信
号選択回路と、前記信号選択回路の出力と前記入
力データ記憶回路の出力とを1ビツトずつ順次加
算する全加算回路と、前記全加算回路のキヤリイ
出力を順次1時記憶して前記全加算回路にキヤリ
イ入力として供給するキヤリイ出力記憶回路と、
前記全加算回路の加算出力を順次記憶する加算出
力記憶回路とからなり、前記キヤリイ出力記憶回
路の記憶データを最上位ビツトに対応させかつ前
記加算出力記憶回路の記憶データのうちの最下位
ビツトを除いた残りのビツトを前記最上位ビツト
に続く下位のビツトに対応させて得られるデータ
を出力するようにしたことを特徴とするデイジタ
ル情報信号の誤り補正装置。1 Detects error data in a digital information signal including input data that is composed of a predetermined number of bit groups and is supplied chronologically one bit at a time, generates an error detection signal, and responds to this error detection signal. An error correction device that corrects error data, and has a storage capacity capable of storing all the bit groups of a predetermined number of bits forming the input data, and stores the input data one by one while sequentially storing the stored contents one by one. Input data storage is provided to output bit by bit in time series, and when the error detection signal occurs, the outputted memory contents are stored again in time series bit by bit, and only correct input data is stored. a circuit, and a storage means for storing error detection signals respectively corresponding to the input data and the input data input immediately before the input data, and the storage contents of the storage means indicate the arrival of correct input data following the error data. a correction command circuit that generates a correction command signal when the correction command signal is being generated; and an input data storage circuit that selectively sequentially outputs the input data while the correction command signal is being generated and when the correction command signal is not being generated. a signal selection circuit that selectively sequentially outputs outputs; a full adder circuit that sequentially adds the output of the signal select circuit and the output of the input data storage circuit one bit at a time; a carry output storage circuit that stores the time and supplies it as a carry input to the full adder circuit;
an addition output storage circuit that sequentially stores the addition outputs of the full addition circuit; the storage data of the carry output storage circuit is made to correspond to the most significant bit, and the least significant bit of the storage data of the addition output storage circuit is made to correspond to the most significant bit; 1. An error correction apparatus for a digital information signal, characterized in that data obtained by associating the removed remaining bits with the lower bits following the most significant bit is outputted.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13956080A JPS5763947A (en) | 1980-10-06 | 1980-10-06 | Error correction device for digital information signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13956080A JPS5763947A (en) | 1980-10-06 | 1980-10-06 | Error correction device for digital information signal |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5763947A JPS5763947A (en) | 1982-04-17 |
JPS6342895B2 true JPS6342895B2 (en) | 1988-08-26 |
Family
ID=15248101
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13956080A Granted JPS5763947A (en) | 1980-10-06 | 1980-10-06 | Error correction device for digital information signal |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5763947A (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0186166B1 (en) * | 1995-11-03 | 1999-04-15 | 구자홍 | Error detecting device for a cd-rom driver |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5375911A (en) * | 1976-12-16 | 1978-07-05 | Nippon Columbia | Pcm recorder reproducer |
-
1980
- 1980-10-06 JP JP13956080A patent/JPS5763947A/en active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5375911A (en) * | 1976-12-16 | 1978-07-05 | Nippon Columbia | Pcm recorder reproducer |
Also Published As
Publication number | Publication date |
---|---|
JPS5763947A (en) | 1982-04-17 |
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