JPH079757B2 - デコーディングによる入出力ラインの分割方法 - Google Patents
デコーディングによる入出力ラインの分割方法Info
- Publication number
- JPH079757B2 JPH079757B2 JP1026814A JP2681489A JPH079757B2 JP H079757 B2 JPH079757 B2 JP H079757B2 JP 1026814 A JP1026814 A JP 1026814A JP 2681489 A JP2681489 A JP 2681489A JP H079757 B2 JPH079757 B2 JP H079757B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ダイナミックラム（DRAM）においてデコーデ
ィングを行うことにより、入出力ラインI/Oを分割する
方法に関する。
ィングを行うことにより、入出力ラインI/Oを分割する
方法に関する。
現在、ダイナミックラムの入出力ラインはスイッチング
トランジスタを介してセンスアンプ（検知アンプ）に連
結されて信号が入出力されるようになっている。ダイナ
ミックラムの集積度が高まることによって入出力ライン
の長さが長くなり、またスイッチトランジスタのゲート
の数が多くなって、寄生容量が大きくなり、これによっ
て信号伝搬の遅延時間が長くなるのである。
トランジスタを介してセンスアンプ（検知アンプ）に連
結されて信号が入出力されるようになっている。ダイナ
ミックラムの集積度が高まることによって入出力ライン
の長さが長くなり、またスイッチトランジスタのゲート
の数が多くなって、寄生容量が大きくなり、これによっ
て信号伝搬の遅延時間が長くなるのである。
従って、集積度が増加することによってセンスアンプと
入出力ラインの間の信号入出力時間が増加する点を勘案
して、入出力ラインの負荷を減少させて伝搬遅延時間を
短縮しなければならなかった。
入出力ラインの間の信号入出力時間が増加する点を勘案
して、入出力ラインの負荷を減少させて伝搬遅延時間を
短縮しなければならなかった。
本発明の目的は、集積度が増加することによって大きく
なる入出力の信号伝搬時間を大幅に短縮することができ
るデコーディングによる入出力ラインの分割方法を提供
することにある。
なる入出力の信号伝搬時間を大幅に短縮することができ
るデコーディングによる入出力ラインの分割方法を提供
することにある。
上記目的を達成するため、本発明ではダイナミックラム
における全体の入出力ラインを２分割してサブ入出力ラ
インとローディングが小さなメイン入出力ラインにて構
成し、もっと短い時間内に多くの信号を得ることができ
るようにしたのである。
における全体の入出力ラインを２分割してサブ入出力ラ
インとローディングが小さなメイン入出力ラインにて構
成し、もっと短い時間内に多くの信号を得ることができ
るようにしたのである。
即ち、本発明によれば、ワードライン（W/L）の状態に
よって駆動されるメモリセルと、ビットライン（B/L）
及びビットラインバー（▲▼）の状態によって駆
動されるMOSトランジスタ（M1,M2）からなるセンスアン
プ（１）とを有する回路の入出力ラインの分割方法であ
って、前記入出力ラインと前記ビットライン（B/L）及
びビットラインバー（▲▼）がMOSトランジスタ
（M4,M5）を介して連結されたサブ入出力ライン（２）
と、MOSトランジスタ（M6,M7）を介して連結されたメイ
ン入出力ライン（３）に分割しておくことにより、信号
処理するようにしたデコーディングによる入出力ライン
の分割方法が提供される。
よって駆動されるメモリセルと、ビットライン（B/L）
及びビットラインバー（▲▼）の状態によって駆
動されるMOSトランジスタ（M1,M2）からなるセンスアン
プ（１）とを有する回路の入出力ラインの分割方法であ
って、前記入出力ラインと前記ビットライン（B/L）及
びビットラインバー（▲▼）がMOSトランジスタ
（M4,M5）を介して連結されたサブ入出力ライン（２）
と、MOSトランジスタ（M6,M7）を介して連結されたメイ
ン入出力ライン（３）に分割しておくことにより、信号
処理するようにしたデコーディングによる入出力ライン
の分割方法が提供される。
以下、添付図面に沿って本発明の実施例について詳細に
説明する。
説明する。
第１図は、本発明のデコーディングによる入出力ライン
の分割方法を実現する実施例の回路図であって、MOSト
ランジスタM3とコンデンサーCSからなるメモリセル（記
憶素子）とセンスアンプ（検知アンプ）１が図示されて
いる。メモリセルはワードラインW/Lの状態によって駆
動される。また、センスアンプ１はメモリセルと、一対
のビットラインB/L及びビットラインバー▲▼の
状態によって駆動されるMOSトランジスタM1,M2にて構成
されている。また、このビットラインB/L及びビットラ
インバー▲▼は、MOSトランジスタM4,M5を通して
サブライン入出力ライン２と連結され、また、このサブ
入出力ライン２のノードを介して、MOSトランジスタM6,
M7を通してメイン入出力ライン３と連結されている。こ
こで、MOSトランジスタM4,M5,M6,M7の間には、入出力ラ
インI/Oの数が増加する時、互いに並列にMOSトランジス
タが連結されるという関係がある。
の分割方法を実現する実施例の回路図であって、MOSト
ランジスタM3とコンデンサーCSからなるメモリセル（記
憶素子）とセンスアンプ（検知アンプ）１が図示されて
いる。メモリセルはワードラインW/Lの状態によって駆
動される。また、センスアンプ１はメモリセルと、一対
のビットラインB/L及びビットラインバー▲▼の
状態によって駆動されるMOSトランジスタM1,M2にて構成
されている。また、このビットラインB/L及びビットラ
インバー▲▼は、MOSトランジスタM4,M5を通して
サブライン入出力ライン２と連結され、また、このサブ
入出力ライン２のノードを介して、MOSトランジスタM6,
M7を通してメイン入出力ライン３と連結されている。こ
こで、MOSトランジスタM4,M5,M6,M7の間には、入出力ラ
インI/Oの数が増加する時、互いに並列にMOSトランジス
タが連結されるという関係がある。
第２図は、本発明の回路図において、信号伝搬過程を示
す状態図であって、入出力ラインI/OがVCCレベルでプリ
チャージ（予充電）されている場合であり、センスアン
プ１を介してメモリセルに情報が書込み／読出しされる
時、デコーディング（コラムデコーディング）信号a,b
が第２図のように出力され、デコーディング信号a,bに
よってビットラインB/L及びビットラインバー▲
▼の状態が変化される。
す状態図であって、入出力ラインI/OがVCCレベルでプリ
チャージ（予充電）されている場合であり、センスアン
プ１を介してメモリセルに情報が書込み／読出しされる
時、デコーディング（コラムデコーディング）信号a,b
が第２図のように出力され、デコーディング信号a,bに
よってビットラインB/L及びビットラインバー▲
▼の状態が変化される。
従って、デコーディング信号ａによっては、サブ入出力
ライン２の状態が変動し、デコーディング信号ｂによっ
てメイン入出力ライン３の状態が変動してビットライン
及びビットラインバー上の情報がI/Oラインに伝達され
るようになる。
ライン２の状態が変動し、デコーディング信号ｂによっ
てメイン入出力ライン３の状態が変動してビットライン
及びビットラインバー上の情報がI/Oラインに伝達され
るようになる。
即ち、本発明においてデコーディング信号ａによってMO
SトランジスタM4,M5が駆動されてゲートを開くようにさ
れることによってビットラインB/L及びビットラインバ
ー▲▼の信号が入出力ラインI/Oに伝達されるよ
うになる。この際、デコーディング信号ａはデコーディ
ング信号ｂより早く供給される。従って、アドレス信号
によって選択されたアドレスの情報がサブ入出力ライン
２を通してメイン入出力ライン３に伝達されるもので、
サブ入出力ライン２というバッファを介することによっ
て速い時間内に選択された情報を得ることができる。
SトランジスタM4,M5が駆動されてゲートを開くようにさ
れることによってビットラインB/L及びビットラインバ
ー▲▼の信号が入出力ラインI/Oに伝達されるよ
うになる。この際、デコーディング信号ａはデコーディ
ング信号ｂより早く供給される。従って、アドレス信号
によって選択されたアドレスの情報がサブ入出力ライン
２を通してメイン入出力ライン３に伝達されるもので、
サブ入出力ライン２というバッファを介することによっ
て速い時間内に選択された情報を得ることができる。
ここで、入出力ラインI/Oのローディング（負荷）成分
はミラー効果によるキャパシタンス（ミラー効果容量）
が50％、接合状態によるキャパシタンス（接合容量）が
20％、その他電極間に発生する寄生キャパシタンス（寄
生容量）が30％になる。入出力段のミラー効果容量は２
分される。即ち、サブ入出力ラインの負荷の容量とメイ
ン入出力ラインの負荷の容量に分割され、ミラー効果を
減少することができるものである。
はミラー効果によるキャパシタンス（ミラー効果容量）
が50％、接合状態によるキャパシタンス（接合容量）が
20％、その他電極間に発生する寄生キャパシタンス（寄
生容量）が30％になる。入出力段のミラー効果容量は２
分される。即ち、サブ入出力ラインの負荷の容量とメイ
ン入出力ラインの負荷の容量に分割され、ミラー効果を
減少することができるものである。
数値として例えて説明すると次の通りである。従来のダ
イナミックラムの入出力ラインにおける容量比はCj:CM:
CP＝30％:50％:20％であり、合計すると、20％＋50％＋
30％＝100％になる。
イナミックラムの入出力ラインにおける容量比はCj:CM:
CP＝30％:50％:20％であり、合計すると、20％＋50％＋
30％＝100％になる。
ここで、Cj＝接合容量、 CM＝ミラー効果容量、 CP＝寄生容量の添字 ここで、従来の回路構成の入出力ラインを２倍に増加さ
せたとすると、 になって、入出力ライン上の容量が減少されて、信号伝
搬の速度がある程度改善されることを知ることができ
る。
せたとすると、 になって、入出力ライン上の容量が減少されて、信号伝
搬の速度がある程度改善されることを知ることができ
る。
本発明の回路の実施例では、サブ入出力ライン２が４つ
のI/Oラインを有していて、 になるので、信号伝達の遅れ時間をほぼ45％まで減少さ
せることができる。
のI/Oラインを有していて、 になるので、信号伝達の遅れ時間をほぼ45％まで減少さ
せることができる。
以上のように、本発明は入出力ラインをサブ入出力ライ
ンとメイン入出力ラインに分割したので、デコーディン
グ信号により信号が伝達されるようになるので、全体の
容量を大きく減少させるとともに内部バッファ段を形成
させて迅速に大きな負荷に適応することができるので多
くの情報量を少ない回数で伝達することができるのであ
り、ダイナミックラムにて高集積化する時発生する問題
点を除去することができるものである。
ンとメイン入出力ラインに分割したので、デコーディン
グ信号により信号が伝達されるようになるので、全体の
容量を大きく減少させるとともに内部バッファ段を形成
させて迅速に大きな負荷に適応することができるので多
くの情報量を少ない回数で伝達することができるのであ
り、ダイナミックラムにて高集積化する時発生する問題
点を除去することができるものである。
第１図は、本発明の好ましい実施例を示す回路図、 第２図は、第１図の回路図にて信号伝送過程を示す波形
図である。 図面の要部に対する符号の説明 B/L:ビットライン、▲▼：ビットラインバー、 1:センスアンプ、 M1−M7:MOSトランジスタ、 2:サブ入出力ライン、3:メイン入出力ライン。
図である。 図面の要部に対する符号の説明 B/L:ビットライン、▲▼：ビットラインバー、 1:センスアンプ、 M1−M7:MOSトランジスタ、 2:サブ入出力ライン、3:メイン入出力ライン。
Claims (2)
- 【請求項１】ワードライン（W/L）の状態によって駆動
されるメモリセルと、ビットライン（B/L）及びビット
ラインバー（▲▼）の状態によって駆動されるMO
Sトランジスタ（M1,M2）から成るセンスアンプ（１）と
を有する回路の入出力ラインの分割方法であって、前記
入出力ラインと前記ビットライン（B/L）及びビットラ
インバー（▲▼）がMOSトランジスタ（M4,M5）を
介して連結されたサブ入出力ライン（２）と、MOSトラ
ンジスタ（M6,M7）を介して連結されたメイン入出力ラ
イン（３）に分割しておくことにより、信号処理するよ
うにしたデコーディングによる入出力ラインの分割方
法。 - 【請求項２】前記サブ入出力ライン（２）にはコラムデ
コーディング信号（ａ）が供給されるようにした請求項
１記載のデコーディングによる入出力ラインの分割方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR88-5596 | 1988-05-13 | ||
| KR1019880005596A KR910002027B1 (ko) | 1988-05-13 | 1988-05-13 | 데코딩에 의한 입출력라인의 분할방식 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0218786A JPH0218786A (ja) | 1990-01-23 |
| JPH079757B2 true JPH079757B2 (ja) | 1995-02-01 |
Family
ID=19274342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026814A Expired - Lifetime JPH079757B2 (ja) | 1988-05-13 | 1989-02-07 | デコーディングによる入出力ラインの分割方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH079757B2 (ja) |
| KR (1) | KR910002027B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1281453C (zh) * | 1996-08-29 | 2006-10-25 | 株式会社小丝制作所 | 车辆用内藏发热器型把手 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0634353B2 (ja) * | 1983-05-07 | 1994-05-02 | 日本電信電話株式会社 | 半導体記憶装置 |
| JPS6192495A (ja) * | 1984-10-11 | 1986-05-10 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
-
1988
- 1988-05-13 KR KR1019880005596A patent/KR910002027B1/ko not_active IP Right Cessation
-
1989
- 1989-02-07 JP JP1026814A patent/JPH079757B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR910002027B1 (ko) | 1991-03-30 |
| KR890017703A (ko) | 1989-12-16 |
| JPH0218786A (ja) | 1990-01-23 |
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