KR910002027B1 - 데코딩에 의한 입출력라인의 분할방식 - Google Patents

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Abstract

내용 없음.

Description

데코딩에 의한 입출력라인의 분할방식
제1도는 이 발명의 회로도.
제2도는 이 발명 회로도에서 시그널 전달과정을 나타낸 상세도이다.
* 도면의 주요부분에 대한 부호의 설명
B/L : 비트라인
Figure kpo00001
: 비트라인바
1 : 센서앰프 M1∼M7 :MOS 트랜지스터
2 : 서브입출력라인 3 : 메인입출력라인
이 발명은 다이나맥램(DRAM)에서 입출력라인(I/O) 구성시 사용되는 데코딩에 의한 입출력라인의 분할 방식에 관한 것이다. 현재 다이나믹램의 입출력라인은 센서앰프에 스위치 트랜지스터가 연결되어 시그널이 입출력되게 하였으나, 다이나믹램에서 집적도가 높아짐에 따라 입출력라인과 스위칭 트랜지스터 게이트의 길이가 길어지게 되어 기생 캐패시턴스의 용량이 커지고 이로 인하여 부하전달 시간이 길어지게 된다.
따라서, 집적도가 증가함에 따라 센서앰프에서 시그널 입출력시간이 길어지게 되는 점을 감안하여 입출력 라인 수를 증가시켜 신호가 전달되는 시간을 단축시킬 수 있도록 하여야만 되는 것이다.
이 발명의 목적은 집적도가 증가함에 따라 커지는 입출력의 부하전달 시간을 크게 단축시킬 수 있는 데코딩에 의한 입출력라인의 분할방식을 제공하고자 하는 것으로, 전체 입출력라인의 분할시킨 서브입출력라인과 로우딩이 작은 메인입출력라인으로 구성시켜 좀더 빠른시간내에 많은 시그널을 얻을 수 있게한 것이다.
이와 같은 목적을 달성시키기 위한 이 발명의 특징은 비트라인쌍의 상태에 따라 구동되는 회로에 있어서, 입출력라인부 MOS 트랜지스터를 통하여 상기 비트라인쌍에 연결된 서브입출력라인과, 제2 MOS 트랜지스터를 통하여 상기 서브입출력라인의 출력노우드점에 접속된 메인입출력라인과로 되는 입출력라인의 분할회로에 있다.
이를 첨부도면에 의하여 상세히 설명하면 다음과 같다.
제1도는 이 발명의 회로도로서, MOS 트랜지스터(M3)에 콘덴서(CS)가 연결되어 워드라인(W/L)의 상태에 의하여 구동되는 메모리 셀과, 비트라인(B/L) 및 비트라인바
Figure kpo00002
의 상태에 따라 구동되는 MOS 트랜지스터(M1) (M2)로 센서앰프(1)를 구성한다.
그리고 센서앰프(1)의 비트라인(B/L) 및 비트라인바
Figure kpo00003
에 연결되는 입출력라인은 제1 MOS 트랜지스터(M4) (M5)를 통하여 서브입출력라인(2)과 연결되고, 이 서브입출력라인(2)에서 제2 MOS 트랜지스터(M6)(M7)를 통하여 메인 입출력라인 (3)과 연결되게 구성시킨 것이다.
여기서 제1 및 제2 MOS 트랜지스터(M4) (M5)(M6)(M7) 사이에는 입출력라인의 증가시 병렬로 MOS 트랜지스터가 될 수 있다.
제2도는 이 발명회로도에서 시그널 전달과정을 나타낸 상태도로서, 입출력라인(I/O)이 VCC레벨로 프리챠아지 되어 있는 경우, 센서앰프(1)를 통해 메모리 셀에 정보가 입출력될때 데코딩 신호(a)(b)가 제2도와 같이 출력되고 데코딩신호(a)(b)에 의하여 비트라인(B/L) 및 비트라인바
Figure kpo00004
의 상태가 변화된다.
따라서, 첫번째 데코딩신호(a)에 의하여는 서브입출력라인(2)의 전원이 변동되고 두번째 데코딩 신호(b)에 의하여 메인입출력라인(3)의 전원이 변동되어 비트라인 및 비트라인바의 신호가 전달되게 된다.
즉, 이 발명에서 데코딩(decoding)된 첫번째 신호(a)에 의하여 MOS 트랜지스터(M4)(M5)가 구동되어 게이트를 열게 됨으로써 비트라인(B/L) 및 비트라인
Figure kpo00005
의 신호가 입출력라인에 전달되게 된다.
이때, 첫번째 데코딩 신호(a)는 두번째 데코딩 신호(b)보다 빠르게 공급된다.
따라서 시그널에 의하여 선택(select)된 어드레스의 신호가 서브입출력라인(2)을 통해 메인입출력라인(3)에 전달되는 것으로, 서브입출력라인(2)이라는 버퍼를 통함에 따라 빠른 시간내에 입출력시그널을 얻을 수 있게 된다.
여기서 입출력라인의 로우딩성분은 밀러효과에 의한 캐패시턴스가 50%, 접합상태에 의한 캐패시턴스가 20%, 그외 전극간에 생기는 기생 캐패시턴스가 30%가 된다
따라서, 이 발명은 입출력단자에서 본 캐패시턴스가 커지는 밀러효과를 서브입출력라인과 메인입출력라인으로 분할시켜 감소시킬 수 있도록한 것으로, 수치로서 예를 들어 설명하면 다음과 같다.
기존의 다이나믹램의 입출력라인에서는 캐패시터의 용량은
CJ+CM+CP이 되어
20%+50%+30%=100%가 된다.
여기서 j= 접합용량, M= 밀러효과용량, P= 기생용량의 첨자.
여기서 기존의 회로에 입출력라인을 2배 증가시키는 경우는,
Figure kpo00006
가 되어 입출력라인에 의하여 캐패시터 용량의 감소가 되어 신호전달 속도가 어느정도 개선됨을 알 수 있으며, 이 발명의 서브입출력라인(2)을 4개로 구성시키는 경우,
Figure kpo00007
가 됨으로 신로전달 시간을 거의 45%나 감소시킬 수 있게 된다.
이상에서와 같이 본 2발명은 서브입출력라인과 메인입출력라인으로 분할시킨후 데코딩 신호에 의하여 신호가 전달되게 함으로써 전체 캐패시터의 전하량을 크게 감소시키는 동시에 중간 버퍼층을 형성시켜 신속히 부하를 감당할 수 있어 빠른시간내에 많은 시그널을 얻을 수가 있는 것으로 다이나믹램에서 고집적화시 생기는 문제를 제거할 수가 있는 것이다.

Claims (3)

  1. 비트라인쌍(B/L)
    Figure kpo00008
    의 상태에 따라 구동되고 센스앰프(1)이 연결된 입출력 라인(I/O)
    Figure kpo00009
    을 분할시키는 회로에 있어서. 제1MOS 트랜지스터(M4)(M5)를 통하여 상기 비트라인쌍(B/L)
    Figure kpo00010
    에 연결된 서브입출력라인(2)과, 제 2MOS 트랜지스터(M6)(M7)를 통하여 상기 서브입출력라인(2) 의 출력노우점에 접속된 메인입출력라인(3)으로 구성된 데코딩에 의한 입출력라인의 분할방식.
  2. 제1항에 있어서, 상기 서브입출력라인(2)은, 상기 제1 MOS 트랜지스터(M4)(M5)에 인가된 데코딩신호(a)에 응하여 변환되는 것을 특징으로 하는 데코딩에 의한 입출력라인의 분활방식.
  3. 제1항에 있어서, 상기 메인입출력라인(3)의 상태는, 제1 트랜지스터(M4)(M5)에 첫번째 데코딩 신호를(a)를 인가시킨 후, 제2트랜지스터(M6)(M7)에 인가된 두번째 데코딩 신호(d)에 따라서 변환되는 것을 특징으로 하는 데코딩에 의한 입출력라인의 분할방식.
KR1019880005596A 1988-05-13 1988-05-13 데코딩에 의한 입출력라인의 분할방식 KR910002027B1 (ko)

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JPS6192495A (ja) * 1984-10-11 1986-05-10 Nippon Telegr & Teleph Corp <Ntt> 半導体記憶装置

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