JPH0795315B2 - デ−タ転送制御方式 - Google Patents
デ−タ転送制御方式Info
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- JPH0795315B2 JPH0795315B2 JP19839387A JP19839387A JPH0795315B2 JP H0795315 B2 JPH0795315 B2 JP H0795315B2 JP 19839387 A JP19839387 A JP 19839387A JP 19839387 A JP19839387 A JP 19839387A JP H0795315 B2 JPH0795315 B2 JP H0795315B2
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Description
【発明の詳細な説明】 〔概要〕 本発明は、第１のアドレスバスを有するシステムバス
と、第１のアドレスバスより空間幅の大きい第２のアド
レスバスを有するメモリバスとを備えた２バスシステム
におけるバス間のデータ転送制御方式に関し、 メモリバスに接続されたメモリをページに区分してシス
テムバスよりアクセスする方式におけるページサイズを
任意に設定することを目的とし、 ページアドレスデータのビット長データがセットされる
ページサイズレジスタと、セットされる該ビット長デー
タの最大値に対応するビット幅を備えたページレジスタ
と、該ページレジスタの各ビットと対応する第２のアド
レスバスの上位各ビットとの接続をビット単位にそれぞ
れ開閉する上位バス開閉部と、第２のアドレスバスの全
ビット数から該ページサイズレジスタにセットされる該
ビット長データで表されるページアドレスのビット数を
差し引いたビット数に対応する第２のアドレスバスの下
位ビットと、該下位ビットと第１のアドレスバスの対応
するビットとの接続をビット単位にそれぞれ開閉する下
位バス開閉部と、該下位バス開閉部と上位バス開閉部と
をセットされた該ビット長データに対応して開閉制御
し、ページアドレスデータとページ内アドレスデータと
を第２のアドレスバスに出力せしめるバス制御部とを設
け、ページサイズレジスタにビット長データをセットし
て該メモリを所定の空間幅のページに区分しアセクスす
るように構成する。
と、第１のアドレスバスより空間幅の大きい第２のアド
レスバスを有するメモリバスとを備えた２バスシステム
におけるバス間のデータ転送制御方式に関し、 メモリバスに接続されたメモリをページに区分してシス
テムバスよりアクセスする方式におけるページサイズを
任意に設定することを目的とし、 ページアドレスデータのビット長データがセットされる
ページサイズレジスタと、セットされる該ビット長デー
タの最大値に対応するビット幅を備えたページレジスタ
と、該ページレジスタの各ビットと対応する第２のアド
レスバスの上位各ビットとの接続をビット単位にそれぞ
れ開閉する上位バス開閉部と、第２のアドレスバスの全
ビット数から該ページサイズレジスタにセットされる該
ビット長データで表されるページアドレスのビット数を
差し引いたビット数に対応する第２のアドレスバスの下
位ビットと、該下位ビットと第１のアドレスバスの対応
するビットとの接続をビット単位にそれぞれ開閉する下
位バス開閉部と、該下位バス開閉部と上位バス開閉部と
をセットされた該ビット長データに対応して開閉制御
し、ページアドレスデータとページ内アドレスデータと
を第２のアドレスバスに出力せしめるバス制御部とを設
け、ページサイズレジスタにビット長データをセットし
て該メモリを所定の空間幅のページに区分しアセクスす
るように構成する。
本発明は、プロセッサが接続されたシステムバスと、プ
ロセッサの有するアドレス空間より大きいメモリ空間を
有するメモリが接続されたメモリバスとを備えた２バス
システムに係わり、特にプロセッサが該メモリをアクセ
スするバス間のデータ転送制御方式の改良に関する。
ロセッサの有するアドレス空間より大きいメモリ空間を
有するメモリが接続されたメモリバスとを備えた２バス
システムに係わり、特にプロセッサが該メモリをアクセ
スするバス間のデータ転送制御方式の改良に関する。
通信制御，イメージデータ処理等におけるように、メモ
リ−IO装置，メモリ−メモリ間で大量のデータを高速に
転送するデータ処理装置では、プロセッサが直接アクセ
スするシステムバスと、IO装置−メモリ間でデータを転
送するメモリバスとの２組のバスが設けられ、プロセッ
サとIO装置とが独立して処理するするように構成されて
いる。
リ−IO装置，メモリ−メモリ間で大量のデータを高速に
転送するデータ処理装置では、プロセッサが直接アクセ
スするシステムバスと、IO装置−メモリ間でデータを転
送するメモリバスとの２組のバスが設けられ、プロセッ
サとIO装置とが独立して処理するするように構成されて
いる。
このような２バスシステムにおいて、メモリ空間がプロ
セッサの持つアドレス空間よりも大きい場合、メモリ空
間を複数のブロック（ページ）に区分し、そのページを
選択するページアドレスをページレジスタにセットして
メモリバスに出力するとともに、ページ内アドレスバス
をシステムバスより出力してすべてのメモリ空間をアク
セスする方法が採用されている。
セッサの持つアドレス空間よりも大きい場合、メモリ空
間を複数のブロック（ページ）に区分し、そのページを
選択するページアドレスをページレジスタにセットして
メモリバスに出力するとともに、ページ内アドレスバス
をシステムバスより出力してすべてのメモリ空間をアク
セスする方法が採用されている。
しかし、従来ではページの空間幅（ページサイズ）が固
定であったため、データ量が多い装置ではページレジス
タにページアドレスをセットする回数が増して処理速度
が遅くなり、またデータ量の少ない装置でページサイズ
を広くとるとメモリ管理が極め細かにできないという問
題点があった。
定であったため、データ量が多い装置ではページレジス
タにページアドレスをセットする回数が増して処理速度
が遅くなり、またデータ量の少ない装置でページサイズ
を広くとるとメモリ管理が極め細かにできないという問
題点があった。
このため、装置の扱うデータ量に対応してページサイズ
が設定できるデータ転送方式が求められている。
が設定できるデータ転送方式が求められている。
第３図は従来の２バスシステムブロック図である。
第３図において、 １はアドレス空間が64Kバイト（アドレスバス幅16ビッ
ト）のプロセッサ、 10は画像入力装置等の複数のIO装置、 ６は16Mバイト（アドレスバス幅24ビット）のメモリ空
間を備えるメモリ。
ト）のプロセッサ、 10は画像入力装置等の複数のIO装置、 ６は16Mバイト（アドレスバス幅24ビット）のメモリ空
間を備えるメモリ。
11は優先順位判定部で、各IO装置10から出力されるDMA
（ダイレクト・メモリ・アクセス）要求信号RQ1〜RQnの
うち優先順位の最も高いIO装置10を選択して転送制御を
開始せしめるとともに、プロセッサ１からメモリバス10
1に対するバス開放要求信号BUSREQが出力されたとき、
メモリバス101の開放制御を行いプロセッサ１にバス使
用許可信号GRNTを出力する。
（ダイレクト・メモリ・アクセス）要求信号RQ1〜RQnの
うち優先順位の最も高いIO装置10を選択して転送制御を
開始せしめるとともに、プロセッサ１からメモリバス10
1に対するバス開放要求信号BUSREQが出力されたとき、
メモリバス101の開放制御を行いプロセッサ１にバス使
用許可信号GRNTを出力する。
12は、メモリ６とIO装置10との間のDMA転送を制御する
とともにプロセッサ１からメモリ６をアクセスするため
のデータ転送手段を備えたDMA制御部。
とともにプロセッサ１からメモリ６をアクセスするため
のデータ転送手段を備えたDMA制御部。
18はアドレスバスバッファABで、プロセッサ１がメモリ
６をアクセスするときアドレスバス100a（第１のアドレ
スバス）の下位10ビットのデータをアドレスバス101a
（第２のアドレスバス）の下位10ビットへ出力する。
６をアクセスするときアドレスバス100a（第１のアドレ
スバス）の下位10ビットのデータをアドレスバス101a
（第２のアドレスバス）の下位10ビットへ出力する。
19はデータバスバッファDBで、システムバス100とメモ
リバス101とのデータバス間の接続を双方向に開閉す
る。
リバス101とのデータバス間の接続を双方向に開閉す
る。
100はプロセッサ１が直接アクセスするシステムバス
で、16ビットのアドレスバス100a,8ビットのデータバス
の他複数ビットの制御線から構成される。
で、16ビットのアドレスバス100a,8ビットのデータバス
の他複数ビットの制御線から構成される。
101はメモリバスで、24ビットのアドレスバス101a、８
ビットのデータバスの他複数ビットの制御線より構成さ
れる。
ビットのデータバスの他複数ビットの制御線より構成さ
れる。
また前記DMA制御部12において、 13はDMA転送時のメモリ６のアドレスデータを出力する2
4ビットのアドレスカウンタ、 14はDMA転送における転送語数を制御する転送語数カウ
ンタ、 15は14ビットのページレジスタ、 16はマルチプレクサMPXで、DMA転送時はアドレスカウン
タ13のデータをアドレスバス101aに出力し、プロセッサ
１がメモリ６をアクセスするときはページレジスタ15の
データをアドレスバス101aの上位14ビットに出力し、ア
ドレスカウンタ13の下位10ビットを開放するもの、 17はバス制御部で、マルチプレクサMPX16とアドレスバ
スバッファ18とを開放制御するもの、である。
4ビットのアドレスカウンタ、 14はDMA転送における転送語数を制御する転送語数カウ
ンタ、 15は14ビットのページレジスタ、 16はマルチプレクサMPXで、DMA転送時はアドレスカウン
タ13のデータをアドレスバス101aに出力し、プロセッサ
１がメモリ６をアクセスするときはページレジスタ15の
データをアドレスバス101aの上位14ビットに出力し、ア
ドレスカウンタ13の下位10ビットを開放するもの、 17はバス制御部で、マルチプレクサMPX16とアドレスバ
スバッファ18とを開放制御するもの、である。
以上構成により、メモリ−IO装置間では周知のDMAデー
タ転送が行われ、プロセッサ１がメモリ６をアクセスす
るときはプログラムモードで行われる。
タ転送が行われ、プロセッサ１がメモリ６をアクセスす
るときはプログラムモードで行われる。
プロセッサ１がメモリ６をアクセスするとき、メモリ６
は24ビット幅のアドレスで示されるメモリ空間を備えて
いるため直接アドレスすることができず、例えば1Kバイ
ト単位のページ70にメモリ６を区分し、ページアドレス
データ60（14ビット，ページの先頭アドレス）をページ
レジスタ15にセットしてページ70を選択するとともに、
ページ内アドレスデータ61として10ビット（1KB）のア
ドレスデータをアドレスバスバッファ18を介してアドレ
スバス101aに出力する。
は24ビット幅のアドレスで示されるメモリ空間を備えて
いるため直接アドレスすることができず、例えば1Kバイ
ト単位のページ70にメモリ６を区分し、ページアドレス
データ60（14ビット，ページの先頭アドレス）をページ
レジスタ15にセットしてページ70を選択するとともに、
ページ内アドレスデータ61として10ビット（1KB）のア
ドレスデータをアドレスバスバッファ18を介してアドレ
スバス101aに出力する。
以上説明した２バスシステムにおけるページは従来では
例えば1Kバイトに固定されたものでありデータ量が多く
多数のページにわたってアクセスしなければならないと
きは、ページレジスタに書込む回数が増大して処理速度
が遅くなり、ページサイズを大きくとるとメモリ管理が
十分に行われないという問題点がある。
例えば1Kバイトに固定されたものでありデータ量が多く
多数のページにわたってアクセスしなければならないと
きは、ページレジスタに書込む回数が増大して処理速度
が遅くなり、ページサイズを大きくとるとメモリ管理が
十分に行われないという問題点がある。
本発明は上記問題点に鑑み、任意にページサイズを設定
するデータ転送制御方式を提供することを目的とするも
のである。
するデータ転送制御方式を提供することを目的とするも
のである。
本発明のデータ転送制御方式は、第１図本発明の原理説
明図に示すように、 ページアドレスデータ（60）のビット長データ（50）が
セットされるページサイズレジスタ（７）と、 セットされる該ビット長データ（50）の最大値に対応す
るビット幅を備えたページレジスタ（４）と、 該ページレジスタ（４）の各ビットと対応する第２のア
ドレスバスの上位各ビットとの接続をビット単位にそれ
ぞれ開閉する上位バス開閉部（５）と、 第２のアドレスバスの全ビット数から該ページサイズレ
ジスタにセットされる該ビット長データで表されるペー
ジアドレスのビット数を差し引いたビット数に対応する
第２のアドレスバスの下位ビットと、該下位ビットと第
１のアドレスバスの対応するビットとの接続をビット単
位にそれぞれ開閉する下位バス開閉部（９）と、 該下位バス開閉部（９）と上位バス開閉部（５）とをセ
ットされた該ビット長データ（50）に対応して開閉制御
し、前記ページアドレスデータ（60）とページ内アドレ
スデータ（61）とを第２のアドレスバスに出力せしめる
バス制御部（８）と、を設ける。
明図に示すように、 ページアドレスデータ（60）のビット長データ（50）が
セットされるページサイズレジスタ（７）と、 セットされる該ビット長データ（50）の最大値に対応す
るビット幅を備えたページレジスタ（４）と、 該ページレジスタ（４）の各ビットと対応する第２のア
ドレスバスの上位各ビットとの接続をビット単位にそれ
ぞれ開閉する上位バス開閉部（５）と、 第２のアドレスバスの全ビット数から該ページサイズレ
ジスタにセットされる該ビット長データで表されるペー
ジアドレスのビット数を差し引いたビット数に対応する
第２のアドレスバスの下位ビットと、該下位ビットと第
１のアドレスバスの対応するビットとの接続をビット単
位にそれぞれ開閉する下位バス開閉部（９）と、 該下位バス開閉部（９）と上位バス開閉部（５）とをセ
ットされた該ビット長データ（50）に対応して開閉制御
し、前記ページアドレスデータ（60）とページ内アドレ
スデータ（61）とを第２のアドレスバスに出力せしめる
バス制御部（８）と、を設ける。
ページを選択するページアドレスデータ60のビット長デ
ータ50を入力し、例えば設定用のメモリに登録してお
く。
ータ50を入力し、例えば設定用のメモリに登録してお
く。
プロセッサ１はビット長データ50をページサイズレジス
タ７にセットし、バス制御部８はこのビット長データに
対応して上位バス開閉部５および下位バス開閉部９とを
それぞれ所定ビット幅で開閉制御する。
タ７にセットし、バス制御部８はこのビット長データに
対応して上位バス開閉部５および下位バス開閉部９とを
それぞれ所定ビット幅で開閉制御する。
即ち、上位バス開閉部５ではページレジスタ４のうちセ
ットされたビット長の上位ビットが第２のアドレスバス
の対応する上位ビットに接続され、下位バス開閉部９で
は接続された前記上位アドレスバスを除く下位アドレス
バスが接続される。
ットされたビット長の上位ビットが第２のアドレスバス
の対応する上位ビットに接続され、下位バス開閉部９で
は接続された前記上位アドレスバスを除く下位アドレス
バスが接続される。
以上のごとくビット長データ50をセットすれば任意のペ
ージサイズを設定することができ、装置の扱うデータ量
に応じて効率的なデータ処理を行わせることができる。
ージサイズを設定することができ、装置の扱うデータ量
に応じて効率的なデータ処理を行わせることができる。
本発明の実施例を第２図実施例の２バスシステムブロッ
ク図を参照しつつ説明する。
ク図を参照しつつ説明する。
第２において、100aは16ビット幅のアドレス空間を持つ
第１のアドレスバス、101aは24ビット幅のアドレス空間
を持つ第２のアドレスバス、４はページレジスタで、最
大のビット長データ50に対応するよう所定のビット幅
（実施例では12ビットで、4,8・・64KBのページサイズ
に対応できる）を有する。
第１のアドレスバス、101aは24ビット幅のアドレス空間
を持つ第２のアドレスバス、４はページレジスタで、最
大のビット長データ50に対応するよう所定のビット幅
（実施例では12ビットで、4,8・・64KBのページサイズ
に対応できる）を有する。
21はバッテリバックアップされた設定メモリでビット長
データ50が外部入力によりセットされる。
データ50が外部入力によりセットされる。
７はページサイズレジスタで、プロセッサ１により設定
メモリ21のビット長データ50がセットされる。
メモリ21のビット長データ50がセットされる。
５は上位バス開閉部で、アドレスカウンタ13の出力とペ
ージレジスタ４の出力とを切換えるマルチプレクサMPX5
aとビット単位に開閉するスリーステートバッファBF5b
とで構成される。
ージレジスタ４の出力とを切換えるマルチプレクサMPX5
aとビット単位に開閉するスリーステートバッファBF5b
とで構成される。
９は下位バス開閉部（アドレスバスバッファAB）で、ア
ドレスバス100a（第１のアドレスバス）の16ビットと、
アドレスバス101の下位16ビットとの接続をそれぞれ開
閉する。
ドレスバス100a（第１のアドレスバス）の16ビットと、
アドレスバス101の下位16ビットとの接続をそれぞれ開
閉する。
８はバス制御部で、優先順位判定部11よりDMA許可信号
が出力されたときは上位バス開閉部５を制御してアドレ
スカウンタ13の24ビットをアドレスバス101aに出力する
とともに下位バス開閉部９の接続を開放し、プロセッサ
１に対するバス使用許可GRNTが出力されたときはページ
サイズレジスタ７を参照し、上位バス開閉部５および下
位バス開閉部９とを開放制御する。
が出力されたときは上位バス開閉部５を制御してアドレ
スカウンタ13の24ビットをアドレスバス101aに出力する
とともに下位バス開閉部９の接続を開放し、プロセッサ
１に対するバス使用許可GRNTが出力されたときはページ
サイズレジスタ７を参照し、上位バス開閉部５および下
位バス開閉部９とを開放制御する。
その他、全図を通じて同一符号は同一対象物を表す。
以上の構成より明らかなごとく、上位バス開閉部５は上
位12ビット、下位バス開閉部９は下位16ビットの開閉手
段を備えており（合計28ビット）、ページレジスタ４の
12ビットのうちデータ長データ50で指定される上位ビッ
トがアドレスバス101aに接続され、それ以下のアドレス
バス101aの下位ビットがアドレスバス100aに接続され
る。
位12ビット、下位バス開閉部９は下位16ビットの開閉手
段を備えており（合計28ビット）、ページレジスタ４の
12ビットのうちデータ長データ50で指定される上位ビッ
トがアドレスバス101aに接続され、それ以下のアドレス
バス101aの下位ビットがアドレスバス100aに接続され
る。
なお、ページ70のアドレス空間幅（ページサイズ）とペ
ージアドレスデータ60のビット長との関係は、 ページサイズ ビット長 4KB 12ビット 8KB 11 16KB 10 32KB 9 64KB 8 である。
ージアドレスデータ60のビット長との関係は、 ページサイズ ビット長 4KB 12ビット 8KB 11 16KB 10 32KB 9 64KB 8 である。
以上の２バスシステムにおいて、メモリ６の000120H番
地（Ｈは進符号を表す）から８バイトのデータをIO装置
10にDMA転送中にプロセッサ１がメモリ６の200000H〜20
0FFFH番地で示される4Kバイトの範囲をアクセスする場
合を例として転送制御動作を説明する。
地（Ｈは進符号を表す）から８バイトのデータをIO装置
10にDMA転送中にプロセッサ１がメモリ６の200000H〜20
0FFFH番地で示される4Kバイトの範囲をアクセスする場
合を例として転送制御動作を説明する。
（１）装置で定義されるページサイズに対応したビット
長データ50（本実施例ではプロセッサ１がアクセスする
メモリの範囲が4Kバイトであるためビット長データ50は
12とする）が外部操作入力、またはプロセッサ１が実行
する制御プログラムにより設定メモリ21に登録される。
長データ50（本実施例ではプロセッサ１がアクセスする
メモリの範囲が4Kバイトであるためビット長データ50は
12とする）が外部操作入力、またはプロセッサ１が実行
する制御プログラムにより設定メモリ21に登録される。
（２）プロセッサ１は設定メモリ21よりビット長データ
50を読取りページサイズレジスタ７にセットしておく。
50を読取りページサイズレジスタ７にセットしておく。
（３）プロセッサ１はDMA転送開始前に転送開始アドレ
スとしてアドレスカウンタ14に0007Hを書き込み、DMA転
送動作を開始させる。またページレジスタ４にはプロセ
ッサ１がメモリ６の200000H〜200FFFHをアクセスする前
にページアドレスとなるアドレスの上位12ビット200Hを
書き込んでおく。
スとしてアドレスカウンタ14に0007Hを書き込み、DMA転
送動作を開始させる。またページレジスタ４にはプロセ
ッサ１がメモリ６の200000H〜200FFFHをアクセスする前
にページアドレスとなるアドレスの上位12ビット200Hを
書き込んでおく。
（４）DMA制御部20は、IO装置10より転送要求信号RQが
出力されたとき、アドレスカウンタ13の値を１づつ加
算、転送語数カウンタ14の値を１づつ減算しつつ１クロ
ックサイクルごとにアドレスカウンタ13よりアドレスバ
ス101aにアドレスデータを出力してメモリ６とIO装置10
とのDMAデータ転送を制御する。
出力されたとき、アドレスカウンタ13の値を１づつ加
算、転送語数カウンタ14の値を１づつ減算しつつ１クロ
ックサイクルごとにアドレスカウンタ13よりアドレスバ
ス101aにアドレスデータを出力してメモリ６とIO装置10
とのDMAデータ転送を制御する。
（５）ここで例えば３バイト目の転送中にプロセッサ１
よりバス使用要求信号BUSREQが出力されたとき、３バイ
ト目の転送が終了した後アドレスカウンタ13および転送
語数カウンタ14の動作を停止する等メモリバス101の開
放が行われ、プロセッサ１にバス使用許可信号GRNTが出
力される。
よりバス使用要求信号BUSREQが出力されたとき、３バイ
ト目の転送が終了した後アドレスカウンタ13および転送
語数カウンタ14の動作を停止する等メモリバス101の開
放が行われ、プロセッサ１にバス使用許可信号GRNTが出
力される。
（６）これによりバス制御部８は、マルチプレクサMPX5
aをページレジスタ４側に切換えるとともに、ページサ
イズレジスタ７に書込まれているビット長データ50（本
実施例では12ビット）の値を第２のアドレスバス幅であ
る24ビットから差し引いたビット幅の下位ビット（本実
施例では12ビット）に対応するスリーステートバッファ
5bを開放（ハイインピーダンス）とするとともに、下位
バス開閉部９の対応するビット（本実施例では12ビッ
ト）を開き、第１のアドレスバスの下位ビットのアドレ
スデータを第２のアドレスバスに出力する。
aをページレジスタ４側に切換えるとともに、ページサ
イズレジスタ７に書込まれているビット長データ50（本
実施例では12ビット）の値を第２のアドレスバス幅であ
る24ビットから差し引いたビット幅の下位ビット（本実
施例では12ビット）に対応するスリーステートバッファ
5bを開放（ハイインピーダンス）とするとともに、下位
バス開閉部９の対応するビット（本実施例では12ビッ
ト）を開き、第１のアドレスバスの下位ビットのアドレ
スデータを第２のアドレスバスに出力する。
これにより、ページレジスタ４よりページアドレスデー
タ60（本実施例では12ビットで表される200H）が、第１
のアドレスバス100aから、ページ内アドレスバス61（本
実施例ではプロセッサ１が出力するアドレス16ビットの
下位12ビット0000H〜0FFFH）が第２のアドレスバス101a
に出力され、メモリ６の20000H〜200FFFHを直接プロセ
ッサ１からアクセスすることが可能となる。
タ60（本実施例では12ビットで表される200H）が、第１
のアドレスバス100aから、ページ内アドレスバス61（本
実施例ではプロセッサ１が出力するアドレス16ビットの
下位12ビット0000H〜0FFFH）が第２のアドレスバス101a
に出力され、メモリ６の20000H〜200FFFHを直接プロセ
ッサ１からアクセスすることが可能となる。
以上のごとくデータ量によってページサイズを設定する
ため、大量のデータをアクセスするときはビット長デー
タ50を小さく（ページサイズが大）に設定すればページ
レジスタ４にセットする回数が減少し、データ量が少な
い場合はページサイズを小さく設定することにより極め
細かなメモリ管理が期待できる。
ため、大量のデータをアクセスするときはビット長デー
タ50を小さく（ページサイズが大）に設定すればページ
レジスタ４にセットする回数が減少し、データ量が少な
い場合はページサイズを小さく設定することにより極め
細かなメモリ管理が期待できる。
なお、実施例では使用される装置にDMA制御部20を対応
させる例を示したが、アクセスごとにビット長データ50
を設定してアクセスすることも可能である。
させる例を示したが、アクセスごとにビット長データ50
を設定してアクセスすることも可能である。
本発明は２バスシステムにおいて、区分されるメモリの
ページの大きさを取り扱うデータ量によって設定するデ
ータ転送制御方式を提供するもので、データ処理速度を
向上させる効果は極めて大である。
ページの大きさを取り扱うデータ量によって設定するデ
ータ転送制御方式を提供するもので、データ処理速度を
向上させる効果は極めて大である。
第１図は本発明の原理説明図、 第２図は実施例の２バスシステムブロック図、 第３図は従来の２バスシステムブロック図、 である。図中、 １はプロセッサ、４はページレジスタ、５は上位バス開
閉部、5aはマルチプレクサMPX、5bはスリーステートバ
ッファBF、６はメモリ、７はページサイズレジスタ、８
はバス制御部、９は下位バス開閉部、100aはアドレスバ
ス（第１のアドレスバス）、101aはアドレスバス（第２
のアドレスバス）、50はビット長データ、60はページア
ドレスデータ、61はページ内アドレスデータ、 である。
閉部、5aはマルチプレクサMPX、5bはスリーステートバ
ッファBF、６はメモリ、７はページサイズレジスタ、８
はバス制御部、９は下位バス開閉部、100aはアドレスバ
ス（第１のアドレスバス）、101aはアドレスバス（第２
のアドレスバス）、50はビット長データ、60はページア
ドレスデータ、61はページ内アドレスデータ、 である。
Claims (1)
- 【請求項１】第１のアドレスバスを備えたシステムバス
と、第１のアドレスバスより大きいバス幅を有する第２
のアドレスバスを備えるとともに第２のアドレスバスの
上位所定ビットでページに区分されるメモリが接続され
るメモリバスと、区分された該ページを選択するページ
アドレスデータをセットするページレジスタとを備え、
該ページレジスタより出力されるページアドレスデータ
と第１のアドレスバスより出力されるページ内アドレス
データとに基づき該メモリをアクセスするデータ転送制
御方式において、 該ページアドレスデータ（60）のビット長データ（50）
がセットされるページサイズレジスタ（７）と、 セットされる該ビット長データ（50）の最大値に対応す
るビット幅を備えたページレジスタ（４）と、 該ページレジスタ（４）の各ビットと対応する第２のア
ドレスバスの上位各ビットとの接続をビット単位にそれ
ぞれ開閉する上位バス開閉部（５）と、 第２のアドレスバスの全ビット数から該ページサイズレ
ジスタ（７）にセットされる該ビット長データ（50）で
表されるページアドレスのビット数を差し引いたビット
数に対応する第２のアドレスバスの下位ビットと第１の
アドレスバスの対応する各ビットとの接続をビット単位
にそれぞれ開閉する下位バス開閉部（９）と、 該下位バス開閉部（９）と上位バス開閉部（５）とをセ
ットされた該ビット長データ（50）に対応して開閉制御
し、前記ページアドレスデータ（60）とページ内アドレ
スデータ（61）とを第２のアドレスバスに出力せしめる
バス制御部（８）と、 を設け、ページサイズレジスタ（７）に該ビット長デー
タをセットして該メモリ（６）を所定の空間幅に該ペー
ジに区分しアクセスすることを特徴とするデータ転送制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19839387A JPH0795315B2 (ja) | 1987-08-07 | 1987-08-07 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19839387A JPH0795315B2 (ja) | 1987-08-07 | 1987-08-07 | デ−タ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6441952A JPS6441952A (en) | 1989-02-14 |
| JPH0795315B2 true JPH0795315B2 (ja) | 1995-10-11 |
Family
ID=16390382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19839387A Expired - Lifetime JPH0795315B2 (ja) | 1987-08-07 | 1987-08-07 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795315B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1213389C (zh) | 2001-08-31 | 2005-08-03 | 佳能株式会社 | 图像显示装置及其制造方法 |
| JP2006253993A (ja) * | 2005-03-10 | 2006-09-21 | Casio Comput Co Ltd | 撮像装置 |
-
1987
- 1987-08-07 JP JP19839387A patent/JPH0795315B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6441952A (en) | 1989-02-14 |
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