JPH0793615B2 - 同期化回路 - Google Patents

同期化回路

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JPH0793615B2
JPH0793615B2 JP3041050A JP4105091A JPH0793615B2 JP H0793615 B2 JPH0793615 B2 JP H0793615B2 JP 3041050 A JP3041050 A JP 3041050A JP 4105091 A JP4105091 A JP 4105091A JP H0793615 B2 JPH0793615 B2 JP H0793615B2
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signal
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ジョゼ、ガルセラ
ジル、トゥボル
アンドレ、トラコル
ダニエル、オルサッティ
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    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
    • H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers

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  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Small-Scale Networks (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は自己のクロック信号を有
する遠隔装置から入るデータビットを、この装置のクロ
ック信号とスイッチングシステムクロック信号が同一周
波数であるが位相のずれているときにこのシステムクロ
ック信号でスイッチングシステムの入力において再同期
化しうるようにする同期化回路に関する。この同期化回
路はまたデータビットフレームがフレームレベルで同期
化されうるようにする。
【０００２】
【従来の技術及び発明が解決しようとする課題】同期ス
イッチングシステムをより高い接続性およびより高い伝
送速度に向けての発展は中央システムクロックによる動
作を困難にしている。
【０００３】異なる長さのケーブルまたは光ファイバの
ような伝送媒体を介してスイッチングシステムに装着さ
れる装置間のデータビットフレームのスイッチングを行
うことの出来るスイッチングシステムにおいて、異なる
媒体における異なる伝送遅延により、スイッチングシス
テムの入力におけるフレームのミスアラインメントが生
じる。その理由は高伝送速度では伝送遅れが１または数
ビットピリオドになることがあるからである。また、伝
送遅れは伝送媒体並びに温度によりきまり、この温度が
フレームのミスアラインメントを増長させる。
【０００４】従って、このスイッチングシステムとこの
システムから任意の位置に配置しうる装置との間をリン
クするために同一の伝送媒体を用いない場合にビットレ
ベルおよびフレームレベルでのフレームの再アラインメ
ントが必要である。
【０００５】アラインメント回路はすでに存在する。従
来の技術の殆どは、入力信号をサンプリングし、サンプ
ル数について異なる入力フレーム間の位相差をカウント
しそしてそのように測定された差を補償するために入力
データ信号のビット周波数より高い周波数を有する信号
を必要とする。
【０００６】例えばＦをシステムクロック周波数とする
と、入力データ信号はｎ・Ｆでサンプリングされ、そし
て入力信号遷移とクロック遷移間のサンプル数のカウン
トが記憶されてこれら位相差の補償のためにシフトレジ
スタを介してデータビットフレームのシフトを制御する
ために用いられる。
【０００７】このような方法は伝送周波数が高すぎそし
て最高可能サンプリング周波数に等しい値になる時には
使用出来ない。
【０００８】ＩＥＥＥジャーナル・オブ・ソリッド・ス
テートサーキット２３巻２号１９８８年４月の文献「A4
5 Mbits/s COMS VLSI digital phase aligner 」には位
相が０°、９０°、１８０°、２７０°ずれたクロック
信号により入力信号をサンプリングしそしてそのように
して得られたサンプル間の不一致を考慮することにより
位相補償情報を発生する回路が示されている。
【０００９】このアライメントする回路は複雑な制御論
理回路を用いそしてフレームレベルではなくビットレベ
ルでの再アラインメントを与えるにすぎない。
【００１０】本発明の目的は第１クロック周波数でビッ
トを受けそしてこれらビットを、第１クロック信号に対
し任意の位相関係を有する第２クロック信号と自動的に
再同期化させる同期化回路を提供することである。
【００１１】本発明の他の目的はフレームレベルでこれ
らビットフレームを再同期化させるそのような同期化回
路を提供することである。
【００１２】本発明の目的はスイッチングシステムの入
力に入るビットフレームのビットおよびフレーム再同期
化を行うそのような回路を提供することである。
【００１３】本発明の他の目的は非常に単純で安価なそ
のような回路を提供することである。
【００１４】
【課題を解決するための手段】本発明の同期化回路は第
１クロック信号ＣＳのパルス周波数で入力ライン上にデ
ータビットを受けてそのデータビットを第１クロック信
号に対し任意の位相関係を有する第２クロック信号ＣＯ
のパルス周波数で第１出力ラインに与える。この回路は
― ｎを少くとも２である整数として第１クロック信号
ＣＳのパルスをモジュローｎでカウントする第１カウン
タ、― 第２クロック信号ＣＯのパルスをモジュローｎ
でカウントする第２カウンタ、― ｎ段の第１バッフ
ァ、― 第１カウンタのカウント値に応答して第１の予
定シーケンスで第１バッファの段内に受信したビットを
周期的にゲートしそして記憶するための第１ゲート構成
であって、受信ビットがゲートされる段の順番はこれら
段の番号と第１カウンタのカウント値間の第１関係によ
りきまる構成、― 第２カウンタのカウント値に応答し
第２の予定のシーケンスで第１出力ライン上の第１バッ
ファの段に記憶されたビットを周期的にゲートするため
の第２ゲート構成であって、ゲートされるビットを出力
ラインに出す段の番号が段の番号と第２カウンタのカウ
ント値との間の第２の関係によりきまり、それによりビ
ットが受信順に第２クロック信号のパルス周波数で第１
出力ラインに与えられるようにする第２ゲート構成、を
含んでいる。
【００１５】本発明の好適な実施例では第１および第２
カウンタはまずｎを４としてｎ／２より大きいか等しい
整数Ｘだけ異なる値にセットされる。更に上記第１関係
は第２関係と同一である。
【００１６】更に、この同期化回路は第１クロック信号
からとり出される第１フレーム同期化信号のパルスによ
り限定されるフレーム内の第１クロック信号のパルス周
波数でデータビットを受け、そして第１フレーム同期化
信号と同一の周波数で位相のずれた第２フレーム同期化
信号により限定されるフレーム内の第２クロック信号周
波数で第２出力ラインにそれらデータビットを与えるこ
とが出来る。フレームレベルでのこの同期化を行うため
にこの回路は― ｎ段の第２バッファ、― 第１カウン
タのカウント値に応じて第１関係により決定される第２
バッファの段内の第１フレーム同期化信号のパルスをゲ
ートする第３ゲート構成、―第２カウンタのカウンタ値
に応じて第２関係によりきまる第２バッファの段内に記
憶されるパルスをゲートして再同期化フレームラインに
再同期化フレーム信号を与える第４ゲート構成、― フ
レーム再同期化ラインと第１出力ラインに接続しそして
第２フレーム同期化信号に応答して第１出力ラインから
のデータビットを第２フレーム同期化パルスと整合させ
て第２出力ラインに整合データビットを与えるフレーム
再同期化回路、を含む。
【００１７】
【実施例】図１は本発明による同期化回路を含む同期ス
イッチングシステムのブロック図である。交換されるべ
きデータは１０，１２，１４，１６のようなデータ処理
装置において処理される。スイッチングシステム１８は
ソース装置がデータを目標装置に送ることが出来るよう
に接続される装置対を選択する。データは夫々データ出
力バス２０，２２，２４，２６を介して装置１０，１
２，１４，１６により与えられる。装置１０，１２，１
４，１６の夫々はスイッチングシステムを介してのデー
タおよびバス３０，３２，３４，３６のデータを受け
る。
【００１８】ここにおいて「データ」は任意の２進コー
ド化情報を意味する。また、装置は４個のみを示してい
るがその数は任意である。スイッチングシステムは任意
の形式のスイッチングアルゴリズムを使用しうる。
【００１９】データビットはライン４０上のクロック回
路３８により発生される汎用システムクロック信号ＣＯ
と同期してバス３０，３２，３４，３６のデータに送ら
れる。このクロック信号はライン４０−１０，４０−１
２，４０−１４，４０−１６を介して夫々の装置に配分
される。一般に、これらデータビットはフレーム同期化
信号のパルスにより限定されるフレームに配列される。
装置１０，１２，１４，１６に与えられるこのフレーム
同期化信号ＦＯは各フレームが固定数のビットを含むよ
うにカウンタ４２によりクロック信号ＣＯからとり出さ
れる。
【００２０】各データ処理装置１０，１２，１４，１６
はタイミング回路５０，５２，５４，５６を含み、これ
らタイミング回路は夫々ライン４０と４４から入るクロ
ック信号ＣＯとフレーム同期化信号ＦＯからライン５８
−１０，５８−１２，５８−１４，５８−１６に装置ク
ロック信号ＣＳをそしてライン６０−１０，６０−１
２，６０−１４，６０−１６に装置フレーム同期化信号
ＦＳを発生する。クロック信号ＣＳはクロック信号ＣＯ
と同一の周波数を有し、それらの位相はスイッチングシ
ステムとデータ処理装置との間の距離により異なる。ま
た、フレーム同期化信号ＦＳは信号ＦＯと同一周波数で
あるが、アダプタからスイッチへのデータ流における遅
延を予測するためにカウンタ６２−１０，６２−１２，
６２−１４，６２−１６を介してフレーム同期化信号Ｆ
Ｏに対し進相となっている。
【００２１】このようなシステムにおいて、バス２０，
２２，２４または２６からスイッチングシステム１８に
入るデータをシステムクロック信号ＣＯとフレーム同期
化信号ＦＯに再同期させてこのスイッチングシステム内
の点線で示すようにバス３０，３２，３４または３６で
データを切換える必要がある。
【００２２】これは回路７０，７２，７４，７６の機能
であって、これら回路はデータ出力バス２０，２２，２
４，２６からのデータクロック信号ＣＳとＣＯ、フレー
ム同期化信号ＦＳとＦＯを受けてそれらの出力８０，８
２，８４，８６にスイッチングシステム１８の入力であ
る再同期化データを与えるものである。
【００２３】回路７０，７２，７４，７６は２段構成、
７０−１と７０−２、７２−１と７２−２、７４−１と
７４−２、７６−１と７６−２、を含み、夫々の第１段
はビットレベルの位相差を、第２段はフレームレベルの
位相差を処理する。
【００２４】図２は回路７０の第１段７０−１の詳細で
ある。他の段７２−１，７４−１，７６−１は段７０−
１と同じである。
【００２５】この第１段は２個のカウンタ１００と１０
２を含む。好適な実施例ではこれらカウンタははじめに
制御回路１０４により異なった値にセットされる。カウ
ンタ１００と１０２はモジュローｎのカウンタであり、
夫々信号ＣＯとＣＳのパルスをカウントする。カウンタ
１００の初期値は０でありカウンタ１０２の初期値はｎ
を２より大きく好適には４である整数値である。
【００２６】これら初期値は制御回路１０４と、この回
路１０４によりスタートパルスが発生される前にクロッ
クパルスＣＳがカウンタ１０２に入らないようにするＡ
ＮＤゲート１０５とを介してセットされて後述するよう
にカウンタ１００と１０２の初期値を与えるデコード回
路１０６と１０８はバス１０１と１０３からのカウンタ
１００と１０２のカウント値に応答してそれらカウンタ
値により４本の出力ラインの１本を活性化する。
【００２７】デコード回路１０６は出力ライン１１０−
１，１１０−２，１１０−３，１１０−４を有しこれら
はカウンタ値が１，２，３，４のとき夫々活性化され
る。
【００２８】デコード回路１０８は出力ライン１１２−
１，１１２−２，１１２−３，１１２−４を有し、これ
らはカウンタ値が１，２，３，４のとき夫々活性化され
る。
【００２９】データ出力バス２０はｍ個のビットを運ぶ
ことが出来る並列バスであり、ｍ本のライン２０−１〜
２０−ｍを含む。各ライン２０−ｉ（１＜ｉ＜ｍ）は、
クロック信号ＣＳの各ビット時点でライン２０−ｉ上の
ビットがカウンタ１０２のカウント値により循環バッフ
ァ１１４−ｉの１つの段においてゲートされるようにＡ
ＮＤゲート構成１１３−１を介して４段循環バッファ１
１４−ｉの入力に与えられる。
【００３０】図２において、データ出力ライン２０−１
についての循環バッファ１１４−１とゲート構成１１３
−１，１１９−１，１２０−１が示してある。同じ構成
がライン６０−１０からのＦＳ信号をクロック信号ＣＯ
に再同期させるために存在する。これは循環バッファ１
１４−ＦＳ、ＡＮＤゲート構成１１３−ＦＳと１１９−
ＦＳ、ＯＲゲート構成１２０−ＦＳを含み、この構成１
２０−ＦＳはその出力ライン６１−１０に再同期化ＦＳ
信号ＦＳＲを与える。
【００３１】循環バッファ１１４−１、ＡＮＤゲート構
成１１３−１と１１９−１およびＯＲゲート構成１２０
−１の組合せのみを詳述する。循環バッファ１１４−１
の各段は出力ライン１１６−１，１１６−２，１１６−
３，１１６−４を有し、夫々がＡＮＤゲート構成１１９
−１のＡＮＤゲート１１８−１，１１８−２，１１８−
３，１１８−４の内の１つの入力に与えられる。
【００３２】ＡＮＤゲート１１８−１はデコード回路１
０６の出力ライン１１０−１上の活性信号により条件づ
けられ、ＡＮＤゲート１１８−２は出力ライン１１０−
２上の活性信号により条件づけられ、ＡＮＤゲート１１
８−３は出力ライン１１０−３上の活性信号によりそし
てＡＮＤゲート１１８−４は出力ライン１１０−４上の
活性信号により条件づけられる。
【００３３】ＡＮＤゲート１１８−１〜１１８−４の出
力ラインはＯＲゲート１２０−１の入力に与えられ、ゲ
ート１２０−１の出力ラインはフレーム同期化部分７０
−２に与えられるｍ本のデータ出力ライン２１−１〜２
１−ｍの内の１本のライン２１−１を構成する。
【００３４】カウンタ１０２とデコード回路１０８はク
ロック信号ＣＳと同期してライン２０−１に入るデータ
ビットがカウンタのカウント値にもとづき循環バッファ
の１つの段に順次的に配列させる。カウンタ１００とデ
コード回路１０６は循環バッファに記憶されたデータビ
ットが後述するようにシステムクロック信号ＣＯと同期
してライン２１−１でゲートされうるようにする。
【００３５】カウンタ１００と１０２、デコード回路１
０６と１０８および制御回路１０４は循環バッファ１１
４−１〜１１４−ｍと１１４−ＦＳに共通である。
【００３６】ビットの書込みを行う循環バッファ段の番
号とカウンタ１０２のカウント値の間およびビットを読
出す循環バッファ段とカウンタ１００のカウント値との
間には一定の関係がある。これら関係はこれらビットが
書込まれた順に読出されるようにつくられねばならな
い。関係は任意である。好適な実施例ではカウンタ１０
０と１０２は異なった初期値にセットされるから、カウ
ンタ１０２のカウンタ値とビット書込みを行う段の番号
との間の関係はカウンタ１００のカウント値とビットの
読取を行う段番号との間の関係と同一であり、それを下
表に示す。
【００３７】 バッファ１１４ バッファ１１４ カウンタ１０２ カウンタ１００ への書込 からの読取 １ ３ ｘ＝１ ｙ＝３ ２ ４ ｘ＝２ ｙ＝４ ３ １ ｘ＝３ ｙ＝１ ４ ２ ｘ＝４ ｙ＝２ 制御回路１０４はデコード回路１０６と１０８の出力に
おけるカウンタ値に応答してその出力ライン１２２にＳ
ＴＡＲＴ／ＳＴＯＰ信号を発生し、この信号がＡＮＤゲ
ート１０５の一方の入力に与えられてクロック信号ＣＳ
がスタート条件のセットされていないときこのカウンタ
に入らないようにする。可能なスタート条件は次の通り
である。
【００３８】 カウンタ１０２： １２３４ カウンタ１００： ３４１２ 図３に示すように、制御回路１０４はＡＮＤゲート１３
０，１３２，１３４，１３６からなる比較回路を含む。
【００３９】ＡＮＤゲート１００はライン１１０−１と
１１２−３に接続してカウンタ１００と１０２の値が同
時に１と３であるときに出力ライン１３１に活性信号を
出す。
【００４０】ＡＮＤゲート１３２はライン１１０−２，
１１２−４に接続してカウンタ１００と１０２の値が同
時に２と４になるときその出力ライン１３３に活性信号
を出す。
【００４１】ＡＮＤゲート１３４はライン１１０−３と
１１２−１に接続してカウンタ１００と１０２の値が同
時に４と２となるときその出力ライン１３７に活性信号
を出す。
【００４２】ＡＮＤゲート１３６はライン１１０−４と
１１２−２に接続してカウンタ１００を１０２の値が同
時に４と２になるときその出力ライン１３７に活性信号
を出す。
【００４３】出力ライン１３１，１３３，１３５，１３
７はＯＲゲート１４０の入力に接続し、ゲート１４０の
出力ラインはラッチ１４２のセット出力に接続する。ラ
イン１４１はインバータ１４４に接続し、その出力ライ
ン１４５はラッチ１４２のリセット入力に接続する。出
力ライン１２２はラッチ１４２がセットされるとき、す
なわちＳＴＡＲＴ条件が存在するときに活性化される。
このようにクロック信号ＣＳはカウンタ１０２の値と比
較される値にカウンタ１００がなる前にカウンタ１０２
には与えられない。
【００４４】回路７０のフレーム同期化部分７０−２を
図４に示す。部分７０−１からの出力ライン２１−１〜
２１−ｍはシフトレジスタ構成１５０に与えられる。
【００４５】シフトレジスタ構成１５０はｐ段を有する
ｍ個のシフトレジスタ１５１−１〜１５１−ｍを含む。
ｐはフレーム同期化信号ＦＯとＦＳの間の最大位相差の
関数として選ばれる。好適な実施例ではｐは３である。
各段は１５１にシフトレジスタの番号と段番号を付して
示してあり、例えば１５１ｍ−２はシフトレジスタ１５
１−ｍの第２段を示す。データライン２１−１〜２１−
ｍの夫々はシフトレジスタ１５１−１〜１５１−ｍの入
力に与えられ、クロック信号ＣＯと再同期したデータビ
ットがクロック信号ＣＯの制御のもとでシフトレジスタ
１５１−１〜１５１−ｍにおいてシフトされる。
【００４６】ライン２１−１〜２１−ｍからのデータビ
ットとシフトレジスタ１５１−１〜１５１−ｍの各段の
出力１５２，１５３，１５４からの遅延したデータビッ
トはマルチプレクサ構成１５６に与えられ、この構成が
ライン１５８，１５９，１６０または１６１上のゲート
番号の制御により、選ばれたバス２１，１５２，１５３
または１５４からバス８０へのデータビットをゲートす
る。
【００４７】ゲート制御信号は制御回路１６２を介して
ライン６１−１０からの再同期したＦＳＲ信号から発生
される。
【００４８】この回路はライン４０−１０上のクロック
信号により制御される、ｐ＝３個の段１６４−１，１６
４−２，１６４−３を有するシフトレジスタ１６４を含
む。ライン６１−１０上の信号ＦＳＲは第１段１６４−
１の入力に与えられる。
【００４９】ライン６１−１０と出力ライン１６６，１
６７，１６８と各段１６４−１，１６４−２，１６４−
３はＡＮＤゲート１６９，１７０，１７１，１７２の第
１入力に夫々接続する。これらＡＮＤゲートの第２入力
はライン４４−１０に接続し、それ故フレーム同期化信
号ＦＯを受ける。信号ＦＳＲは図５のタイミング図に示
すようにビットレベルで再同期化されるから、ＡＮＤゲ
ート１６９−１７２の内の１個が信号ＦＯの同期化パル
スとライン６１−１０の信号ＳＲの再同期化パルスまた
はライン１６６，１６７または１６８の遅延したパルス
との間の一致を検出する。
【００５０】ＡＮＤゲート１６９，１７０，１７１，１
７２の出力ラインはラッチ１７３，１７４，１７５，１
７６のセット入力に接続し、そのリセット入力はライン
４４−１０に接続する。
【００５１】このようにラッチ１７３−１７６は各フレ
ームペリオドのスタート時にリセットされそしてそれら
ラッチの内の１個のラッチのみが、ＡＮＤゲート１６９
−１７２の内のどれが一致を検出するかによりこのフレ
ームピリオド中セットされる。例えば図５に示すよう
に、ＡＮＤゲート１７０が一致を検出しそしてラッチ１
７４がセットされてその入力ライン１５９に活性ゲート
信号を発生してバス１５２上の遅延したデータビットを
バス８０に通す。
【００５２】信号ＦＯの次の活性パルスにおいてラッチ
１７４がリセットされそしてゲート信号が、ＡＮＤゲー
ト１６９−１７２の内のどれが一致を検出かによりきま
るラッチ１７３−１７６の内の１個により発生される。
【００５３】このようにバス８０のデータビットはビッ
トレベルおよびフレームレベルで再同期化されそしてデ
ータ入力バス３０，３２，３４また３６の選ばれたもの
を接続する。
【図面の簡単な説明】
【図１】同期スイッチングシステムにおける本発明の同
期化回路の使用を示す図である。
【図２】図１の回路７０−１のビット同期化部分を示す
図である。
【図３】図１の制御回路を示す図である。
【図４】図１の回路のフレーム同期化部分７０−１を示
す図である。
【図５】図４の回路の動作を示すタイミング図である。
【符号の説明】
１０ データ処理装置 １２ データ処理装置 １４ データ処理装置 １６ データ処理装置 １８ スイッチングシステム ２０ データ出力バス ２２ データ出力バス ２４ データ出力バス ２６ データ出力バス ３０ データ入力バス ３２ データ入力バス ３４ データ入力バス ３６ データ入力バス ４２ カウンタ ６２ カウンタ １００ カウンタ １０２ カウンタ ５０ タイミング回路 ５２ タイミング回路 ５４ タイミング回路 ５６ タイミング回路 １０４ 制御回路 １０６ デコード回路 １０８ デコード回路 １１４ 循環バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｊ 3/06 Ｄ 8226−5Ｋ Ｈ０４Ｌ 12/44 7831−5Ｋ Ｈ０４Ｌ 11/00 ３４０ (72)発明者 ジョゼ、ガルセラ フランス国ル、ブロ、プラ、デ、ビーニュ （番地なし) (72)発明者 ジル、トゥボル フランス国ビルヌーブ、ルーベ、“レ、ザ スパラ‐ア”、シュマン、デ、ピエール、 ノアール（番地なし) (72)発明者 アンドレ、トラコル フランス国ビルヌーブ、ルーベ、アブニ ュ、デ、リブ、ル、ソレイユ、ルバン（番 地なし) (72)発明者 ダニエル、オルサッティ フランス国カニュ、シュール、メール、ア レー、デ、ブーロー、11、ル、ドファン、 ブルー‐ア (56)参考文献 特開 平２−234529（ＪＰ，Ａ) 特開 昭62−279748（ＪＰ，Ａ)

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】第１クロック信号（ＣＳ）のパルス周波数
    で入力ラインまたはリンク（２０−１）にデータビット
    を受けそして第１クロック信号に対し任意の位相関係を
    有する第２クロック信号（ＣＯ）のパルス周波数で第１
    出力ラインまたはリンク（２１−１）に上記データビッ
    トを与えるための同期化回路であり、 − ｎを少くとも２に等しい整数として第１クロック信
    号のパルスのモジュローｎを計数する第１カウント手段
    （１０２）と、 − 第２クロック信号のパルスのモジュローｎをカウン
    トする第２カウント手段（１００）と、 − ｎ段を有する第１バッファ手段（１１４−１）と、 − 上記第１カウント手段が達するカウント値に応じ
    て、第１の予め定めたシーケンスをもって、受信ビット
    を前記バッファ手段の複数の段に周期的にゲートし記憶
    するための第１ゲート手段（１１３−１）であって、受
    信ビットがゲートされる段の番号が、それらの段の番号
    と第１カウンタ手段が達する値との間の第１の関係によ
    り、決定される、第１ゲート手段（１１３−１）と、 − 第２カウント手段が達する値に応じて、第２の予め
    定めたシーケンスをもって、第１出力ライン上の第１バ
    ッファ手段の段内に記憶されたビットを周期的にゲート
    するための第２ゲート手段（１１９−１，１２０−１）
    であって、出力ライン上の、ビットがゲートされる段の
    番号が、段の番号と第２カウント手段が達する値との間
    の第２の関係によりきまり、前記第１及び第２の予め定
    めたシーケンスと前記第１及び第２の関係に基づいて、
    これらのビットを、受信順に、第２クロック信号のパル
    ス周波数で、第１出力ラインに与えるようにする、第２
    ゲート手段（１１９−１，１２０−１）と、 を含み、 前記第１および第２カウンタ手段は初期においてｎ／２
    （ｎ＝４）またはそれより大きい整数値Ｘだけ異なる値
    にセットされるものとして構成され、 前記第１および第２の関係は同一であり、 さらに、この同期化回路は、 前記第１クロック信号からとり出される第１フレーム同
    期化信号のパルス周波数でデータビットを受けてこの第
    １フレーム同期化信号と周波数は同一であってそれに対
    して任意の位相関係にある第２フレーム同期化信号のパ
    ルスにより限定されるフレームとして第２クロック信号
    の周波数で第２出力ライン（８０）に上記データビット
    を与えるためのものであり、 さらに、 − ｎ段を有する第２バッファ手段（１１４−ＦＳ）
    と、 − 前記第１カウンタ手段の値に応じて第１フレーム同
    期化信号のパルスを前記第１の関係によりきまる前記第
    ２バッファの段にゲートするための第３ゲート手段（１
    １３−ＦＳ）と、 − 上記第２カウンタ手段の値に応じ、前記第２の関係
    によりきまる第２バッファ手段の段に記憶されたパルス
    をゲートし再同期化フレームライン（６１−１０）に再
    同期化フレーム信号を与える第４ゲート手段（１１９−
    ＦＳ，１２０−ＦＳ）と、 − 上記フレーム再同期化ラインと第１出力ラインに接
    続しそして第２フレーム同期化信号に応じて第１出力ラ
    インからのデータビットを第２フレーム同期化パルスと
    整合させて第２出力ラインに整合したデータビットを与
    えるフレーム同期化回路（１５０，１５２）と、 を有し、さらに、前記フレーム同期化回路が、 − 前記第１出力ライン（２１−１）からのデータビッ
    トを受けそして前記第２クロック信号（ＣＯ）の制御に
    よりシフトを行う、第１のｐ（ｐは２より大きい整数）
    段シフトレジスタ（１５１−１）と、 − 前記再同期化フレーム信号を受けて上記第２クロッ
    ク信号の制御によりシフトする第２のｐ段シフトレジス
    タ（１６４）と、 − 上記第２フレーム同期化信号と上記第２シフトレジ
    スタの入力の上記再同期化フレーム信号と上記第２シフ
    トレジスタの夫々の段の出力における遅延されたフレー
    ム再同期化信号とに応答して各フレームのスタート時に
    第２フレーム同期化パルスと再同期化フレームパルスを
    分離する第２クロック信号のクロックパルスの数を測定
    するための測定手段（１６９）と、 − 上記測定手段による測定に応じて第１出力ラインか
    らのデータビットまたは第１シフトレジスタの選ばれた
    段の出力における遅延されたデータビットをクロックパ
    ルスの測定された数により第２出力ラインにゲートする
    第５ゲート手段（１５６）と、 を備えることを特徴とする同期化回路。
  2. 【請求項２】第１クロック信号（ＣＳ）のパルス周波数
    で入力ラインまたはリンク（２０−１）にデータビット
    を受けそして第１クロック信号に対し任意の位相関係を
    有する第２クロック信号（ＣＯ）のパルス周波数で第１
    出力ラインまたはリンク（２１−１）に上記データビッ
    トを与えるための同期化回路であり、 − ｎを少くとも２に等しい整数として第１クロック信
    号のパルスのモジュローｎを計数する第１カウント手段
    （１０２）と、 − 第２クロック信号のパルスのモジュローｎをカウン
    トする第２カウント手段（１００）と、 − ｎ段を有する第１バッファ手段（１１４−１）と、 − 上記第１カウント手段が達するカウント値に応じ
    て、第１の予め定めたシーケンスをもって、受信ビット
    を前記バッファ手段の複数の段に周期的にゲートし記憶
    するための第１ゲート手段（１１３−１）であって、受
    信ビットがゲートされる段の番号が、それらの段の番号
    と第１カウンタ手段が達する値との間の第１の関係によ
    り、決定される、第１ゲート手段（１１３−１）と、 − 第２カウント手段が達する値に応じて、第２の予め
    定めたシーケンスをもって、第１出力ライン上の第１バ
    ッファ手段の段内に記憶されたビットを周期的にゲート
    するための第２ゲート手段（１１９−１，１２０−１）
    であって、出力ライン上の、ビットがゲートされる段の
    番号が、段の番号と第２カウント手段が達する値との間
    の第２の関係によりきまり、前記第１及び第２の予め定
    めたシーケンスと前記第１及び第２の関係に基づいて、
    これらのビットを、受信順に、第２クロック信号のパル
    ス周波数で、第１出力ラインに与えるようにする、第２
    ゲート手段（１１９−１，１２０−１）と を含み、 前記第１および第２カウンタ手段は初期においてｎ／２
    （ｎ＝４）またはそれより大きい整数値Ｘだけ異なる値
    にセットされるものとして構成され、 さらに、この同期化回路は、 前記第１クロック信号からとり出される第１フレーム同
    期化信号のパルス周波数でデータビットを受けてこの第
    １フレーム同期化信号と周波数は同一であってそれに対
    して任意の位相関係にある第２フレーム同期化信号のパ
    ルスにより限定されるフレームとして第２クロック信号
    の周波数で第２出力ライン（８０）に上記データビット
    を与えるためのものであり、 さらに、 − ｎ段を有する第２バッファ手段（１１４−ＦＳ）
    と、 − 前記第１カウンタ手段の値に応じて第１フレーム同
    期化信号のパルスを前記第１の関係によりきまる前記第
    ２バッファの段にゲートするための第３ゲート手段（１
    １３−ＦＳ）と、 − 上記第２カウンタ手段の値に応じ、前記第２の関係
    によりきまる第２バッファ手段の段に記憶されたパルス
    をゲートし再同期化フレームライン（６１−１０）に再
    同期化フレーム信号を与える第４ゲート手段（１１９−
    ＦＳ，１２０−ＦＳ）と、 − 上記フレーム再同期化ラインと第１出力ラインに接
    続しそして第２フレーム同期化信号に応じて第１出力ラ
    インからのデータビットを第２フレーム同期化パルスと
    整合させて第２出力ラインに整合したデータビットを与
    えるフレーム同期化回路（１５０，１５２）と、 を有し、さらに、前記フレーム同期化回路が、 − 前記第１出力ライン（２１−１）からのデータビッ
    トを受けそして前記第２クロック信号（ＣＯ）の制御に
    よりシフトを行う、第１のｐ（ｐは２より大きい整数）
    段シフトレジスタ（１５１−１）と、 − 前記再同期化フレーム信号を受けて上記第２クロッ
    ク信号の制御によりシフトする第２のｐ段シフトレジス
    タ（１６４）と、 − 上記第２フレーム同期化信号と上記第２シフトレジ
    スタの入力の上記再同期化フレーム信号と上記第２シフ
    トレジスタの夫々の段の出力における遅延されたフレー
    ム再同期化信号とに応答して各フレームのスタート時に
    第２フレーム同期化パルスと再同期化フレームパルスを
    分離する第２クロック信号のクロックパルスの数を測定
    するための測定手段（１６９）と、 − 上記測定手段による測定に応じて第１出力ラインか
    らのデータビットまたは第１シフトレジスタの選ばれた
    段の出力における遅延されたデータビットをクロックパ
    ルスの測定された数により第２出力ラインにゲートする
    第５ゲート手段（１５６）と、 を備えることを特徴とする同期化回路。
  3. 【請求項３】第１クロック信号（ＣＳ）のパルス周波数
    で入力ラインまたはリンク（２０−１）にデータビット
    を受けそして第１クロック信号に対し任意の位相関係を
    有する第２クロック信号（ＣＯ）のパルス周波数で第１
    出力ラインまたはリンク（２１−１）に上記データビッ
    トを与えるための同期化回路であり、 − ｎを少くとも２に等しい整数として第１クロック信
    号のパルスのモジュローｎを計数する第１カウント手段
    （１０２）と、 − 第２クロック信号のパルスのモジュローｎをカウン
    トする第２カウント手段（１００）と、 − ｎ段を有する第１バッファ手段（１１４−１）と、 − 上記第１カウント手段が達するカウント値に応じ
    て、第１の予め定めたシーケンスをもって、受信ビット
    を前記バッファ手段の複数の段に周期的にゲートし記憶
    するための第１ゲート手段（１１３−１）であって、受
    信ビットがゲートされる段の番号が、それらの段の番号
    と第１カウンタ手段が達する値との間の第１の関係によ
    り、決定される、第１ゲート手段（１１３−１）と、 − 第２カウント手段が達する値に応じて、第２の予め
    定めたシーケンスをもって、第１出力ライン上の第１バ
    ッファ手段の段内に記憶されたビットを周期的にゲート
    するための第２ゲート手段（１１９−１，１２０−１）
    であって、出力ライン上の、ビットがゲートされる段の
    番号が、段の番号と第２カウント手段が達する値との間
    の第２の関係によりきまり、前記第１及び第２の予め定
    めたシーケンスと前記第１及び第２の関係に基づいて、
    これらのビットを、受信順に、第２クロック信号のパル
    ス周波数で、第１出力ラインに与えるようにする、第２
    ゲート手段（１１９−１，１２０−１）と、 を含み、 前記第１および第２カウンタ手段は初期においてｎ／２
    またはそれより大きい整数値Ｘだけ異なる値にセットさ
    れるものとして構成され、 前記第１および第２の関係は同一であり、 さらに、この同期化回路は、 前記第１クロック信号からとり出される第１フレーム同
    期化信号のパルス周波数でデータビットを受けてこの第
    １フレーム同期化信号と周波数は同一であってそれに対
    して任意の位相関係にある第２フレーム同期化信号のパ
    ルスにより限定されるフレームとして第２クロック信号
    の周波数で第２出力ライン（８０）に上記データビット
    を与えるためのものであり、 さらに、 − ｎ段を有する第２バッファ手段（１１４−ＦＳ）
    と、 − 前記第１カウンタ手段の値に応じて第１フレーム同
    期化信号のパルスを前記第１の関係によりきまる前記第
    ２バッファの段にゲートするための第３ゲート手段（１
    １３−ＦＳ）と、 − 上記第２カウンタ手段の値に応じ、前記第２の関係
    によりきまる第２バッファ手段の段に記憶されたパルス
    をゲートし再同期化フレームライン（６１−１０）に再
    同期化フレーム信号を与える第４ゲート手段（１１９−
    ＦＳ，１２０−ＦＳ）と、 − 上記フレーム再同期化ラインと第１出力ラインに接
    続しそして第２フレーム同期化信号に応じて第１出力ラ
    インからのデータビットを第２フレーム同期化パルスと
    整合させて第２出力ラインに整合したデータビットを与
    えるフレーム同期化回路（１５０，１５２）と、 を有し、さらに、前記フレーム同期化回路が、 − 前記第１出力ライン（２１−１）からのデータビッ
    トを受けそして前記第２クロック信号（ＣＯ）の制御に
    よりシフトを行う、第１のｐ（ｐは２より大きい整数）
    段シフトレジスタ（１５１−１）と、 − 前記再同期化フレーム信号を受けて上記第２クロッ
    ク信号の制御によりシフトする第２のｐ段シフトレジス
    タ（１６４）と、 − 上記第２フレーム同期化信号と上記第２シフトレジ
    スタの入力の上記再同期化フレーム信号と上記第２シフ
    トレジスタの夫々の段の出力における遅延されたフレー
    ム再同期化信号とに応答して各フレームのスタート時に
    第２フレーム同期化パルスと再同期化フレームパルスを
    分離する第２クロック信号のクロックパルスの数を測定
    するための測定手段（１６９）と、 − 上記測定手段による測定に応じて第１出力ラインか
    らのデータビットまたは第１シフトレジスタの選ばれた
    段の出力における遅延されたデータビットをクロックパ
    ルスの測定された数により第２出力ラインにゲートする
    第５ゲート手段（１５６）と、 を備えることを特徴とする同期化回路。
  4. 【請求項４】第１クロック信号（ＣＳ）のパルス周波数
    で入力ラインまたはリンク（２０−１）にデータビット
    を受けそして第１クロック信号に対し任意の位相関係を
    有する第２クロック信号（ＣＯ）のパルス周波数で第１
    出力ラインまたはリンク（２１−１）に上記データビッ
    トを与えるための同期化回路であり、 − ｎを少くとも２に等しい整数として第１クロック信
    号のパルスのモジュローｎを計数する第１カウント手段
    （１０２）と、 − 第２クロック信号のパルスのモジュローｎをカウン
    トする第２カウント手段（１００）と、 − ｎ段を有する第１バッファ手段（１１４−１）と、 − 上記第１カウント手段が達するカウント値に応じ
    て、第１の予め定めたシーケンスをもって、受信ビット
    を前記バッファ手段の指衡の段に周期的にゲートし記憶
    するための第１ゲート手段（１１３−１）であって、受
    信ビットがゲートされる段の番号が、それらの段の番号
    と第１カウンタ手段が達する値との間の第１の関係によ
    り、決宝される、第１ゲート手段（１１３−１）と、 − 第２カウント手段が達する値に応じて、第２の予め
    定めたシーケンスをもって、第１出力ライン上の第１バ
    ッファ手段の段内に記憶されたビットを周期的にゲート
    するための第２ゲート手段（１１９−１，１２０−１）
    であって、出力ライン上の、ビットがゲートされる段の
    番号が、段の番号と第２カウント手段が達する値との間
    の第２の関係によりきまり、前記第１及び第２の予め定
    めたシーケンスと前記第１及び第２の関係に基づいて、
    これらのビットを、受信順に、第２クロック信号のパル
    ス周波数で、第１出力ラインに与えるようにする、第２
    ゲート手段（１１９−１，１２０−１）と、 を含み、 前記第１および第２カウンタ手段は初期においてｎ／２
    またはそれより大きい整数値Ｘだけ異なる値にセットさ
    れるものとして構成され、 さらに、この同期化回路は、 前記第１クロック信号からとり出される第１フレーム同
    期化信号のパルス周波数でデータビットを受けてこの第
    １フレーム同期化信号と周波数は同一であってそれに対
    して任意の位相関係にある第２フレーム同期化信号のパ
    ルスにより限定されるフレームとして第２クロック信号
    の周波数で第２出力ライン（８０）に上記データビット
    を与えるためのものであり、 さらに、 − ｎ段を有する第２バッファ手段（１１４−ＦＳ）
    と、 − 前記第１カウンタ手段の値に応じて第１フレーム同
    期化信号のパルスを前記第１関係によりきまる前記第２
    バッファの段にゲートするための第３ゲート手段（１１
    ３−ＦＳ）と、 − 上記第２カウンタ手段の値に応じ、前記第２関係に
    よりきまる第２バッファ手段の段に記憶されたパルスを
    ゲートし再同期化フレームライン（６１−１０）に再同
    期化フレーム信号を与える第４ゲート手段（１１９−Ｆ
    Ｓ，１２０−ＦＳ）と、 − 上記フレーム再同期化ラインと第１出力ラインに接
    続しそして第２フレーム同期化信号に応じて第１出力ラ
    インからのデータビットを第２フレーム同期化パルスと
    整合させて第２出力ラインに整合したデータビットを与
    えるフレーム同期化回路（１５０，１５２）と、 を有し、さらに、前記フレーム同期化回路が、 − 前記第１出力ライン（２１−１）からのデータビッ
    トを受けそして前記第２クロック信号（ＣＯ）の制御に
    よりシフトを行う、第１のｐ（ｐは２より大きい整数）
    段シフトレジスタ（１５１−１）と、 − 前記再同期化フレーム信号を受けて上記第２クロッ
    ク信号の制御によりシフトする第２のｐ段シフトレジス
    タ（１６４）と、 − 上記第２フレーム同期化信号と上記第２シフトレジ
    スタの入力の上記再同期化フレーム信号と上記第２シフ
    トレジスタの夫々の段の出力における遅延されたフレー
    ム再同期化信号とに応答して各フレームのスタート時に
    第２フレーム同期化パルスと再同期化フレームパルスを
    分離する第２クロック信号のクロックパルスの数を測定
    するための測定手段（１６９）と、 − 上記測定手段による測定に応じて第１出力ラインか
    らのデータビットまたは第１シフトレジスタの選ばれた
    段の出力における遅延されたデータビットをクロックパ
    ルスの測定された数により第２出力ラインにゲートする
    第５ゲート手段（１５６）と、 を備えることを特徴とする同期化回路。
  5. 【請求項５】第１クロック信号（ＣＳ）のパルス周波数
    で入力ラインまたはリンク（２０−１）にデータビット
    を受けそして第１クロック信号に対し任意の位相関係を
    有する第２クロック信号（ＣＯ）のパルス周波数で第１
    出力ラインまたはリンク（２１−１）に上記データビッ
    トを与えるための同期化回路であり、 − ｎを少くとも２に等しい整数として第１クロック信
    号のパルスのモジュローｎを計数する第１カウント手段
    （１０２）と、 − 第２クロック信号のパルスのモジュローｎをカウン
    トする第２カウント手段（１００）と、 − ｎ段を有する第１バッファ手段（１１４−１）と、 − 上記第１カウント手段が達するカウント値に応じ
    て、第１の予め定めたシーケンスをもって、受信ビット
    を前記バッファ手段の複数の段に周期的にゲートし記憶
    するための第１ゲート手段（１１３−１）であって、受
    信ビットがゲートされる段の番号が、それらの段の番号
    と第１カウンタ手段が達する値との間の第１の関係によ
    り、決定される、第１ゲート手段（１１３−１）と、 − 第２カウント手段が達する値に応じて、第２の予め
    定めたシーケンスをもって、第１出力ライン上の第１バ
    ッファ手段の段内に記憶されたビットを周期的にゲート
    するための第２ゲート手段（１１９−１，１２０−１）
    であって、出力ライン上の、ビットがゲートされる段の
    番号が、段の番号と第２カウント手段が達する値との間
    の第２の関係によりきまり、前記第１及び第２の予め定
    めたシーケンスと前記第１及び第２の関係に基づいて、
    これらのビットを、受信順に、第２クロック信号のパル
    ス周波数で、第１出力ラインに与えるようにする、第２
    ゲート手段（１１９−１，１２０−１）と、 を含み、 さらに、この同期化回路は、 前記第１クロック信号からとり出される第１フレーム同
    期化信号のパルス周波数でデータビットを受けてこの第
    １フレーム同期化信号と周波数は同一であってそれに対
    して任意の位相関係にある第２フレーム同期化信号のパ
    ルスにより限定されるフレームとして第２クロック信号
    の周波数で第２出力ライン（８０）に上記データビット
    を与えるためのものであり、 さらに、 − ｎ段を有する第２バッファ手段（１１４−ＦＳ）
    と、 − 前記第１カウンタ手段の値に応じて第１フレーム同
    期化信号のパルスを前記第１の関係によりきまる前記第
    ２バッファの段にゲートするための第３ゲート手段（１
    １３−ＦＳ）と、 − 上記第２カウンタ手段の値に応じ、前記第２の関係
    によりきまる第２バッファ手段の段に記憶されたパルス
    をゲートし再同期化フレームライン（６１−１０）に再
    同期化フレーム信号を与える第４ゲート手段（１１９−
    ＦＳ，１２０−ＦＳ）と、 − 上記フレーム再同期化ラインと第１出力ラインに接
    続しそして第２フレーム同期化信号に応じて第１出力ラ
    インからのデータビットを第２フレーム同期化パルスと
    整合させて第２出力ラインに整合したデータビットを与
    えるフレーム同期化回路（１５０，１５２）と、 を有し、さらに、前記フレーム同期化回路が、 − 前記第１出力ライン（２１−１）からのデータビッ
    トを受けそして前記第２クロック信号（ＣＯ）の制御に
    よりシフトを行う、第１のｐ（ｐは２より大きい整数）
    段シフトレジスタ（１５１−１）と、 − 前記再同期化フレーム信号を受けて上記第２クロッ
    ク信号の制御によりシフトする第２のｐ段シフトレジス
    タ（１６４）と、 − 上記第２フレーム同期化信号と上記第２シフトレジ
    スタの入力の上記再同期化フレーム信号と上記第２シフ
    トレジスタの夫々の段の出力における遅延されたフレー
    ム再同期化信号とに応答して各フレームのスタート時に
    第２フレーム同期化パルスと再同期化フレームパルスを
    分離する第２クロック信号のクロックパルスの数を測定
    するための測定手段（１６９）と、 − 上記測定手段による測定に応じて第１出力ラインか
    らのデータビットまたは第１シフトレジスタの選ばれた
    段の出力における遅延されたデータビットをクロックパ
    ルスの測定された数により第２出力ラインにゲートする
    第５ゲート手段（１５６）と、 を備えることを特徴とする同期化回路。
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