JPH0786959A - 並列直列変換方法及び並列直列変換回路 - Google Patents
並列直列変換方法及び並列直列変換回路Info
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- JPH0786959A JPH0786959A JP22628693A JP22628693A JPH0786959A JP H0786959 A JPH0786959 A JP H0786959A JP 22628693 A JP22628693 A JP 22628693A JP 22628693 A JP22628693 A JP 22628693A JP H0786959 A JPH0786959 A JP H0786959A
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Abstract
(57)【要約】
【目的】 並列直列変換回路に関し、並列データ用クロ
ックと直列データ用クロックが非同期であっても、スリ
ップを生じない並列直列変換方法及び並列直列変換回路
を提供することを目的とする。 【構成】 直列変換回路と、微分回路によってなり、該
微分回路によって並列データ用クロックを直列データ用
クロックで微分し、該微分出力を直列変換回路の同期ロ
ード信号として供給して並列直列変換を行なう並列直列
変換方法において、定周期化回路を設け、該定周期化回
路で、初期動作においては微分回路の出力で動作を開始
して同期ロード信号のパルスを出力し、以降は微分回路
の出力を抑圧し、直列データ用クロックだけによって決
まる一定周期の信号を生成し、同期ロード信号として直
列変換回路に供給するように構成する。
ックと直列データ用クロックが非同期であっても、スリ
ップを生じない並列直列変換方法及び並列直列変換回路
を提供することを目的とする。 【構成】 直列変換回路と、微分回路によってなり、該
微分回路によって並列データ用クロックを直列データ用
クロックで微分し、該微分出力を直列変換回路の同期ロ
ード信号として供給して並列直列変換を行なう並列直列
変換方法において、定周期化回路を設け、該定周期化回
路で、初期動作においては微分回路の出力で動作を開始
して同期ロード信号のパルスを出力し、以降は微分回路
の出力を抑圧し、直列データ用クロックだけによって決
まる一定周期の信号を生成し、同期ロード信号として直
列変換回路に供給するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、並列直列変換回路に係
り、特に、並列データ用クロックと直列データ用クロッ
クが非同期であっても直列変換時にスリップを生じない
並列直列変換回路に関する。
り、特に、並列データ用クロックと直列データ用クロッ
クが非同期であっても直列変換時にスリップを生じない
並列直列変換回路に関する。
【０００２】信号処理装置においては、処理サイクルが
フレーム・サイクルより低い場合には、情報を並列デー
タに展開して並列処理した後に直列データに変換するこ
とが行なわれる。この際、並列データ用クロックと直列
データ用クロックが同期していないと、同一データを連
続して取り込んで直列変換したり、或るデータを取り込
めなかったりする所謂スリップが発生する。
フレーム・サイクルより低い場合には、情報を並列デー
タに展開して並列処理した後に直列データに変換するこ
とが行なわれる。この際、並列データ用クロックと直列
データ用クロックが同期していないと、同一データを連
続して取り込んで直列変換したり、或るデータを取り込
めなかったりする所謂スリップが発生する。
【０００３】最近の信号処理装置で扱われる信号速度は
益々高速化しており、装置に使用する素子をその性能の
限界に近い速度で動作させるようになっている。このた
め、温度変動や電圧変動などの影響も含めて使用素子の
動作マージンを十分に確保できないために、並列信号用
クロックと直列信号用クロックが同期したクロックであ
っても、スリップが起きてしまうことがある。
益々高速化しており、装置に使用する素子をその性能の
限界に近い速度で動作させるようになっている。このた
め、温度変動や電圧変動などの影響も含めて使用素子の
動作マージンを十分に確保できないために、並列信号用
クロックと直列信号用クロックが同期したクロックであ
っても、スリップが起きてしまうことがある。
【０００４】スリップが生ずると当然誤ったデータが伝
送され、通信品質が劣化する。特に、データ圧縮をして
伝送しているシステムおいては、１ビットの誤りが長時
間にわたって波及して、劣化を拡大することがあるの
で、スリップを生じさせてはならない。
送され、通信品質が劣化する。特に、データ圧縮をして
伝送しているシステムおいては、１ビットの誤りが長時
間にわたって波及して、劣化を拡大することがあるの
で、スリップを生じさせてはならない。
【０００５】従って、並列データ用クロックと直列デー
タ用クロックが実質的に非同期クロックである場合に
も、スリップを生ずることがない並列直列変換回路の実
現が望まれている。
タ用クロックが実質的に非同期クロックである場合に
も、スリップを生ずることがない並列直列変換回路の実
現が望まれている。
【０００６】
【従来の技術】図４は、従来の並列直列変換回路で、４
ビット並列データを直列データに変換する回路を例に図
示している。
ビット並列データを直列データに変換する回路を例に図
示している。
【０００７】図４において、１は直列変換回路、１１、
１２、１３、１４は２：１セレクタ、１５、１６、１
７、１８はフリップ・フロップ、２は微分回路、２１と
２２はフリップ・フロップ、２３は論理積回路である。
１２、１３、１４は２：１セレクタ、１５、１６、１
７、１８はフリップ・フロップ、２は微分回路、２１と
２２はフリップ・フロップ、２３は論理積回路である。
【０００８】図４の構成においては、並列データ用クロ
ックを直列データ用クロックで微分して得た同期ロード
信号を２：１セレクタの選択信号端子に印加して、並列
データと地気を選択し、選択された並列データをフリッ
プ・フロップに入力して直列データ用クロックで打ち抜
いて直列データに変換している。
ックを直列データ用クロックで微分して得た同期ロード
信号を２：１セレクタの選択信号端子に印加して、並列
データと地気を選択し、選択された並列データをフリッ
プ・フロップに入力して直列データ用クロックで打ち抜
いて直列データに変換している。
【０００９】ここで、並列データ用クロックを直列デー
タ用クロックの波形や、微分回路のフリップ・フロップ
の動作マージンの関係によっては、微分出力である同期
ロード信号のパルスが正規の位相とは異なる位相で生成
されることがあり、スリップの原因になる。
タ用クロックの波形や、微分回路のフリップ・フロップ
の動作マージンの関係によっては、微分出力である同期
ロード信号のパルスが正規の位相とは異なる位相で生成
されることがあり、スリップの原因になる。
【００１０】
【発明が解決しようとする課題】本発明は、かかる問題
に対処して、同期クロックである筈の並列データクロッ
クと直列データ用クロックが、素子動作マージンとの関
係で実質的に非同期クロックである場合にもスリップを
生ずることがない並列直列変換回路を提供することを目
的とする。
に対処して、同期クロックである筈の並列データクロッ
クと直列データ用クロックが、素子動作マージンとの関
係で実質的に非同期クロックである場合にもスリップを
生ずることがない並列直列変換回路を提供することを目
的とする。
【００１１】
【課題を解決するための手段】図１は本発明の原理を示
す図である。図１において、１は直列変換回路、２は微
分回路、３は定周期化回路である。図１の構成の特徴
は、定周期化回路を設けた点にある。
す図である。図１において、１は直列変換回路、２は微
分回路、３は定周期化回路である。図１の構成の特徴
は、定周期化回路を設けた点にある。
【００１２】
【作用】図１の構成において、定周期化回路は、初期動
作においては微分回路の出力で動作を開始してパルスを
生成し、以降は微分回路の出力を抑圧して直列データ用
クロックだけによって決まる一定周期の信号を生成して
直列変換回路に供給する。従って、同期クロックである
筈の並列データクロックと直列データ用クロックから、
素子の動作マージンとの関係で異なる周期の微分信号が
生成されても、微分信号とは独立な一定周期の信号を直
列変換回路に供給するので、直列変換回路においてはス
リップは生じない。
作においては微分回路の出力で動作を開始してパルスを
生成し、以降は微分回路の出力を抑圧して直列データ用
クロックだけによって決まる一定周期の信号を生成して
直列変換回路に供給する。従って、同期クロックである
筈の並列データクロックと直列データ用クロックから、
素子の動作マージンとの関係で異なる周期の微分信号が
生成されても、微分信号とは独立な一定周期の信号を直
列変換回路に供給するので、直列変換回路においてはス
リップは生じない。
【００１３】
【実施例】図２は、本発明の実施例である。ここでは、
４ビットの並列データを直列変換する場合を例に説明す
る。
４ビットの並列データを直列変換する場合を例に説明す
る。
【００１４】図２において、１は直列変換回路、２は微
分回路、３は定周期化回路、４は出力停止回路である。
又、２１、２２、２３はフリップ・フロップ、２４は論
理積回路で、微分回路を構成し、３１は論理積回路、３
２と３４は論理和回路、３３は４進カウンタで、定周期
化回路を構成する。
分回路、３は定周期化回路、４は出力停止回路である。
又、２１、２２、２３はフリップ・フロップ、２４は論
理積回路で、微分回路を構成し、３１は論理積回路、３
２と３４は論理和回路、３３は４進カウンタで、定周期
化回路を構成する。
【００１５】図２の構成において、フリップ・フロップ
２１、フリップ・フロップ２２と論理積回路２４によっ
て、並列データ用クロックを直列データ用クロックで微
分する。フリップ・フロップ２３は微分信号に遅延を与
えて、微分信号のパルスが並列信号の中央付近に一致す
るようにするシフト機能を果たす。
２１、フリップ・フロップ２２と論理積回路２４によっ
て、並列データ用クロックを直列データ用クロックで微
分する。フリップ・フロップ２３は微分信号に遅延を与
えて、微分信号のパルスが並列信号の中央付近に一致す
るようにするシフト機能を果たす。
【００１６】そして、微分回路の出力で４進カウンタを
ロードして計数を行ない、直列変換回路に供給する同期
ロード信号を生成する。この時、並列データ用クロック
と直列データ用クロックとは非同期なため、微分回路の
出力上のパルスの周期性は保証されない。そこで、４進
カウンタ出力であるＱ0 の反転とＱ1 の論理和をとって
論理積回路３１の反転入力に印加して微分回路の出力を
抑圧し、以降はカウンタのキャリー出力でカウンタをロ
ードするようにして、一定周期で発生するカウンタのキ
ャリー出力を直列変換回路の同期ロード信号として供給
する。尚、出力停止回路はカウンタをロードする最初の
微分信号のパルスが入る前は同期ロード信号の出力を停
止する。
ロードして計数を行ない、直列変換回路に供給する同期
ロード信号を生成する。この時、並列データ用クロック
と直列データ用クロックとは非同期なため、微分回路の
出力上のパルスの周期性は保証されない。そこで、４進
カウンタ出力であるＱ0 の反転とＱ1 の論理和をとって
論理積回路３１の反転入力に印加して微分回路の出力を
抑圧し、以降はカウンタのキャリー出力でカウンタをロ
ードするようにして、一定周期で発生するカウンタのキ
ャリー出力を直列変換回路の同期ロード信号として供給
する。尚、出力停止回路はカウンタをロードする最初の
微分信号のパルスが入る前は同期ロード信号の出力を停
止する。
【００１７】図３は、図２の構成のタイムチャートであ
る。並列データ用クロックＢを直列データ用クロックＡ
で微分して得た微分信号Ｃを従来は同期ロード信号とし
ていた。しかし、ＡとＢの波形及びその揺らぎや素子の
動作マージンなどが関係して、微分信号に周期が異なる
パルスが発生することがある。これを微分信号Ｃにおけ
るＳと表示したパルスが示している（破線の部分が正規
の位相）。２３の出力Ｄは微分信号を遅延させた信号で
ある。ここでは並列データＬとの位相関係において、２
３の出力Ｄにおけるシフトして発生したパルスＳでは同
期ロードができない例を示している。
る。並列データ用クロックＢを直列データ用クロックＡ
で微分して得た微分信号Ｃを従来は同期ロード信号とし
ていた。しかし、ＡとＢの波形及びその揺らぎや素子の
動作マージンなどが関係して、微分信号に周期が異なる
パルスが発生することがある。これを微分信号Ｃにおけ
るＳと表示したパルスが示している（破線の部分が正規
の位相）。２３の出力Ｄは微分信号を遅延させた信号で
ある。ここでは並列データＬとの位相関係において、２
３の出力Ｄにおけるシフトして発生したパルスＳでは同
期ロードができない例を示している。
【００１８】さて、フリップ・フロップ２３の出力信号
上の最初のパルスＰが論理積回路３１に入力される時、
３１の反転側の入力に論理和回路３４の出力Ｋが印加さ
れているので、パルスＰは論理積回路３１の出力に現れ
る。従って、パルスＰによって４進カウンタはロードさ
れる。その後は直列データ用クロックの４周期に一回、
一定周期でキャリー出力Ｊが発生するので、これを直列
変換回路の同期ロード信号として供給する一方、カウン
タのＱ0 の反転とＱ1 の論理和である３４の出力Ｋを論
理積回路３１の一方の入力に供給しているので、微分信
号Ｃ上のパルスは、Ｐを除いては抑圧される（３１の出
力Ｅ）。即ち、微分信号に一定周期ではないパルスが発
生しても、それとは無関係にカウンタのキャリー出力で
カウンタのロードを繰り返して動作するようになってい
る。
上の最初のパルスＰが論理積回路３１に入力される時、
３１の反転側の入力に論理和回路３４の出力Ｋが印加さ
れているので、パルスＰは論理積回路３１の出力に現れ
る。従って、パルスＰによって４進カウンタはロードさ
れる。その後は直列データ用クロックの４周期に一回、
一定周期でキャリー出力Ｊが発生するので、これを直列
変換回路の同期ロード信号として供給する一方、カウン
タのＱ0 の反転とＱ1 の論理和である３４の出力Ｋを論
理積回路３１の一方の入力に供給しているので、微分信
号Ｃ上のパルスは、Ｐを除いては抑圧される（３１の出
力Ｅ）。即ち、微分信号に一定周期ではないパルスが発
生しても、それとは無関係にカウンタのキャリー出力で
カウンタのロードを繰り返して動作するようになってい
る。
【００１９】又、カウンタは直列データ用クロックがあ
れば計数動作を行なっているので、微分信号上のパルス
Ｐが発生する以前にもキャリーを出力しうるが、これは
並列クロックとは全く同期していないので、同期ロード
信号として直列変換回路に供給するのを停止するのが望
ましい。このためには、例えば、出力停止回路をセット
・リセット フリップ・フロップと論理積回路で構成
し、論理積回路３１の出力Ｅをセット・リセット フリ
ップ・フロップに供給し、セット・リセット フリップ
・フロップをセットし、その出力とカンウタのキャリー
出力信号Ｊとの論理積をとって、直列変換回路に同期ロ
ード信号として供給すればよい。
れば計数動作を行なっているので、微分信号上のパルス
Ｐが発生する以前にもキャリーを出力しうるが、これは
並列クロックとは全く同期していないので、同期ロード
信号として直列変換回路に供給するのを停止するのが望
ましい。このためには、例えば、出力停止回路をセット
・リセット フリップ・フロップと論理積回路で構成
し、論理積回路３１の出力Ｅをセット・リセット フリ
ップ・フロップに供給し、セット・リセット フリップ
・フロップをセットし、その出力とカンウタのキャリー
出力信号Ｊとの論理積をとって、直列変換回路に同期ロ
ード信号として供給すればよい。
【００２０】尚、上記は４ビット並列のデータを直列デ
ータに変換する場合を例にした説明であるが、並列数が
変わると微分信号Ｃ上のパルスを抑圧するための信号の
生成回路が変わる。８ビット並列信号を直列変換する時
には、図２の３３に相当するカウンタは８進カウンタと
し、３４に相当する論理変換回路はデコーダと論理和回
路で構成する。そして、８進カウンタのＱ0 、Ｑ1 、Ｑ
2 をデコーダに印加し、デコーダで「０」、「６」、
「７」をデコードした出力を取り出し、これらの論理和
をとって、図２の論理積回路３１に相当する論理積回路
の反転入力端子に印加すればよい。即ち、並列数が変わ
った場合にも２n 進カウンタのＱ0 からＱ n-1 までの出
力を用いて論理変換した信号によって微分信号上のパル
スを抑圧することができる。
ータに変換する場合を例にした説明であるが、並列数が
変わると微分信号Ｃ上のパルスを抑圧するための信号の
生成回路が変わる。８ビット並列信号を直列変換する時
には、図２の３３に相当するカウンタは８進カウンタと
し、３４に相当する論理変換回路はデコーダと論理和回
路で構成する。そして、８進カウンタのＱ0 、Ｑ1 、Ｑ
2 をデコーダに印加し、デコーダで「０」、「６」、
「７」をデコードした出力を取り出し、これらの論理和
をとって、図２の論理積回路３１に相当する論理積回路
の反転入力端子に印加すればよい。即ち、並列数が変わ
った場合にも２n 進カウンタのＱ0 からＱ n-1 までの出
力を用いて論理変換した信号によって微分信号上のパル
スを抑圧することができる。
【００２１】
【発明の効果】以上説明したように、本発明により、並
列データ用クロックと直列データ用クロックが実質的に
非同期であっても、直列変換回路に一定周期の同期ロー
ド信号を供給することができ、並列直列変換におけるス
リップの発生を防止できるようになる。
列データ用クロックと直列データ用クロックが実質的に
非同期であっても、直列変換回路に一定周期の同期ロー
ド信号を供給することができ、並列直列変換におけるス
リップの発生を防止できるようになる。
【図１】 本発明の原理。
【図２】 本発明の実施例。
【図３】 図２の構成のタイムチャート。
【図４】 従来の並列直列変換回路。
１ 直列変換回路 ２ 微分回路 ３ 定周期化回路
フロントページの続き (72)発明者 加藤 次雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】 直列変換回路（１）と、微分回路（２）
によってなり、該微分回路によって並列データ用クロッ
クを直列データ用クロックで微分し、該微分出力を直列
変換回路の同期ロード信号として供給して並列直列変換
を行なう並列直列変換方法において、 定周期化回路（３）を設け、 該定周期化回路で、初期動作においては微分回路の出力
で動作を開始してパルスを生成し、以降は微分回路の出
力を抑圧し、直列データ用クロックだけによって決まる
一定周期の信号を生成し、該生成された一定周期の信号
を同期ロード信号として直列変換回路に供給することを
特徴とする並列直列変換方法。 - 【請求項２】 請求項１記載の並列直列変換方法を適用
した並列直列変換回路であって、 定周期化回路として、 論理積回路の一方の入力端子に微分回路の出力端子を接
続し、前記論理積回路の出力端子を論理和回路の一方の
入力端子に接続し、該論理和回路の出力端子を２n 進カ
ウンタのロード端子に接続し、該２n 進カウンタのＱ0
端子からＱn-1端子の出力を論理変換し、該論理変換さ
れた信号を前記論理積回路の反転入力端子に接続し、前
記２n 進カウンタのキャリー出力端子を前記論理和回路
のもう一方の入力端子に接続し、且つ、前記２n 進カウ
ンタのキャリー出力端子から、直列変換回路に同期ロー
ド信号を供給する定周期回路を備えたことを特徴とする
並列直列変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22628693A JP3116679B2 (ja) | 1993-09-13 | 1993-09-13 | 並列直列変換方法及び並列直列変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22628693A JP3116679B2 (ja) | 1993-09-13 | 1993-09-13 | 並列直列変換方法及び並列直列変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786959A true JPH0786959A (ja) | 1995-03-31 |
| JP3116679B2 JP3116679B2 (ja) | 2000-12-11 |
Family
ID=16842838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22628693A Expired - Fee Related JP3116679B2 (ja) | 1993-09-13 | 1993-09-13 | 並列直列変換方法及び並列直列変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3116679B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100837585B1 (ko) * | 1999-01-28 | 2008-06-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 직병렬 변환 회로 및 이를 이용한 반도체 표시 장치 |
-
1993
- 1993-09-13 JP JP22628693A patent/JP3116679B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100837585B1 (ko) * | 1999-01-28 | 2008-06-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 직병렬 변환 회로 및 이를 이용한 반도체 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3116679B2 (ja) | 2000-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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