JPH0786614A - 単電子トンネル論理素子及び記憶装置 - Google Patents
単電子トンネル論理素子及び記憶装置Info
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- JPH0786614A JPH0786614A JP5227526A JP22752693A JPH0786614A JP H0786614 A JPH0786614 A JP H0786614A JP 5227526 A JP5227526 A JP 5227526A JP 22752693 A JP22752693 A JP 22752693A JP H0786614 A JPH0786614 A JP H0786614A
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- junction structure
- double tunnel
- double
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Abstract
(57)【要約】
【目的】 単電子二重トンネル接合論理素子の特性を生
かし、ＭＯＳトランジスタを用いた場合よりも少ない素
子数で構成した論理ゲート又は記憶装置を提供する。 【構成】 微小な接合容量を有する２つの単電子トンネ
ル接合２０１，２０２が直列に接続され一端が接地され
た二重トンネル接合構造と、二重トンネル接合構造の他
端に接続された出力読み出し端子２０８と、二重トンネ
ル接合構造の他端に一端が接続され、他端がバイアス電
圧印加端子２０７に接続された負荷素子２０５と、二重
トンネル接合構造の中間電極にそれぞれ一端が接続さ
れ、他端が２つの入力端子２１０、２１１にそれぞれ接
続された２つの容量２０３、２０４とを備える。
かし、ＭＯＳトランジスタを用いた場合よりも少ない素
子数で構成した論理ゲート又は記憶装置を提供する。 【構成】 微小な接合容量を有する２つの単電子トンネ
ル接合２０１，２０２が直列に接続され一端が接地され
た二重トンネル接合構造と、二重トンネル接合構造の他
端に接続された出力読み出し端子２０８と、二重トンネ
ル接合構造の他端に一端が接続され、他端がバイアス電
圧印加端子２０７に接続された負荷素子２０５と、二重
トンネル接合構造の中間電極にそれぞれ一端が接続さ
れ、他端が２つの入力端子２１０、２１１にそれぞれ接
続された２つの容量２０３、２０４とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、クーロン・ブロッケイ
ドによる単電子トンネルを応用した論理素子及び記憶装
置に関する。
ドによる単電子トンネルを応用した論理素子及び記憶装
置に関する。
【０００２】
【従来の技術】近年、微小な容量を有する超微細トンネ
ル接合における単電子トンネル現象が注目を浴びてい
る。非常に小さい容量の超微細トンネル接合では、電子
１個が接合を介してトンネルを起こす際に伴う充電エネ
ルギの変化が、温度揺らぎｋB Ｔ（Ｔ：絶対温度、
ｋB ：ボルツマン定数）に比べて無視できない大きさに
なる。このような状況下では、たとえ１個の電子のトン
ネルであってもエネルギ的に損するようなトンネルは禁
止される。このような現象を、クーロン・ブロッケイド
という。
ル接合における単電子トンネル現象が注目を浴びてい
る。非常に小さい容量の超微細トンネル接合では、電子
１個が接合を介してトンネルを起こす際に伴う充電エネ
ルギの変化が、温度揺らぎｋB Ｔ（Ｔ：絶対温度、
ｋB ：ボルツマン定数）に比べて無視できない大きさに
なる。このような状況下では、たとえ１個の電子のトン
ネルであってもエネルギ的に損するようなトンネルは禁
止される。このような現象を、クーロン・ブロッケイド
という。
【０００３】単電子トンネル素子は、このクーロン・ブ
ロッケイドを利用したもので、トンネル接合を透過する
電子の流れを電子１個１個のレベルで制御しスイッチン
グ動作させる点に特徴がある。
ロッケイドを利用したもので、トンネル接合を透過する
電子の流れを電子１個１個のレベルで制御しスイッチン
グ動作させる点に特徴がある。
【０００４】ここで、単電子トンネル素子では電子１個
の変化で生じる信号レベルを問題とするので、この素子
に接続された外部回路において生じる電気素量（ｅ＝
１．６０２×１０-19 Ｃ）程度の僅かな電荷の揺らぎ
によっても動作が乱されるおそれがある。
の変化で生じる信号レベルを問題とするので、この素子
に接続された外部回路において生じる電気素量（ｅ＝
１．６０２×１０-19 Ｃ）程度の僅かな電荷の揺らぎ
によっても動作が乱されるおそれがある。
【０００５】外部回路との接合により動作が乱されない
ようにするには、図６又は図７に示されたような二重ト
ンネル接合構造にすればよいことが知られている。
ようにするには、図６又は図７に示されたような二重ト
ンネル接合構造にすればよいことが知られている。
【０００６】抵抗入力型素子は図６に示されたような構
成を備えている。単電子トンネル接合３１及び３２の間
の中間電極３７に抵抗３３の一端が接続され、抵抗Ｒの
他端が入力信号Ｖinを入力される入力端子３８に接続さ
れている。
成を備えている。単電子トンネル接合３１及び３２の間
の中間電極３７に抵抗３３の一端が接続され、抵抗Ｒの
他端が入力信号Ｖinを入力される入力端子３８に接続さ
れている。
【０００７】容量入力型素子は、図７に示されるよう
に、単電子トンネル接合３１及び３２の間の中間電極３
７に容量３４の一端が接続され、この容量３４の他端が
入力信号Ｖinを入力される入力端子３８に接続されてい
る。
に、単電子トンネル接合３１及び３２の間の中間電極３
７に容量３４の一端が接続され、この容量３４の他端が
入力信号Ｖinを入力される入力端子３８に接続されてい
る。
【０００８】いずれの素子においても、端子３５及び３
６の間に一定電圧Ｖb が印加されており、入力電圧Ｖin
により電流Ｉのオン・オフ電流が切り替わる。即ち、こ
れらの素子は、スイッチング素子として動作し、電流Ｉ
が遮断されるクーロン・ブロッケード電圧を入力電圧Ｖ
inにより制御することが可能である。
６の間に一定電圧Ｖb が印加されており、入力電圧Ｖin
により電流Ｉのオン・オフ電流が切り替わる。即ち、こ
れらの素子は、スイッチング素子として動作し、電流Ｉ
が遮断されるクーロン・ブロッケード電圧を入力電圧Ｖ
inにより制御することが可能である。
【０００９】一般のＭＯＳトランジスタを用いて等価な
スイッチング素子を構成した場合には、端子３６、３５
及び３８がそれぞれソース・ドレイン・ゲートに対応
し、クーロン・ブロッケード電圧が閾値電圧に対応す
る。但し、図６及び図７の単電子トンネル素子ではゲー
トが閾値電圧を制御してスイッチングしている点が相違
する。
スイッチング素子を構成した場合には、端子３６、３５
及び３８がそれぞれソース・ドレイン・ゲートに対応
し、クーロン・ブロッケード電圧が閾値電圧に対応す
る。但し、図６及び図７の単電子トンネル素子ではゲー
トが閾値電圧を制御してスイッチングしている点が相違
する。
【００１０】
【発明が解決しようとする課題】このような単電子トン
ネル素子をＭＯＳトランジスタの替わりに用いて論理ゲ
ートを構成することが可能である。しかし、単なる基本
素子の置き換えで構成したのでは、単電子トンネル接合
素子の有する固有の性質を生かすことができず、論理ゲ
ートを構成する素子の数を削減することができない。
ネル素子をＭＯＳトランジスタの替わりに用いて論理ゲ
ートを構成することが可能である。しかし、単なる基本
素子の置き換えで構成したのでは、単電子トンネル接合
素子の有する固有の性質を生かすことができず、論理ゲ
ートを構成する素子の数を削減することができない。
【００１１】本発明は、上記事情に鑑みてなされたもの
で、単電子二重トンネル接合論理素子の特性を生かし、
ＭＯＳトランジスタを用いた場合よりも少ない素子数で
構成した論理素子又は記憶装置を提供することを目的と
する。
で、単電子二重トンネル接合論理素子の特性を生かし、
ＭＯＳトランジスタを用いた場合よりも少ない素子数で
構成した論理素子又は記憶装置を提供することを目的と
する。
【００１２】
【課題を解決するための手段】本発明の単電子トンネル
論理素子は、微小な接合容量を有する２つの単電子トン
ネル接合が直列に接続された二重トンネル接合構造であ
って、一端が接地された前記二重トンネル接合構造と、
前記二重トンネル接合構造の他端に接続された出力読み
出し端子と、前記二重トンネル接合構造の前記他端に一
端が接続され、他端がバイアス電圧印加端子に接続され
た負荷素子と、前記二重トンネル接合構造の中間電極に
それぞれ一端が接続され、他端が２つの入力端子にそれ
ぞれ接続された２つの容量とを備えている。
論理素子は、微小な接合容量を有する２つの単電子トン
ネル接合が直列に接続された二重トンネル接合構造であ
って、一端が接地された前記二重トンネル接合構造と、
前記二重トンネル接合構造の他端に接続された出力読み
出し端子と、前記二重トンネル接合構造の前記他端に一
端が接続され、他端がバイアス電圧印加端子に接続され
た負荷素子と、前記二重トンネル接合構造の中間電極に
それぞれ一端が接続され、他端が２つの入力端子にそれ
ぞれ接続された２つの容量とを備えている。
【００１３】本発明の記憶装置は、微小な接合容量を有
する２つの単電子トンネル接合が直列に接続された二重
トンネル接合構造であって、一端がそれぞれ接地された
第１及び第２の二重トンネル接合構造と、前記第１のト
ンネル接合構造の他端に接続された出力読み出し端子
と、前記第１のトンネル接合構造の前記他端に一端が接
続され、他端が第１のバイアス電圧印加端子に接続され
た第１の負荷素子と、前記第２のトンネル接合構造の前
記他端に一端が接続され、他端が第２のバイアス電圧印
加端子に接続された第２の負荷素子と、前記第１の二重
トンネル接合構造の中間電極に一端が接続され、他端が
第１の入力端子に接続された第１の容量と、前記第１の
二重トンネル接合構造の中間電極に一端が接続され、他
端が前記第２のトンネル接合構造の前記他端に接続され
た第２の容量と、前記第２の二重トンネル接合構造の中
間電極に一端が接続され、他端が第２の入力端子に接続
された第３の容量と、前記第２の二重トンネル接合構造
の中間電極に一端が接続され、他端が前記第１のトンネ
ル接合構造の前記他端に接続された第４の容量とを備え
ている。
する２つの単電子トンネル接合が直列に接続された二重
トンネル接合構造であって、一端がそれぞれ接地された
第１及び第２の二重トンネル接合構造と、前記第１のト
ンネル接合構造の他端に接続された出力読み出し端子
と、前記第１のトンネル接合構造の前記他端に一端が接
続され、他端が第１のバイアス電圧印加端子に接続され
た第１の負荷素子と、前記第２のトンネル接合構造の前
記他端に一端が接続され、他端が第２のバイアス電圧印
加端子に接続された第２の負荷素子と、前記第１の二重
トンネル接合構造の中間電極に一端が接続され、他端が
第１の入力端子に接続された第１の容量と、前記第１の
二重トンネル接合構造の中間電極に一端が接続され、他
端が前記第２のトンネル接合構造の前記他端に接続され
た第２の容量と、前記第２の二重トンネル接合構造の中
間電極に一端が接続され、他端が第２の入力端子に接続
された第３の容量と、前記第２の二重トンネル接合構造
の中間電極に一端が接続され、他端が前記第１のトンネ
ル接合構造の前記他端に接続された第４の容量とを備え
ている。
【００１４】ここで、負荷素子としては抵抗素子、容量
素子等が挙げられる。
素子等が挙げられる。
【００１５】
【作用】本発明の単電子トンネル論理素子によれば、二
重トンネル接合構造の中間電極の電荷量をゲート電極に
印加する電圧で制御しクーロン・ブロッケード電圧を制
御することで、単電子トンネル接合素子特有の性質を生
かして論理素子を構成することができ、ＭＯＳトランジ
スタを用いた場合よりも素子数が削減される。
重トンネル接合構造の中間電極の電荷量をゲート電極に
印加する電圧で制御しクーロン・ブロッケード電圧を制
御することで、単電子トンネル接合素子特有の性質を生
かして論理素子を構成することができ、ＭＯＳトランジ
スタを用いた場合よりも素子数が削減される。
【００１６】また、このような単電子トンネル論理素子
を用いて本発明の記憶装置を構成することにより、静的
にデータを記憶する装置を簡易な構成とすることができ
る。
を用いて本発明の記憶装置を構成することにより、静的
にデータを記憶する装置を簡易な構成とすることができ
る。
【００１７】
【実施例】以下、本発明の一実施例による単電子トンネ
ル論理素子について説明する。
ル論理素子について説明する。
【００１８】図１に、本実施例による単電子トンネル論
理素子の構成を示す。トンネル接合２０１及び２０２
は、それぞれ静電容量がＣ１、Ｃ２でトンネル抵抗がＲ
T (1)、ＲT (2) である。トンネル接合２０１及び２０
２は直列に接続されて二重トンネル構造を成しており、
トンネル接合２０１とトンネル接合２０２とで挟まれた
中間電極２０６には、容量２０３及び２０４をそれぞれ
介してゲート電極２１０及び２１１が接続されている。
ここで、ゲート電極２１０及び２１１は入力端子に相当
するものである。
理素子の構成を示す。トンネル接合２０１及び２０２
は、それぞれ静電容量がＣ１、Ｃ２でトンネル抵抗がＲ
T (1)、ＲT (2) である。トンネル接合２０１及び２０
２は直列に接続されて二重トンネル構造を成しており、
トンネル接合２０１とトンネル接合２０２とで挟まれた
中間電極２０６には、容量２０３及び２０４をそれぞれ
介してゲート電極２１０及び２１１が接続されている。
ここで、ゲート電極２１０及び２１１は入力端子に相当
するものである。
【００１９】二重トンネル構造のうち、トンネル接合２
０２側の電極２１２は接地されている。トンネル接合２
０１側の電極２０９は、記憶情報を取り出すための出力
端子２０８が接続され、さらに抵抗がＲｌである負荷素
子２０５の一端が接続されている。この負荷素子２０５
の他端は、論理素子を駆動するために必要なバイアス電
圧を供給するための電圧印加端子２０７に接続されてい
る。
０２側の電極２１２は接地されている。トンネル接合２
０１側の電極２０９は、記憶情報を取り出すための出力
端子２０８が接続され、さらに抵抗がＲｌである負荷素
子２０５の一端が接続されている。この負荷素子２０５
の他端は、論理素子を駆動するために必要なバイアス電
圧を供給するための電圧印加端子２０７に接続されてい
る。
【００２０】次に、この素子は低温・低インピーダンス
環境の下で動作し、トンネル接合の透過確率は十分に小
さいものとする。
環境の下で動作し、トンネル接合の透過確率は十分に小
さいものとする。
【００２１】この動作条件は、次の式（１）〜（３）の
ように表される。
ように表される。
【００２２】
【数１】 但し、ここでｉ＝１，２、ｅは素電荷、ｋB はボルツマ
ン定数、Ｔは絶対温度とする。
ン定数、Ｔは絶対温度とする。
【００２３】この場合に、中間電極の静電容量ＣΣは、
以下の式（４）となる。
以下の式（４）となる。
【００２４】
【数２】 また、量子抵抗Ｒq は、
【００２５】
【数３】 である。
【００２６】このときに、入力ゲート電極２１０及び２
１１へ印加する電圧を、それぞれＶg (1) 、Ｖg (2) と
すると、二重トンネル接合のクーロン・ブロッケイド電
圧Ｖc は、次の（６）式で与えられるＱg の周期函数と
なる。
１１へ印加する電圧を、それぞれＶg (1) 、Ｖg (2) と
すると、二重トンネル接合のクーロン・ブロッケイド電
圧Ｖc は、次の（６）式で与えられるＱg の周期函数と
なる。
【００２７】
【数４】 この周期函数は、周期がｅで、０から２Ｖc (0) ＝２ｅ
／ＣΣの間を振動する。
／ＣΣの間を振動する。
【００２８】図３に電荷Ｑg に対するクーロン・ブロッ
ケード電圧Ｖc を示す。この図３に示されたように、Ｑ
g がｅを法にしてほぼ０に等しいときは、Ｖc ＝Ｖc
(0) であり、Ｑg がｅ／２にほぼ等しいか、又は
ケード電圧Ｖc を示す。この図３に示されたように、Ｑ
g がｅを法にしてほぼ０に等しいときは、Ｖc ＝Ｖc
(0) であり、Ｑg がｅ／２にほぼ等しいか、又は
【００２９】
【数５】 の時は、Ｖc ＝２Ｖc (0) 、
【００３０】
【数６】 の時は、Ｖc ＝０となる。
【００３１】次に、トンネル接合２０１及び２０２の容
量及びトンネル抵抗が等しい、対称な二重トンネル構造
の場合、即ち、
量及びトンネル抵抗が等しい、対称な二重トンネル構造
の場合、即ち、
【００３２】
【数７】 である場合について説明する。
【００３３】ここで、電圧印加端子２０７に印加するバ
イアス電圧Ｖb をＶb ＝Ｖc (0) とし、容量２０３、２
０４の静電容量Ｃg (1) 、Ｃg (2) 、負荷抵抗Ｒｌは、
以下のようであるとする。
イアス電圧Ｖb をＶb ＝Ｖc (0) とし、容量２０３、２
０４の静電容量Ｃg (1) 、Ｃg (2) 、負荷抵抗Ｒｌは、
以下のようであるとする。
【００３４】
【数８】 図４に、電荷Ｑg に対する出力電圧Ｖout の関係を示
す。この図４と式（６）とに基づいて、電圧Ｖb 近傍を
入出力信号のハイレベルに対応付け、０．１Ｖb近傍を
ロウレベルに対応付けると、本実施例の素子の入出力関
係は図５のように表される。図５から明らかなように、
本実施例の素子はＮＡＮＤゲートとして動作する。
す。この図４と式（６）とに基づいて、電圧Ｖb 近傍を
入出力信号のハイレベルに対応付け、０．１Ｖb近傍を
ロウレベルに対応付けると、本実施例の素子の入出力関
係は図５のように表される。図５から明らかなように、
本実施例の素子はＮＡＮＤゲートとして動作する。
【００３５】次に、本発明の他の実施例について説明す
る。この実施例による単電子二重トンネル接合ＮＡＮＤ
ゲートを用いた記憶装置は、図２に示されるような構成
を備えている。この装置は、二つのトンネル接合ＮＡＮ
Ｄゲートを有している。即ち、静電容量がそれぞれＣ
1,1 ，Ｃ1,2 でトンネル抵抗がＲT (1,1) ，ＲT (1,2)
のトンネル接合１０１及び１０２が直列に接続された二
重トンネル構造と、静電容量がＣg (1,1) ，Ｃg (1,2)
の容量１０５及び１０６と、抵抗値がＲ1 の抵抗１０９
と、ゲート電極１１１と、出力端子１１３と、バイアス
電圧印加端子１１５から成るトンネル接合ＮＡＮＤゲー
トと、同様に静電容量がそれぞれＣ2,1 ，Ｃ2,2 でトン
ネル抵抗がＲT (2,1) ，ＲT (2,2) のトンネル接合１０
３及び１０４が直列に接続された二重トンネル構造と、
静電容量がＣg (2,1) ，Ｃg (2,2)の容量１０７及び１
０８と、抵抗値がＲ2 の抵抗１１０と、ゲート電極１１
２と、出力端子１２０と、バイアス電圧印加端子１１６
から成るトンネル接合ＮＡＮＤゲートとを有している。
る。この実施例による単電子二重トンネル接合ＮＡＮＤ
ゲートを用いた記憶装置は、図２に示されるような構成
を備えている。この装置は、二つのトンネル接合ＮＡＮ
Ｄゲートを有している。即ち、静電容量がそれぞれＣ
1,1 ，Ｃ1,2 でトンネル抵抗がＲT (1,1) ，ＲT (1,2)
のトンネル接合１０１及び１０２が直列に接続された二
重トンネル構造と、静電容量がＣg (1,1) ，Ｃg (1,2)
の容量１０５及び１０６と、抵抗値がＲ1 の抵抗１０９
と、ゲート電極１１１と、出力端子１１３と、バイアス
電圧印加端子１１５から成るトンネル接合ＮＡＮＤゲー
トと、同様に静電容量がそれぞれＣ2,1 ，Ｃ2,2 でトン
ネル抵抗がＲT (2,1) ，ＲT (2,2) のトンネル接合１０
３及び１０４が直列に接続された二重トンネル構造と、
静電容量がＣg (2,1) ，Ｃg (2,2)の容量１０７及び１
０８と、抵抗値がＲ2 の抵抗１１０と、ゲート電極１１
２と、出力端子１２０と、バイアス電圧印加端子１１６
から成るトンネル接合ＮＡＮＤゲートとを有している。
【００３６】そして、一方のＮＡＮＤゲートの出力端子
１１９から出力された信号が、他方のＮＡＮＤゲートの
入力端子１０７に帰還し、同様に他方のＮＡＮＤゲート
の出力端子１２０から出力された信号が、一方のＮＡＮ
Ｄゲートの入力端子１０６に帰還するように、ゲート電
極１０７と出力端子１１９とが接続され、ゲート電極１
０６と出力端子１２０とが接続されている。
１１９から出力された信号が、他方のＮＡＮＤゲートの
入力端子１０７に帰還し、同様に他方のＮＡＮＤゲート
の出力端子１２０から出力された信号が、一方のＮＡＮ
Ｄゲートの入力端子１０６に帰還するように、ゲート電
極１０７と出力端子１１９とが接続され、ゲート電極１
０６と出力端子１２０とが接続されている。
【００３７】この記憶装置にデータ「１」を書き込むと
きには、ゲート電極１１２にハイレベルの電圧を印加
し、ゲート電極１１１にハイレベルからロウレベル、ハ
イレベルへと変化する電圧を印加すればよい。逆に、デ
ータ「０」を書き込むときには、ゲート電極１１１にハ
イレベルの電圧を印加し、ゲート電極１１２にハイレベ
ルからロウレベル、ハイレベルへと変化する電圧を印加
すればよい。この記憶装置では、記憶しているデータが
「１」の場合には出力端子Ｖout からの信号はハイレベ
ルになり、データが「０」の場合には出力端子Ｖout か
らの信号はロウレベルになる。この記憶状態と出力レベ
ルとの関係は、電圧を供給している間はスタティックに
維持される。
きには、ゲート電極１１２にハイレベルの電圧を印加
し、ゲート電極１１１にハイレベルからロウレベル、ハ
イレベルへと変化する電圧を印加すればよい。逆に、デ
ータ「０」を書き込むときには、ゲート電極１１１にハ
イレベルの電圧を印加し、ゲート電極１１２にハイレベ
ルからロウレベル、ハイレベルへと変化する電圧を印加
すればよい。この記憶装置では、記憶しているデータが
「１」の場合には出力端子Ｖout からの信号はハイレベ
ルになり、データが「０」の場合には出力端子Ｖout か
らの信号はロウレベルになる。この記憶状態と出力レベ
ルとの関係は、電圧を供給している間はスタティックに
維持される。
【００３８】本実施例による単電子二重トンネル接合を
用いた論理素子又はその記憶装置によれば、トンネル接
合を透過する電子の流れを１つずつのレベルで制御して
スイッチング動作を行う単電子二重トンネル接合を用い
ることで、簡易な構成で超微細な二重トンネル接合ＮＡ
ＮＤゲートを構成することができ、素子数を削減するこ
とが可能である。
用いた論理素子又はその記憶装置によれば、トンネル接
合を透過する電子の流れを１つずつのレベルで制御して
スイッチング動作を行う単電子二重トンネル接合を用い
ることで、簡易な構成で超微細な二重トンネル接合ＮＡ
ＮＤゲートを構成することができ、素子数を削減するこ
とが可能である。
【００３９】
【発明の効果】以上説明したように本発明の二重トンネ
ル接合ＮＡＮＤゲートによれば、超微細なトンネル接合
で発生するクーロン・ブロッケードによる１電子単位で
のトンネル現象を用いることで、簡易な構成で二重トン
ネル接合ＮＡＮＤゲートを構成することが可能で、この
ようなゲートを用いることで、ＭＯＳトランジスタを用
いる場合よりも素子数の少ない論理素子又は記憶装置を
得ることができる。
ル接合ＮＡＮＤゲートによれば、超微細なトンネル接合
で発生するクーロン・ブロッケードによる１電子単位で
のトンネル現象を用いることで、簡易な構成で二重トン
ネル接合ＮＡＮＤゲートを構成することが可能で、この
ようなゲートを用いることで、ＭＯＳトランジスタを用
いる場合よりも素子数の少ない論理素子又は記憶装置を
得ることができる。
【図１】本発明の一実施例による単電子二重トンネル接
合ＮＡＮＤゲートの構成を示した回路図。
合ＮＡＮＤゲートの構成を示した回路図。
【図２】本発明の他の実施例による単電子二重トンネル
接合ＮＡＮＤゲートを用いた記憶装置の構成を示した回
路図。
接合ＮＡＮＤゲートを用いた記憶装置の構成を示した回
路図。
【図３】電荷Ｑg に対するクーロン・ブロッケード電圧
Ｖc の変化を示した説明図。
Ｖc の変化を示した説明図。
【図４】電荷Ｑg に対する出力電圧Ｖout の変化を示し
た説明図。
た説明図。
【図５】本発明の一実施例による単電子二重トンネル接
合ＮＡＮＤゲートの入出力状態を示した説明図。
合ＮＡＮＤゲートの入出力状態を示した説明図。
【図６】従来の単電子二重トンネル接合を用いた抵抗入
力型素子の構成を示した回路図。
力型素子の構成を示した回路図。
【図７】従来の単電子二重トンネル接合を用いた容量入
力型素子の構成を示した回路図。
力型素子の構成を示した回路図。
１０１〜１０４、２０１、２０２ トンネル接合 １０５〜１０８、２０３、２０４ 容量 １０９、１１０、２０５ 抵抗 １１１、１１２、２１０、２１１ 入力端子 １１３、２０８ 出力端子 １１５、１１６、２０７ 電圧印加端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/88 49/00
Claims (2)
- 【請求項１】２つの単電子トンネル接合が直列に接続さ
れた二重トンネル接合構造であって、一端が接地された
前記二重トンネル接合構造と、 前記二重トンネル接合構造の他端に接続された出力読み
出し端子と、 前記二重トンネル接合構造の前記他端に一端が接続さ
れ、他端がバイアス電圧印加端子に接続された負荷素子
と、 前記二重トンネル接合構造の中間電極にそれぞれ一端が
接続され、他端が２つの入力端子にそれぞれ接続された
２つの容量とを備えたことを特徴とする単電子トンネル
論理素子。 - 【請求項２】２つの単電子トンネル接合が直列に接続さ
れた二重トンネル接合構造であって、一端がそれぞれ接
地された第１及び第２の二重トンネル接合構造と、 前記第１の二重トンネル接合構造の他端に接続された出
力読み出し端子と、 前記第１の二重トンネル接合構造の前記他端に一端が接
続され、他端が第１のバイアス電圧印加端子に接続され
た第１の負荷素子と、 前記第２の二重トンネル接合構造の他端に一端が接続さ
れ、他端が第２のバイアス電圧印加端子に接続された第
２の負荷素子と、 前記第１の二重トンネル接合構造の中間電極に一端が接
続され、他端が第１の入力端子に接続された第１の容量
と、 前記第１の二重トンネル接合構造の中間電極に一端が接
続され、他端が前記第２の二重トンネル接合構造の前記
他端に接続された第２の容量と、 前記第２の二重トンネル接合構造の中間電極に一端が接
続され、他端が第２の入力端子に接続された第３の容量
と、 前記第２の二重トンネル接合構造の中間電極に一端が接
続され、他端が前記第１の二重トンネル接合構造の前記
他端に接続された第４の容量とを備えたことを特徴とす
る記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5227526A JPH0786614A (ja) | 1993-09-13 | 1993-09-13 | 単電子トンネル論理素子及び記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5227526A JPH0786614A (ja) | 1993-09-13 | 1993-09-13 | 単電子トンネル論理素子及び記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786614A true JPH0786614A (ja) | 1995-03-31 |
Family
ID=16862288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5227526A Pending JPH0786614A (ja) | 1993-09-13 | 1993-09-13 | 単電子トンネル論理素子及び記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010042194A (ko) * | 1998-05-05 | 2001-05-25 | 인피니언 테크놀로지스 아게 | 단일 전자 소자들을 포함하는 회로 장치 및 작동 방법 |
-
1993
- 1993-09-13 JP JP5227526A patent/JPH0786614A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010042194A (ko) * | 1998-05-05 | 2001-05-25 | 인피니언 테크놀로지스 아게 | 단일 전자 소자들을 포함하는 회로 장치 및 작동 방법 |
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