KR20010042194A - 단일 전자 소자들을 포함하는 회로 장치 및 작동 방법 - Google Patents
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Abstract
적어도 다섯 개의 단일 전자 트랜지스터를 포함하는 회로에 관한 것이며, 그것에 의해 세 개의 트랜지스터(ET1, ET2, ET3)는 제 2 메인 노드 및 제 3 메인 노드를 거쳐 제 1 메인 노드(H1)와 출력(A) 사이에 장착된다. 제 4 단일 전자 트랜지스터는 그것의 게이트 전극이 제 1 메인 노드에 연결된 상태로 제 2 메인 노드와 제 1 공급 전압 사이에 연결되며, 제 5 단일 전자 트랜지스터는 그것의 게이트 전극이 제 2 메인 노드 연결된 상태로 제 3 메인 노드와 제 1 공급 전압 사이에 연결된다. 회로 장치는 전가산기 및 멀티플라이어로 사용하기에 적합하다.
Description
현재 로직 적용을 위한 집적 회로 장치는 통상적으로 CMOS 기술을 사용한다. 소자들이 진보적으로 더 작아짐에 따라 이런 통상적인 CMOS 기술은 그 한계에 이르렀다.
진일보한 소형화에 대해서, 소위 단일 전자 소자들이 제안되었고, 그 안에서 스위칭 프로세스는 개개의 소자들을 사용해서 실행된다. 예를 들어, 그러한 단일 전자 소자들에 대한 연구가 베.뢰스너(W.Roesner)등의 마이크로 일렉트로닉 엔지니어링, 1995년 제 27 권 55 내지 58 쪽에서 공지되었다. 단일 전자 소자들은 터널 접촉을 거쳐 인접한 결선에 연결되는 터널 소자들이다. 양자 역학 터널 효과 및 간단히 전위 장벽의 열적 극복에 의해 전하의 이동은 발생하는데, 이러한 전하의 이동은 아주 드물게 발생한다. 예를 들어, 터널 소자들은 절연 구조에 의해 둘러싸여진 작은 도체 아일랜드의 형태이다. 만일 쿨롱 봉쇄를 만족시키는 전위(V)가 두 결선에 인가되면, 즉, 그 크기가 │U│＜ e／(2C)이면, 그때, kT／e ≪ e／2C 인 열에너지에 대해 규정된 전위 조건 때문에 터널 소자의 전하는 변할 수 없다.
이 경우, k 는 스테판 볼쯔만 상수 이고, T 는 온도, e 는 전자 전하, C 는 터널 소자의 캐패시턴스이다.
만약 더 큰 전압이 인가되면, 전자들은 터널 콘택(contact) 중 하나를 거쳐 터널 소자로 흐를 수 있다. 이러한 단일 전자 소자들은 개개의 전자들이 각 경우에 이동하도록 작동된다. 작동 전압 범위에서 발생하는 소정의 터널 이동 없이 터널 소자에 용량적으로 영향을 주는 게이트 전극을 거쳐 터널 소자를 작동시킴으로써 쿨롱 봉쇄를 극복하는 것이 가능하다. 만일 게이트 전극에서 전하 작동이 적절하면, 단일 전자 소자는 원점을 지나는 거의 선형 전류／전압 특성을 가진다. 그러한 게이트 컨트롤된 단일 전자 트랜지스터는 문헌상 단일 전자 트랜지스터로 간주된다.
본 발명은 단일 전자 소자들을 포함하며 회로 장치와 특히 로직 회로로서의 사용에 대한 적절한 회로장치에 관한 것이다.
도 1 은 6 개의 단일 전자 트랜지스터를 가진 회로 블럭을 포함하는 회로 장치이다.
도 2 는 도 2A, 2B 및 3C 로 구성되며 각각 6 개의 단일 전자 트랜지스터를 가진 3개의 회로 블럭을 포함하는 회로 장치이다.
도 3a 내지 3b 는 두 이진수의 곱셈 동안에 도 2 에 설명된 회로 장치이다.
본 발명은 특히 로직 회로로서의 사용에 적합한 단일 전자 소자를 가진 회로 장치에 대한 문제에 관한 것이다. 더욱이, 그러한 회로 장치에 대한 작동 방법에 관한 것이다.
본 발명에 따라, 상기 문제는 청구항 1 항에 청구한 것 같은 회로 장치 및 청구항 7 항에 청구한 것 같은 작동 방법에 의해 해결된다. 본 발명의 더 상세한 사항은 독립항으로 부터 명백하다.
회로 장치는 제 1 단일 전자 트랜지스터, 제 2 단일 전자 트랜지스터, 제 3 단일 전자 트랜지스터, 제 4 단일 전자 트랜지스터 및 제 5 단일 전자 트랜지스터를 갖는 적어도 하나의 회로 블럭을 가진다. 이 경우, 제 1 단일 전자 트랜지스터, 제 2 단일 전자 트랜지스터 및 제 3 단일 전자 트랜지스터는 제 1 메인 노드 와 출력 사이에 직렬로 연결된다. 이 경우, 제 2 메인 노드는 제 1 단일 전자 트랜지스터와 제 2 단일 전자 트랜지스터 사이에 제공되며, 제 3 메인 노드는 제 2 단일 전자 트랜지스터와 제 3 단일 전자 트랜지스터 사이에 제공된다.
제 4 단일 전자 트랜지스터는 제 2 메인 노드와 제 1 공급 전압 접속부 사이에 연결된며, 제 5 단일 전자 트랜지스터는 제 3 메인 노드와 제 1 공급 전압 접속부 사이에 연결된다. 제 2 메인 노드는 이 경우 제 2 공급 전압 접속부에 용량적으로 연결되며, 제 3 메인 노드는 제 3 공급 전압 접속부에 용량적으로 연결된다.
제 1 단일 전자 트랜지스터의 게이트 전극은 제 1 제어 전압 접속부에 연결된며, 제 2 단일 전자 트랜지스터의 게이트 전극은 제 2 제어 전압 접속부에 연결된며, 제 3 단일 전자 트랜지스터의 게이트 전극은 제 3 제어 전압 접속부에 연결된다. 제 4 단일 전자 트랜지스터의 게이트 전극은 제 1 메인 노드에 연결되며, 제 5 단일 전자 트랜지스터의 게이트 전극은 제 2 메인 노드에 연결된다. 제 1 메인 노드는 제 4 공급 전압 접속부와 제 5 공급 전압 접속부 사이에 용량적으로 연결되며, 제 1 공급 전압 접속부는 제 5 공급 전압 접속부와 상이하다.
단일 전자 트랜지스터는 각각 터널 소자를 가지며, 터널 소자는 두 개의 터널 접촉을 거쳐서 결선에 연결되며 게이트 전극을 거쳐서 용량적으로 영향을 받을 수 있다. 두 결선 사이의 전위 장벽의 준위는 게이트 전극에 있는 전하의 총량에 의존하며, 제 1 메인 노드에 위치한 소정의 전하가 제 4 단일 전자 트랜지스터의 게이트 전극에 작용하고 제 2 메인 노드에 위치한 소정의 전하가 제 5 단일 전자 트랜지스터의 게이트 전극에 작용하기 때문에, 이 회로 장치는 로직 링크가 제 1 메인 노드, 제 2 메인 노드 및 제 3 메인 노드에 위치하며 로직 데이터를 나타내는 신호 전하들 사이에 셋 업 되게 한다. 그 결과, 대응하는 로직 값과 관련된 전하 캐리어들은 제 1 메인 노드, 제 2 메인 노드 또는 제 3 메인 노드에 적용된다. 예를 들어, 전자의 존재는 로직 값 1 과 결부되고, 전자의 비존재는 로직 값 0 에 결부된다.
전하 이동은 양자역학적 터널 효과 및 상당히 드문 전위 장벽의 열적 극복에 의한 단일 전자 트랜지스터의 터널 접촉을 거쳐서 발생할 수 있다. 만일 터널 접촉의 터널 저항이 RT＞ RK＝ h／e2 26 kΩ 일때 ( 여기서, RK는 클리칭(Klitzing) 저항, h 는 플랑크 상수, e 는 전하 전하 ), 전하 캐리어는 전위 장벽의 한 쪽 면에 국부화(localize)되며, 전위 장벽을 가로 지르는 다수 전하의 이동은 기본 프로세스에 의해 발생한다. 각 터널 접촉의 터널 저항은 바람직하게 100 kΩ 보다 크다.
전기적 도전 영역을 포함하며 인접한 전기적 도전 영역으로부터 절연 구조에 의해 절연되는 모든 구조는 터널 소자로 사용될 수도 있다. 전기적 도전 영역은 터널 접촉에 의한 절연 구조를 통하여 연결된다. 바람직하게 전도 코어 및 전도 코어를 둘러싼 절연 외장을 포함하는 구조들은 터널 소자로서의 사용에 적합하다. 터널 소자의 직경은 이 경우 바람직하게 1 내지 10 나노미터(nm) 사이다. 이 크기순의 터널 소자의 캐패시턴스는 충분히 작아서 회로 장치는 실온 범위에서 작동한다. DE 42 12 220 A1 에서 개시된 것 처럼 절연 외장으로서 유기 리간드 또는 밀폐형 금속 코어를 가진 풀러린(fullerene)을 가지고 있는 금속 군들은 특히 터널 소자로서 적당하다.
더욱이, 리소그래피(lithographically)로 구성된 금속 층은 터널 접촉이 상기 금속 층의 산화, 그 후의 증착 및 또다른 금속 층의 구조에 의해 생성되는 터널 소자로서 적합하다. 더욱이, 델타(delta) 도핑된 3-5족 반도체들은 터널 소자로서 적합하다. 분자 전자공학의 환경에서, 단일 분자 부분은 또한 터널 소자로서 적합하며, 각 특성에 따라 다양한 전하를 운반할 수 있다. 그러한 충전 가능한 분자 부분 사이의 전하의 움직임은 화학 결합의 도중에 발생한다.
특히, 회로 장치는 OR 링크, AND 링크 또는 XOR 링크가 생성되게 한다. 더욱이, 회로 장치는 제 1 메인 노드, 제 2 메인 노드 및/또는 제 3 메인 노드에 저장된 값의 추가에 적합하다. 회로 장치는 3 개의 단일 디지트 이진수의 추가에 적합하므로, 회로 장치는 전가산기(full adder)를 나타낸다. 소정 크기의 이진수에 대한 가산기는 언급된 제1 회로 블럭과 동일한 방식으로 필수적으로 구성된 복수의 회로 블럭을 제공함으로써 구성될 수 있으며, 회로 블럭의 출력은 인접한 회로 블럭의 제 1 메인 노드에 연결된다.
제 2 메인 노드와 제 2 공급 전압 접속부 사이의 연결 및 제 3 메인 노드와 제 3 공급 전압 접속부 사이의 연결은 예를 들어 캐패시터를 거쳐 제공된다. 택일적으로, 이런 연결은 예를 들어, 단일 전자 소자 또는 단일 전자 트랜지스터 같은 다른 용량성 소자에 의해 제공될 수 있다.
제 6 단일 전자 트랜지스터는 바람직하게 회로 블럭에 제공되며, 제 1 메인 노드와 제 5 메인 공급 전압 접속부 사이에 연결된다. 이런 장치에서, 제 1 메인 노드는 제 6 단일 전자 트랜지스터에 의해 충전될 수 있다. 제 1 메인 노드로의 전하의 흐름은 이 경우 제 6 단일 전자 트랜지스터의 게이트 전극에 작용하는 전하 및 제 5 공급 전압 접속부에 작용하는 전하에 의존한다. 따라서, 제 6 단일 전자 트랜지스터의 게이트 전극에 작용하는 전하와 제 5 공급 전압 접속부에 작용하는 전하 사이의 로직 링크는 제 6 단일 전자 트랜지스터에 의해 가능하다. 즉, 이러한 구조에서, 제 1 메인 노드는 관련된 전하가 제 6 단일 전자 트랜지스터의 게이트 노드 및 제 5 공급 전압 접속부에 작용하는 두 값 사이의 링크의 결과를 제 6 단일 전자 트랜지스터에 인가한다.
제 6 단일 전자 트랜지스터의 게이트 전극은 바람직하게 제 1 공급 전압 접속부에 용량적으로 연결된다. 이 경우, 전하 즉, 로직 값은 제 6 단일 전자 트랜지스터의 게이트 전극에 영구히 저장될 수 있다.
제 6 단일 전자 트랜지스터와 제 1 공급 전압 접속부의 게이트 전극 사이의 연결 및 제 1 메인 노드와 제 4 공급 전압 접속부 사이의 연결은 예를 들어 캐패시터 또는 다른 캐패시터 소자에 의해 제공된다.
본 발명에 따라, 회로 블럭들 중 하나의 출력이 인접한 회로 블럭의 제 1 메인 노드에 연결되도록 언급된 제1 회로 블럭과 동일한 방법으로 구성되며 직렬로 연결된 복수의 회로 블럭이 제공된다. 회로 장치의 이런 진일보는 회로 블럭의 제 1 메인 노드 및 제 2 메인 노드에 각각 인가되어 가산되는 두 개의 이진수의 대응하는 디지트에 대하여 전가산기로서의 사용에 적합하다. n 회로 블럭은 이 경우 최대 n 디지트를 갖는 두 개의 이진수의 가산을 위해 요구된다. 이진수의 가산을 위해, 회로 블럭이 5 개의 단일 전자 트랜지스터를 가지는 것이 족하다.
만일 회로 블럭이 6 개의 단일 전자 트랜지스터를 갖는다면, 이어 본 발명의 은 이진수의 멀티플렉서로 사용하기에 적합하다. n 회로 블럭은 최대 n 디지트를 갖는 두개의 이진수의 곱셈을 위해 요구된다. 제 1 이진수에 제 2 이진수를 곱하기 위해, 제 1 이진수의 디지트는 제 6 단일 전자 트랜지스터의 게이트에 각각 저장된다. 제 2 이진수의 디지트는 제 5 공급 전압 접속부로 직렬 형태로 인가된다. 이어 제 1 메인 노드는 제 5 공급 전압 접속부에 제 6 단일 전자 트랜지스터에 의해 링크함으로써 의해 인가하며, 신호 전하(signal charge)는 제 2 이진수 및 제 2 이진수의 각각의 두 디지트에 상응한다.
링크(link)된 변수의 로직 값에 대응하는 전하 캐리어의 수는 각 경우 바람직하게 회로 장치의 연산을 위해 제 1 메인 노드, 제 2 메인 노드 및 제 3 메인 노드에 인가된다. 연산 단계에서, 전자는 예를 들어 로직 값 1 에 대해서 인가되며, 로직 값 0 에 대해서는 어떠한 전자도 인가되지 않는다. 각 메인 노드에 저장된 변수의 로직 값에 의존하여, 노드에서 초과된 전하 캐리어의 존재이거나 메인 노드에서 초과 전하 캐리어의 비존재이다.
변수들 사이의 로직 링크는 기본 프로세스의 조합에 의해 형성된다. 이 경우, 제 1 기본 프로세스에서, 제 1 단일 전자 트랜지스터의 게이트 전극은 엑추에이팅 되어 제 2 메인 노드에 아직 어떠한 초과 전하 캐리어도 없는 경우 제 1 메인 노드에 위치한 초과 전하 캐리어는 제 2 메인 노드로 흐르며, 초과 전하 캐리어가 제 2 메인 노드에 있는 경우, 제 1 메인 노드에 위치한 초과 전하 캐리어는 제 1 단일 전자 트랜지스터의 터널 소자로 흐른다. 이어 제 1 단일 전자 트랜지스터의 게이트 전극은 엑추에이팅 되어 제 1 단일 전자 트랜지스터의 터널 소자에 위치한 초과 전하 캐리어는 제 1 메인 노드로 흐른다. 이어 제 2 공급 전압 접속부가 엑추에이팅 되어 제 2 메인 노드에 위치한 초과 전하 캐리어는 제 1 메인 노드에 신호 전하가 있는 경우에만 제 4 단일 전자 트랜지스터를 거쳐 흘러간다. 이 단계의 소자는 제 4 단일 전자 트랜지스터의 게이트 전극이 제 1 메인 노드에 연결된다는 사실을 이용한다. 제 1 기본 프로세스의 처음 두 단계의 소자는 제 1 단일 전자 트랜지스터에서 전위 장벽의 레벨이 제 2 메인 노드에서 작용하는 전하에 의존한다는 사실을 이용한다.
제 1 기본 프로세스은 제 1 메인 노드 및 제 2 메인 노드에 저장된 변수들이 합의 구조로 되게 한다.
제 2 메인 노드 및 제 3 메인 노드에 저장된 변수들의 합은 제 2 기본 프로세스에서 형성된다. 이는 제 1 기본 프로세스에 대해 아날로그 방식으로 행해지는데, 아직 제 3 메인 노드에 어떠한 초과 전하 캐리어도 없는 경우, 제 2 단일 전자 트랜지스터의 게이트 전극이 엑추에이팅 되어 제 2 메인 노드에 위치한 초과 전하 캐리어가 제 3 메인 노드로 흐르며, 제 3 메인 노드에 초과 전하 캐리어가 있는 경우, 제 2 메인 노드에 위치한 초과 전하 캐리어는 제 2 단일 전자 트랜지스터의 터널 소자로 흐른다.
이어 제 2 단일 전자 트랜지스터의 게이트 전극은 엑추에이팅 되어 제 2 단일 전자 트랜지스터의 터널 접합에 위치한 초과 전하 캐리어는 제 2 메인 노드로 흐른다. 이어 제 3 공급 전압 접속부는 엑추에이팅 되어 제 2 메인 노드에 초과 전하 캐리어가 있는 경우에만 제 3 메인 노드에 위치한 신호 전하는 제 4 단일 전자 트랜지스터를 거쳐 흘러간다.
제 2 메인 노드 및 제 3 메인 노드에 저장된 변수들의 합은 제 2 기본 프로세스에서 형성된다.
제 3 기본 프로세스에서, 신호 전하는 인접한 메인 노드들 사이에 위치한 단일 전자 트랜지스터의 엑추에이션에 의해 메인 노드로부터 자리 이동된다. 초과 전하 캐리어의 자리 이동은 제 1 메인 노드에서 제 2 메인 노드로, 제 2 메인 노드에서 제 3 메인 노드로 일어날 뿐만 아니라, 또한 제 3 메인 노드에서 인접한 회로 블럭의 제 1 메인 노드 또는 제 3 메인 노드에서 마지막 회로 블럭의 출력으로 일어난다.
제 1 이진수에 제 2 이진수를 곱하기 위해, 제 1 이진수의 디지트는 인접한 회로 블럭의 제 1 단일 전자 트랜지스터의 게이트 전극에 인가된다. 이어 제 2 이진수의 디지트는 제 2 이진수의 모든 디지트에 대해 연속적으로 제 1 공급 전압 접속부에 인가되어, 제 1 메인 노드에는 이진수에 대해 대응하는 디지트의 결과에 의존하는 전하의 양이 제공된다. 이어 제 1 기본 프로세스, 제 2 기본 프로세스 및 제 1 기본 프로세스는 디지트에 대해 다시 한번 실행된다. 그리고 나서, 제 3 기본 프로세스를 제 3 단일 전자 트랜지스터, 제 2 단일 전자 트랜지스터 및 제 1 단일 전자 트랜지스터에 얼마간 적용함으로써, 제 3 메인 노드에 위치한 신호 전하는 인접한 회로 블럭의 제 2 메인 노드로 자리 이동되며, 제 2 메인 노드에 위치한 신호 전하는 동일한 회로 블럭의 제 3 메인 노드로 자리 이동한다. 동시에, 마지막 회로 블럭에서 에 3 메인 노드에 위치한 신호 전하는 대응하는 이진 디지트에 대한 결과로서 마지막 회로 블럭의 출력으로 자리 이동된다.
이러한 프로세스에서, 제 1 메인 노드 및 제 2 메인 노드에서의 변수들의 합은 제 1 기본 프로세스를 실행함으로써 형성되며, 그 후 제 2 메인 노드 및 제 3 메인 노드에 저장된 변수들의 합이 형성된다. 제 1 기본 프로세스의 반복적 사용으로 제 1 메인 노드에 0 의 값이 제공된다. 그러는 동안, 각 경우 최대 값으로서 소정의 1 이 제 1 메인 노드, 제 2 메인 노드 및 제 3 메인 노드에 저장될 수 있다는 사실을 이용한다. 제 1 메인 노드 및 제 2 메인 노드의 합으로 제 1 메인 노드는 1 의 최대값 및 제 2 메인 노드는 0 이 되게 된다. 이어 제 2 메인 노드 및 제 3 메인 노드의 계속된 합은 제 2 메인 노드는 0 및 제 3 메인 노드는 1 의 최대값이 되게 한다. 제 1 메인 노드(1) 및 제 2 메인 노드(0)의 계속된 합은 제 1 메인 노드는 0 및 제 2 메인 노드는 1 이 되게 한다.
제 3 기본 프로세스를 제 3 단일 전자 트랜지스터에 적용함으로써, 제 3 메인 노드에 저장된 신호 전하는 인접한 회로 블럭의 제 1 메인 노드로 자리 이동되며, 제 1 기본 프로세스, 제 2 기본 프로세스 및 제 1 기본 프로세스를 실행한 후 0 을 포함한다. 제 3 메인 노드에는 0 이 제공된다. 제 3 기본 프로세스를 제 2 단일 전자 트랜지스터에 적용함으로써, 신호 전하는 제 2 메인 노드에서 제 3 메인 노드로 자리 이동되어, 제 2 메인 노드에는 0 이 제공된다. 제 3 기본 프로세스를 제 1 단일 전자 트랜지스터에 적용함으로써, 제 1 메인 노드, 제 2 메인 노드 및 제 3 메인 노드를 실행한 후에 제 3 메인 노드에 저장된, 제 1 메인 노드에 위치한 신호 전하는 제 2 메인 노드로 자리 이동한다. 이 연산 후, 제 1 메인 노드에는 0 이 제공된다.
다음 단계에서, 제 2 이진수의 다음 디지트에 대한 신호 전하는 제 1 메인 노드에 인가되며, 이 신호 전하는 제 2 이진수 및 제 1 이진수의 대응 디지트의 결과에 의존한다. 위 프로세스는 제 2 이진수의 모든 디지트에 대해 전술한 대로 실행된다. 제 2 이진수의 모든 디지트를 프로세싱한 후, 결과인 또다른 이진수가 제 3 단일 전자 트랜지스터, 제 2 단일 전자 트랜지스터 및 제 1 단일 전자 트랜지스터에 대한 블럭에서 실행된 제 2 기본 프로세스 및 제 3 기본 프로세스의 적용을 교대로 함으로써 연속적으로 출력으로 생성된다.
본 발명은 도면에 설명된 실시예를 참조하여 계속되는 명세서에서 보다 상세히 설명될 것이다.
회로 장치는 6 개의 단일 전자 트랜지스터를 가지며, 단일 전자 트랜지스터((ETi)(i = 1, 2, 3, 4, 5, 6))는 두개의 터널 접촉 (TKi1, TKi2)을 거쳐 접속부에 연결되며 게이트 전극(Gi)에 의해 용량적으로 영향을 받을 수 있는 터널 소자(Ti)를 가진다. 이 경우 제 1 단일 전자 트랜지스터(ET1), 제 2 단일 전자 트랜지스터(ET2) 및 제 3 단일 전자 트랜지스터(ET3)의 터널 접촉(TKi1, 2, (i = 1, 2, 3))은 각각 0.25 aF의 캐패시턴스를 가진다.
제 4 단일 전자 트랜지스터(ET4) 및 제 5 단일 전자 트랜지스터(ET5)의 제 1 터널 접촉(TKi1 (i = 4, 5))은 이 경우 각각 0.3 aF의 캐패시턴스를 가진다. 제 4 단일 전자 트랜지스터 및 제 5 단일 전자 트랜지스터의 제 2 터널 접촉(TKi2 (i = 4, 5))은 각각 0.1 aF의 캐패시턴스를 가진다. 제 6 단일 전자 트랜지스터(ET6)의 제 1 터널 접촉(TK61)은 0.4 aF의 캐패시턴스를 가지며, 제 6 단일 전자 트랜지스터(ET6)의 제 2 터널 접촉(TK62)은 0.1 aF의 캐패시턴스를 가진다. 제 1 단일 전자 트랜지스터(ET1), 제 2 단일 전자 트랜지스터(ET2) 및 제 3 단일 전자 트랜지스터 ET3 의 게이트 전극(Gi (i = 1, 2, 3))은 각각의 경우에 0.4 aF의 캐피시턴스를 가진다. 제 4 단일 전자 트랜지스터(ET4) 및 제 5 단일 전자 트랜지스터(ET5) 의 게이트 전극(G4, G5)은 각각의 경우에 0.2 aF의 캐패시턴스를 가진다. 제 6 단일 전자 트랜지스터(ET6)의 게이트 전극(G6)은 0.2 aF의 캐패시턴스를 가진다.
제 1 단일 전자 트랜지스터(ET1), 제 2 단일 전자 트랜지스터(ET2) 및 제 3 단일 전자 트랜지스터(ET3)는 제 1 메인 노드(H1)과 출력(A) 사이에 직렬로 연결된다. 이 경우 제 1 단일 전자 트랜지스터(ET1)는 제 1 메인 노드(H1)와 제 2 메인 노드(H2) 사이에 연결된다. 제 2 단일 전자 트랜지스터(ET2)는 제 2 메인 노드(H2) 와 제 3 메인 노드(H3) 사이에 연결된다. 제 3 단일 전자 트랜지스터 (ET3)는 제 3 메인 노드(H3)와 출력 사이에 연결된다.
제 4 단일 전자 트랜지스터(ET4)는 제 4 단일 전자 트랜지스터(ET4)의 게이트 전극(G4)이 제 1 메인 노드(H1)에 연결된 상태로 제 2 메인 노드(H2)와 제 1 공급 전압 접속부(V1) 사이에 연결된다. 제 2 메인 노드(H2)는 1 aF의 캐패시턴스를 갖는 제 2 캐패시터(K2)를 겨쳐 제 2 공급 전압 접속부(V2)에 연결된다.
제 5 단일 전자 트랜지스터(ET5)는 제 5 단일 전자 트랜지스터(ET5)의 게이트 전극(G5)이 제 2 메인 노드(H2)에 연결된 상태로 제 3 메인 노드(H3)와 제 1 공급 전압 접속부(V1) 사이에 연결된다. 제 3 메인 노드(H3)는 1 aF의 캐패시턴스를 갖는 제 3 캐패시터(K3)를 겨쳐 제 3 공급 전압 접속부(V3)에 연결된다.
제 1 메인 노드(H1)는 0.8 aF의 캐패시턴스를 갖는 제 1 캐패시터(K1)를 거쳐서 제 4 공급 전압 결선(V4)에 연결된다.
제 6 단일 전자 트랜지스터(ET6)는 제 6 단일 전자 트랜지스터(ET6)의 게이트 전극(G6)이 0.2 aF의 캐패시턴스를 갖는 제 4 캐패시터(K4)를 거쳐 제 1 공급 전압 접속부(V1)에 연결된 상태로 제 1 메인 노드(H1)와 제 5 공급 전압 접속부(V5) 사이에 연결된다.
제 4 단일 전자 트랜지스터(ET4)의 게이트 전극(G4)은 제 1 메인 노드(H1)에 연결되고, 제 5 단일 전자 트랜지스터(ET5)의 게이트 전극(G5)은 제 2 메인 노드(H2)에 연결되기 때문에, 제 4 단일 전자 트랜지스터(ET4)와 제 5 단일 전자 트랜지스터(ET5)의 도전율은 각각 교대로 로직 값에 결부되는 제 1 메인 노드(H1)와 제 2 메인 노드(H2)에 위치한 전하의 총량에 각각 의존한다. 따라서, 이 회로 장치는 결부된 전하의 총량이 제 1 메인 노드(H1), 제 2 메인 노드(H2) 및 제 3 메인 노드(H3)에 저장되어진 값들 사이에 링크를 생성하게 한다.
더욱이, 로직 값에 부합하는 전하의 양은 제 4 캐패시터(K4)와 제 6 단일 전자 트랜지스터(ET6)의 게이트 전극(G6) 사이에 저장되어 질 수 있으며, 이 전하의 양은 제 6 단일 전자 트랜지스터(ET6)의 도전율에 영향을 미친다. 이런 식으로, 제 1 메인 노드(H1)는 게이트 전극(G6)에 저장되는 변수에 대한 함수로서 충전될 수 있다.
제 1 캐패시터(K1) 및/또는 제 4 캐패시터(K4)는 택일적으로 캐패시턴스, 특히, 단일 전자 소자, 단일 전자 트랜지스터, 또는 언급된 전체 캐패시턴스를 가진 복합 회로의 형식일 수 있다.
회로 장치는 세 개의 회로 블럭(SBj (j = 1, 2, 3))을 가지며, 각각은 도 1 에 관해 설명된 회로 장치와 유사한 방식으로 구성된다(도 2 를 보라). 각각의 회로 블럭(SBj)은 6 개의 단일 전자 트랜지스터(ETij ( i 는 1 내지 6, j 는 1 내지 3))를 가지며, 도 1 에 보여진 것과 일치하는 방법으로 연결된다. 도 1 과 유사하게 각각의 단일 전자 트랜지스터들(ETij (i =1 내지 6, j는 1내지 3))은 터널 소자(Tij), 터널 접촉(TKikj) 및 게이트 전극(Gij ( i 는 1내지 6, j는 1내지 3, k = 1,2 ))을 가진다.
제 1 단일 전자 트랜지스터(ET1j), 제 2 단일 전자 트랜지스터 (ET2j) 및 제 3 단일 전자 트랜지스터(ET3j)는 제 1 메인 노드(H1j)와 출력(Aj)사이의 제 2 메인 노드(H2j) 및 제 3 메인 노드(H3j)를 겨쳐서 연결된다. 회로 블럭(SBj)의 출력(Aj)은 이 경우 인접 회로 블럭(SBj+1 (j = 1, 2))의 제 1 메인 노드(H1j+1)에 연결된다. 제 3 회로 블럭(SB3)의 출력(A3)은 회로 장치의 출력을 형성한다.
각각의 경우에 제 1 단일 전자 트랜지스터(ET1j)의 게이트 전극(G1j)은 제 1 제어 전압 접속부(ST1)에 연결된다. 제 2 단일 전자 트랜지스터(ET2j)의 게이트 전극(G2j)은 각각의 경우 제 2 제어 전압 접속부(ST2)에 연결된다. 제 3 단일 전자 트랜지스터(ET3j)의 게이트 전극(G3j)은 각각의 경우 제 3 제어 전압 접속부 ST3 에 연결된다. 제 1 메인 노드(H1j)는 각각의 경우 제 1 캐패시터(K1j)를 거쳐 제 4 공급 전압 접속부(VS4)에 연결된다. 제 2 메인 노드(H2j)는 각각의 경우 제 2 캐패시터(K2j)를 거쳐 제 2 공급 전압 접속부(VS2)에 연결된다. 제 3 메인 노드(H3j)는 각각의 경우 제 1 캐패시터(K1j)를 거쳐 제 4 공급 전압 접속부(VS4)에 연결된다. 제 4 단일 전자 트랜지스터(ET4j)의 게이트 전극(G4j)은 각각의 경우 제 1 메인 노드 (H1j)에 연결된다. 제 5 단일 전자 트랜지스터(ET5j)의 게이트 전극(G5j)은 각각의 경우 제 2 메인 노드(H2j)에 연결된다. 제 4 단일 전자 트랜지스터(ET4j)는 각각의 경우 제 2 메인 노드(H2j)와 제 1 공급 전압 접속부(VS1) 사이에 연결된다. 제 5 단일 전자 트랜지스터 (ET5j)는 각각의 경우 제 3 메인 노드(H3j)와 제 1 공급 전압 접속부(VS1) 사이에 연결된다.
제 6 단일 전자 트랜지스터(ET6j)는 각각의 경우 제 1 메인 노드(H1j)와 제 5 공급 전압 접속부(VS5) 사이에 연결된다. 제 6 단일 전자 트랜지스터(ET6j)는 각각의 경우 제 4 캐패시터(K4j)를 겨쳐서 제 1 공급 전압 접속부(VS1)에 연결된다.
제 3 회로 블럭(SB3)의 출력(A3)은 제 1 공급 전압 접속부(VS1)에 연결된다.
제 3 회로 블럭(SB3)의 제 3 단일 전자 트랜지스터(ET33)의 제 2 터널 접촉 (TK323)을 제외하면, 모든 특성의 전기적 디멘존 도 1 에서의 그것과 일치한다. 제 2 터널 접촉(TK323)의 캐패시턴스는 0.2 aF이다.(도 2를 보라).
도 2 에 관해 설명된 회로 장치는 두 개의 3 디지트 이진수의 곱셈에 적합하다. 두개의 3 디지트 이진수의 곱셈의 예는 도 3a 내지 3p를 참조하여 다음 본문에서 설명될 것이다. 이 경우 "전하 캐리어" 라는 용어는 과잉 전하 캐리어로 사용된다.
제 1 이진수의 디지트들은 값 1 또는 0 과 일치하는 신호 전하의 형태로 제 6 단일 전자 트랜지스터 (ET6)의 게이트 전극(G6j)에 적용된다. 값 0 이 게이트 전극(G6j)에 어떤 전자 작용이 없는 것에 반해, 값 1 에 대해서, 전자는 게이트 전극(G6j)에 작용한다. 제 2 이진수의 디지트에 의한 곱셈은 제 5 공급 전압 접속부(VS5)를 0 또는 1의 대응하는 디지트의 값과 일치하는 전압에 인가함으로써 일어난다. 제 2 이진수에서 다양한 디지트들은 상기 방법의 프로세스 동안 연속적으로 고려되어 진다. 만일 제 2 이진수 숫자가 값 1 을 갖고 제 1 이진수 숫자의 값 1 이 게이트 전극(G6j)에 작용한다면 전압은 제 6 단일 전자 트랜지스터(ET6j)를 거쳐 제 1 메인 노드(H1j)로 전자가 흐르는 그러한 크기이다. 제 2 이진수 디지트가 값 0 을 가질 때, 전압은 제 6 단일 전자 트랜지스터(ET6j)를 거쳐 제 1 메인 노드(H1j) 로 어떤 전자도 흐르지 않는 그러한 크기이다.
다음 스텝의 조합은 곱셈을 위해서 요구된다.
1. 제 2 이진수의 디지트에 의한 제 1 이진수의 디지트의 곱셈.
2. 제 1 메인 노드(H1j)와 제 2 메인 노드(H2j)에 저장된 값들의 합.
3. 제 2 메인 노드(H2j)와 제 3 메인 노드(H3j)에 저장된 값들의 합.
4. 제 1 메인 노드(H1j)로부터 제 2 메인 노드(H2j)로의 값의 자리 이동.
5. 중간에 배열된 단일 전자 트랜지스터(ET1j, ET2j, ET3j)를 거쳐 메인 노드(H1j, H2j, H3j)로부터 인접한 메모리 노드(H2j, H3j, H1j+1)로의 값의 자리 이동.
제 1 스텝에서, 연산(01)은 제 2 이진수의 숫자에 값 0 을 곱하기 위해 수행되며, 연산(02)은 제 2 이진수의 숫자에 값 1 을 곱하는 것을 수행하기 위해 수행된다.
상세한 설명에서 제 1 기본 프로세스로 또한 언급된 제 2 스텝은 세개의 연산(03, 04 및 05)을 포함한다. 연산(03)에서, 만일 어떤 전하 캐리어도 제 2 메인 노드(H2j)에 아직 없다면, 제 1 메인 노드(H1j)에 있는 전하 캐리어는 제 2 메인 노드(H2j)로 흐른다. 만일 제 2 메인 노드(H2j)에 전하 캐리어가 있다면, 연산(03)동안 제 1 메인 노드(H1j)에 있는 전하 캐리어는 제 1 단일 전자 트랜지스터(ET1j)의 터널 소자(T1j)로 흐른다.
연산(04)에서, 제 1 단일 전자 트랜지스터(ET1j)의 터널 소자(T1j)에 있는 전하 캐리어는 제 1 메인 노드(H1j)로 흐른다.
연산(05)에서, 만일 제 1 메인 노드(H1j)에 전하 캐리어가 있다면, 제 2 메인 노드(H2j)에 있는 전하 캐리어는 제 4 단일 전자 트랜지스터(ET4j)를 거쳐 흘러간다.
본 출원에서 제 2 기본 프로세스로 또한 언급된 제 3 스텝은 마찬가지로 세개의 연산(06, 07, 08)을 요구한다.
연산(06)에서, 제 2 메인 노드(H2j)에 있는 전하 캐리어는 어떤 전하 캐리어도 아직 제 3 메인 노드(H3j)에 없다면, 제 3 메인 노드(H3j)로, 제 3 메인 노드(H3j)에 전하 캐리어가 있다면, 제 2 단일 전자 트랜지스터(ET2j)의 터널 소자(T2j)로 흐른다.
연산(07)에서, 전하 캐리어는 제 2 단일 전자 트랜지스터(ET2j)의 터널 소자(T2j)로 부터 제 2 메인 노드(H2j)로 흐른다.
연산(08)에서, 제 2 메인 노드(H2j)에 전하 캐리어가 있다면, 제 3 메인 노드(H3j)에 있는 전하 캐리어는 제 5 단일 전자 트랜지스터(ET5j)를 거쳐 흘러 간다.
제 4 스텝에서, 제 1 메인 노드(H1j)에 있는 전하 캐리어는 연산(09)에서 제 2 메인 노드(H2j)로 자리 이동된다. 값 0 이 두 개의 메인 노드 중 하나에 저장되어 있기 때문에, 이것은 제 1 기본 프로세스의 사용과 일치한다.
본 출원의 제 3 기본 프로세스로서 또한 언급된 제 5 스텝은 제 3 단일 전자 트랜지스터(ET3j)에 대한 제 3 기본 프로세스의 적용, 제 2 단일 전자 트랜지스터(ET2j)에 대한 제 3 기본 프로세스의 적용 및 제 1 단일 전자 트랜지스터(ET1j)에 대한 제 3 기본 프로세스의 적용과 일치하는 세 개의 가능한 연산(010, 011, 012)를 포함한다.
연산(010)에서, 전하 캐리어는 제 3 메인 노드(H3j)로 부터 인접한 회로 블럭(SBj+1 ( j=1, 2 ))로 또는 제 3 회로 블럭(SB3)의 출력(A)으로 자리 이동 되어진다.
연산(011)에서, 전하 캐리어는 제 2 메인 노드(H2j)로 부터 제 3 메인 노드(H3j)로 자리 이동 되어진다.
연산(012)에서, 전하 캐리어는 제 1 메인 노드(H1j)에서 제2 메인 노드(H2j)로 자리 이동 되어진다.
n = 1 내지 12 까지 연산이 실행되기 위해, 공급 전압 접속부(VS1,VS2, VS3, VS4, VS5) 및 제어 전압 접속부(SF1, ST2, ST3)는 각각 그들에 적용되는 표 1 에 보여진 전압 레벨을 갖는다.
도 3a 내지 3p는 상기 방법의 설명을 위해 중요한 참조 기호를 각각 도시한다. 도 3a 내지 3b에서 x 는 전자가 저장된 장소를 의미한다.
제 1 이진수 110 에 제 2 이진수 111 을 곱하기 위해, 제 1 이진수의 한 디지트에 대응하는 신호 전하는 각각의 경우 제 6 단일 전자 트랜지스터(ET6j)의 게이트 전극 G6j)에 인가된다. 값 1 에 대응하는 전자는 게이트 전극 G61 에 인가되고, 값 1 에 대응하는 전자는 게이트 전극 G62 에 적용되며, 값 0 에 대응해서는 어떤 전자도 게이트 전극 G63 에 적용되지 않는다 ( 도 3a 를 보라).
값 1 을 가지는 제 2 이진수의 첫 번째 디지트에 의한 곱셈을 이제 시작한다. 이 곱셈은 연산(02)을 사용함으로써 실행된다. 이것은 각각의 경우 제 1 메인 노드(H11) 및 제 1 메인 노드(H12)로 전자가 지나가게 된다.
제 1 기본 프로세스(03, 04, 05), 제 2 기본 프로세스(06, 07, 08) 및 연산(09)의 연속적 사용에 의해, 전자는 제 1 메인 노드(H11)로 부터 제 3 메인 노드(H31) 및 제 1 메인 노드(H12)로 부터 제 3 메인 노드(H32)로 지나간다(도 3c 를 보라).
연산(010, 011, 012)의 사용에 의해 어떤 전자는 제 3 메인 노드(H31)로 부터 제 2 메인 노드(H22)로 자리 이동되며, 어떤 전자는 제 3 메인 노드(H32)로 부터 제 2 메인 노드(H23)으로 자리 이동된다. 동시에 상기 프로세스는 출력 A3 를 거쳐서 어떤 전하가 흐르고 있는지를 검출한다. 결국 20의 의미를 갖는 디지트의 값 0 에 대응해서는, 출력 A3 를 거쳐 어떤 전류도 흐르지 않는다 (도 3을 보라).
연산(02)의 사용에 의해, 제 6 단일 전자 트랜지스터(ET6j)의 게이트 전극 G6j)에 저장된 제 1 이진수의 디지트에 각각의 경우 제 2 이진수의 두 번째 디지트가 곱해지며, 그 값은 1 을 갖는다. 그 결과로, 각 경우 전자는 제 1 메인 노드(H11) 및 제 2 메인 노드(H12)로 지나가게 되어진다 ( 도 3e 를 보라).
제 1 기본 프로세스(연산 03, 04, 05), 제 2 기본 프로세스(연산 06, 07, 08) 및 연산(09)의 사용으로 전자가 제 3 메인 노드(H31, 제 2 메인 노드(H22 및 제 3 메인 노드(H33)에 각각의 경우 저장 되어지는, 도 3f 에서 보여지는 상황으로 된다.
연산(010, 011, 012)을 실행한 후, 어떤 전자는 제 2 메인 노드(H22)에, 어떤 전자는 제 3 메인 노드(H33)에 위치한다. 결국 21의 의미를 갖는 디지트에 대응하여 전자는 출력(A3)을 거쳐서 전자는 흐른다 (도 3g 를 보라).
연산(02)의 사용으로 제 1 이진수의 디지트에 각각의 경우 제 2 이진수의 세 번째 자리 디지트가 곱해지며, 그 값은 1 을 갖는다. 결론적으로, 전자는 각각의 경우 제 1 메인 노드(H11), 제 1 메인 노드(H12), 제 2 메인 노드(H22 및 제 3 메인 노드(H32)에 위치한다 (도 3h 를 보라).
제 1 기본 프로세스과 제 2 기본 프로세스(연산 03, 04, 05, 06, 07, 08) 및 연산(09)의 사용으로 전자는 각각의 경우 제 3 메인 노드H31, 제 2 메인 노드(H32 및 제 3 메인 노드(H32)에 위치하게 된다(도 3i 를 보라).
연산(010, 011, 012)의 사용으로 전자는 각각의 경우 제 2 메인 노드(H22), 제 3 메인 노드(H32) 및 제 2 메인 노드(H23)에 위치한다(도 3j를 보라). 이 프로세스 동안 어떤 전자도 결국 22의 의미를 가진 디지트의 값 0 에 대응하여, 출력(A3)을 거쳐서 흐르지 않는다.
제 2 기본 프로세스 (연산 06, 07, 08)의 사용으로 전자는 각각의 경우 제 2 메인 노드(H22) 및 제 3 메인 노드(H33)에 위치하게 된다(도 3k 를 보라).
연산(010, 011, 012)의 사용으로 전자는 제 3 메인 노드(H32)에 위치하게 된다. 동시에, 전자는 결국 23의 의미를 가진 디지트의 값 1 에 대응하여, 출력(A3)를 거쳐 흐른다(도 3l을 보라).
제 2 기본 프로세스(06, 07, 08)의 사용으로 전자는 제 3 메인 노드(H32)에 위치하게 된다(도 3m 을 보라).
연산(010, 011, 012)의 사용으로 전자는 제 2 메인 노드(H23)에 위치하게 된다. 동시에, 어떤 전자도 결국 24의 의미를 가진 디지트의 값 0 에 대응하여 출력(A3)을 거쳐 흐르지 않는다(도 3n 을 보라).
이어, 제 2 기본 프로세스 (연산 06,07,08)가 실행되고, 전자는 제 3 메인 노드(H33)에 위치한다(도 3o를 보라). 연산(010, 011, 012)의 사용으로 전자는 결국 25의 의미를 갖는 디지트의 값 1 에 대응하여, 출력(A3)을 거쳐 전자는 흐른게 된다. 따라서, 곱셈의 결과는 101010 이다.
본 발명은 다양한 응용이 가능하다. 특히, 제 4 캐패시터(K4j)는 단일 전자 소자 또는 단일 전자 트랜지스터 같은 더 복잡한 회로로 대체될 수 있다.
제 3 단일 전자 트랜지스터(ET33)를 거쳐 흐르는 전류이 양을 측정함으로써 결과를 검출하는 프로세스는 다양한 방법으로 실행될 수 있다. 결과에 대응하는 신호 전하는 시프트 레지스터(shift register)에 정보가 입력되거나 또는 게이트 전극이 제 3 메인 노드(H33)에 연결된, 전위계 증폭기로 사용되는 단일 전자 트랜지스터의 도움으로 판독되어질 수 있다. 출력(A3)이 제 1 공급 전압(VS1)에 연결되는 것은 절대적으로 필요한 것은 아니다.
상기 방법은 언급된 값과 상이한 전압으로 또한 실행될 수 있다. 특히, 더 복잡한 회로는 제 6 단일 전자 트랜지스터(ET6j)의 접속부의 전하의 양을 제공할 수 있으며, 전하의 총량은 제 2 이진수의 디지트에 대응하는 값에 의존한다.
Claims (8)
- 단일 전자 소자를 포함하는 회로 장치에 있어서,제 1 단일 전자 트랜지스터, 제 2 단일 전자 트랜지스터, 제 3 단일 전자 트랜지스터, 제 4 단일 전자 트랜지스터 및 제 5 단일 전자 트랜지스터를 포함한 회로 블럭이 제공되며,상기 제 1 단일 전자 트랜지스터는 제 1 메인 노드와 제 2 메인 노드 사이에 연결되며, 상기 제 2 단일 전자 트랜지스터는 상기 제 2 메인 노드와 제 3 메인 노드 사이에 연결되며, 상기 제 3 단일 전자 트랜지스터는 상기 제 3 메인 노드와 출력 사이에 연결되며,상기 제 4 단일 전자 트랜지스터는 상기 제 2 메인 노드와 제 1 공급 전압 접속부 사이에 연결되며, 상기 제 5 단일 전자 트랜지스터는 상기 제 3 메인 노드와 상기 제 1 공급 전압 접속부 사이에 연결되며,상기 제 2 메인 노드는 용량적으로 제 2 공급 전압 접속부에 연결되며, 상기 제 3 메인 노드는 용량적으로 제 3 공급 전압 접속부에 연결되며,상기 제 1 단일 전자 트랜지스터의 게이트 전극은 제 1 제어 전압 접속부에 연결되며, 상기 제 2 단일 전자 트랜지스터의 게이트 전극은 제 2 제어 전압 접속부에 연결되며, 상기 제 3 단일 전자 트랜지스터의 게이트 전극은 제 3 제어 전압 접속부에 연결되며,상기 제 4 단일 전자 트랜지스터의 게이트 전극은 상기 제 1 메인 노드에 연결되며, 상기 제 5 단일 전자 트랜지스터의 게이트 전극은 상기 제2 메인 노드에 연결되며,상기 제 1 메인 노드는 제 4 공급 전압 접속부에 용량적으로 연결되며, 상기 제 1 메인 노드는 용량성 소자를 거쳐 상기 제 5 공급 전압 접속부에 연결되는데, 상기 제 5 공급 전압 접속부는 상기 제 1 공급 전압 접속부와 상이한 것을 특징으로 하는 회로 장치.
- 제 1 항에 있어서, 상기 제 2 메인 노드 및 상기 제 3 메인 노드는 캐패시터를 거쳐 상기 제 2 공급 전압 접속부 및 상기 제 3 공급 전압 접속부에 각각 연결되는 것을 특징으로 하는 회로 장치.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 메인 노드 및 상기 제 5 공급 전압 접속부 사이에 연결되는 제 6 단일 전자 트랜지스터가 제공되는 것을 특징으로 하는 회로 장치.
- 제 3 항에 있어서, 상기 제 6 단일 전자 트랜지스터의 게이트 전극은 용량적으로 상기 제 1 공급 전압에 연결되는 것을 특징으로 하는 회로 장치.
- 제 4 항에 있어서,상기 제 6 단일 전자 트랜지스터의 상기 게이트 전극은 캐패시터를 거쳐 상기 제 1 공급 전압 접속기로 연결되며,상기 제 1 메인 노드는 캐패시터를 거쳐 상기 제 4 공급 전압 접속부로 연결되는 것을 특징으로 하는 회로 장치.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 제 1 회로 블럭과 동일한 방식으로 구성되며 직렬로 연결된 복수의 회로 블럭이 제공되며, 상기 회로 블럭 중 하나의 출력이 인접한 회로 블럭의 상기 제 1 메인 노드에 연결되는 것을 특징으로 하는 회로 장치.
- 제 1 항 내지 제 6 항 중 어느 한 항에 따른 회로 장치를 작동하기 위한 방법에 있어서,초과 전하 캐리어는 변수의 로직 값에 대한 함수로서 상기 제 1 메인 노드, 상기 제 2 메인 노드 및 상기 제 3 메인 노드에 인가되며,상기 로직 값은 기본 프로세스의 조합에 의해 논리적으로 링크되며,제 1 기본 프로세스에서, 상기 제 2 메인 노드에 초과 전하 캐리어가 없는 경우 상기 제 1 메인 노드에 위치한 초과 전하 캐리어는 상기 제 2 메인 노드로 흐르며, 상기 제 2 메인 노드에 초과 전하 캐리어가 없는 경우 상기 제 1 메인 노드에 위치한 초과 전하 캐리어는 상기 제 1 단일 전자 트랜지스터의 터널 소자로 흐르며,상기 제 1 단일 전자 트랜지스터의 터널 접합에 위치한 초과 전하 캐리어는 상기 제 1 메인 노드로 흐르며,상기 제 1 메인 노드에 초과 전하 캐리어가 있을 경우 상기 제 2 메인 노드에 위치한 전하 캐리어는 상기 제 4 단일 전자 트랜지스터를 거쳐 흘러가며,제 2 기본 프로세스에서, 상기 제 3 메인 노드에 전하 캐리어가 없는 경우 상기 제 2 메인 노드에 위치한 초과 전하 캐리어는 상기 제 3 메인 노드로 흐르며, 상기 제 3 메인 노드에 전하 캐리어가 있는 경우 상기 제 2 메인 노드에 위치한 초과 전하 캐리어는 상기 제 2 단일 전자 트랜지스터의 터널 소자로 흐르며,제 2 단일 전자 트랜지스터의 터널 소자에 위치한 초과 전하 캐리어는 상기 제 2 메인 노드로 흐르며,초과 전하 캐리어가 상기 제 2 메인 노드에 있는 경우 상기 제 3 메인 노드에 위치한 초과 전하 캐리어는 상기 제 5 단일 전자 트랜지스터를 거쳐 흘러가며,제 3 기본 프로세스에서, 초과 전하 캐리어는 인접한 메인 노드 사이에 위치한 단일 전자 트랜지스터의 엑추에이션에 의해 한 메인 노드에서 인접한 메인 노드로 자리 이동되는 것을 특징으로 하는 방법.
- 제 3 항 및 제 6 항과 관련한 제 7 항에 있어서,제 1 이진수의 디지트는 제 1 이진수에 제 2 이진수를 곱하기 위해 상기 인접한 회로 블럭의 상기 제 6 단일 전자 트랜지스터의 상기 게이트 전극에 인가되며,제 2 이진수의 디지트는 상기 제 2 이진수의 모든 디지트에 대해 상기 제 1 공급 전압 접속부로 연속적으로 인가되어, 상기 제 1 메인 노드에는 상기 이진수의 상기 대응하는 디지트의 결과에 의존하는 다수의 전하가 제공되며, 상기 제 1 기본 프로세스, 상기 제 2 기본 프로세스 및 상기 제 1 기본 프로세스가 실행되며, 이어 상기 제 3 기본 프로세스를 적용함으로써, 상기 제 3 메인 노드에 위치한 초과 전하 캐리어는 인접한 회로 블럭으로 자리 이동되며, 상기 제 2 메인 노드에 위치한 초과 전하 캐리어는 상기 동일한 회로 블럭의 상기 제 3 메인 노드로 자리 이동되며, 마지막 회로 블럭의 제 3 메인 노드에 위치한 초과 전하 캐리어는 상기 마지막 회로 블럭의 상기 출력으로 자리 이동되며,상기 결과의 상기 또다른 이진 디지트가 상기 제 2 기본 프로세스 및 상기 제 3 기본 프로세스를 교대로 사용함으로써 연속하여 출력으로 생성되는 것을 특징으로 하는 방법.
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