JPH0785779A

JPH0785779A - 電界放出素子アレイの製造方法

Info

Publication number: JPH0785779A
Application number: JP25091793A
Authority: JP
Inventors: Hisataka Ochiai; 久隆落合; Shigeo Ito; 茂生伊藤; Teruo Watanabe; 照男渡辺; Kazuyoshi Otsu; 和佳大津; Masateru Taniguchi; 昌照谷口
Original assignee: Futaba Corp
Current assignee: Futaba Corp
Priority date: 1993-09-14
Filing date: 1993-09-14
Publication date: 1995-03-31
Anticipated expiration: 2014-08-25
Also published as: JP2940360B2

Abstract

(57)【要約】【目的】電界放出カソードアレイの製造方法を提供す
る。【構成】少なくともガラス基板１００、薄膜導体層１
０１、抵抗層１０２、絶縁層１０３、ゲート電極層１０
４を積層した基板の上面をフォトレジストを塗布して、
フォトリソグラフィーによりレジストをパターニングし
て、レジスト島１２０を残す。次に、この上から剥離層
（Ｎｉ）１２１、ＲＩＥ用のマスク層（Ａｌ）１２２を
蒸着した後、レジスト層１１１をレジスト剥離液に浸す
ことにより除去して、開口部１２３を形成する。開口部
１２３から異方性エッチングによって絶縁層及びゲート
電極層と異方性エッチングし、その後わずかにＢＨＦに
よって等方性エッチングすることによってホール１２４
を形成する。次に、エミッタ材料を蒸着することによっ
てコーン状のエミッタ１１５を抵抗層の上面に形成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコールドカソードとして
知られている電界放出カソードに係るものであり、特に
所定の大きさの基板上に多数の電界放出素子アレイを形
成する際に有用な製造方法に関するものである。

【０００２】

【従来の技術】金属または半導体表面の印加電界を１０
⁹ ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出（Field Emission）と呼
び、このような原理で電子を放出するカソードを電界放
出カソード（Field Emission Cathode）（以下、ＦＥＣ
という）と呼んでいる。近年、半導体加工技術を駆使し
て、ミクロンサイズの電界放出カソードからなる面放出
型の電界放出カソードを作製することが可能となってお
り、電界放出カソードを基板上に多数個形成したもの
は、その各エミッタから放出された電子を蛍光面に照射
することによってフラットな表示装置や各種の電子装置
を構成する素子として期待されている。

【０００３】このような電界放出素子の製造方法の１つ
はスピントの開発した回転斜め蒸着方法（米国特許３７
８９４７１号明細書）であり、他の方法としてはシリコ
ン単結晶板の選択エッチング法に基づくものがある。前
者は陰極チップ材料をほぼ自由に選択できるという特徴
があり、後者は現在の半導体微細加工がそのまま適用で
きるという特徴を有する。

【０００４】以下、スピント（SPINDT）法に対応するＦ
ＥＣの製造方法（特開平１−１５４４２６号公報）を図
２を参照して説明する。まず、図２（ａ）に示すよう
に、ガラス等の基板１００の上にカソード電極となる薄
膜導体層１０１が蒸着により形成されており、さらにそ
の上に不純物をドープしたＳｉを成膜して抵抗層１０２
を形成し、さらにＳｉＯ₂ によって絶縁層１０３が形成
されている。そして、その上にゲート電極層１０４とな
るＮｂが蒸着される。上記の積層基板は最表面であるゲ
ート電極層１０４上にフォトレジスト層１１１を塗布し
た後、マスク１１２をかけてフォトリソグラフィー法に
てレジストのパターニングを行う。その結果、同図
（ｂ）に示されているように、フォトレジスト層１１１
に開口パターンが形成される。この開口の直径は約１μ
ｍである。

【０００５】次に、ＳＦ₆ 等のガスを用いて、レジスト
が塗布されている方向から反応性イオンエッチング（Ｒ
ＩＥ）にて異方向エッチングすることにより、ゲート電
極層１０４にレジストパターンと同様な開口を作製す
る。次に、この積層基板をバッファード弗酸（ＢＨＦ）
等のエッチング液に浸し、、絶縁層１０３の部分を等方
性エッチングすることにより、ホール１１４を形成する
（Ｃ）。そして、同図（ｆ）に示されているように、積
層基板Ｐ全体を軸Ｑで支持し、この軸Ｑを回転させなが
ら下方から剥離層１０５であるＡｌの斜め蒸着を行う。
このように斜め蒸着を行うと、Ａｌはホール１１４の中
には蒸着されずに、ゲート電極層１０４の表面にのみ選
択的に剥離層１０５を作製することができる。

【０００６】次に、このような基板のホール１１４側に
エミッタ材料であるＭｏを正蒸着によって堆積させる
と、同図（ｄ）に示すように蒸着したＭｏがホール１１
４底辺にも蒸着堆積すると同時に、剥離層１０５の上に
エミッタ材料層１０６が堆積する。そして、この剥離層
１０５の上に堆積するＭｏによって開口部が閉鎖される
と同時に、抵抗層１０２の上にコーン状のエミッタ１１
５が形成される。この後、剥離層の溶解液であるリン酸
中に基板を浸すことにより、ゲート電極層１０４上の剥
離層、及びエミッタ材料層１０６を除去する。その結
果、同図（ｅ）に示すような形状のＦＥＣが得られる。

【０００７】この図に示すように、スピント法で作製し
たＦＥＣはコーン状のエミッタ１１５とゲート電極層１
０４との距離をサブミクロンとすることができるため、
エミッタ１１５とゲート電極層１０４間に僅か数十ボル
トの電圧を印加することにより、エミッタ１１５から電
子を放出させることができるようになる。したがって、
図３に示すように、上記のＦＥＣがアレイ状に多数個形
成されている基板の上方に蛍光材料が付着されているア
ノード基板１１６を配置し、電圧Ｖ_GF、Ｖ_A を印加する
と放出された電子によって蛍光材を発光させることがで
き、表示装置とすることができる。

【０００８】

【発明が解決しようとする課題】ところで、上記したよ
うな電界放出カソード素子の構造は、例えば１枚の表示
板に対して１マイクロ間隔で数千万個のコーン状エミッ
タを形成する必要があるが、剥離層を形成するために図
２（ｆ）に示すたように蒸着用の加熱槽Ｋに対して上記
したような積層基板Ｐを斜め方向に配置し、この積層基
板Ｐを回転しながらＡｌあるいはＮｉを蒸着し、剥離層
を形成している。しかし、この斜め蒸着は基板と加熱槽
の間の距離が基板の各部で異なるため、均一な厚みの蒸
着を行うことが極めて困難であり、膜厚、膜質、剥離層
の張り出し等が基板の中央部と端で異なったものにな
る。したがって、その後Ｍｏ等を蒸着してコーン状のエ
ミッタを形成する際に、各エミッタの形状、大きさが不
均一となり、例えば表示装置に適応する際に、表示ムラ
が発生するという問題が生じる。

【０００９】また、斜め蒸着は正蒸着に比較して付着力
が弱くなり、エミッタを形成する蒸着途中でエミッタ層
内部の応力によって剥離層からの剥離が発生し、正常な
エミッタの形成を阻害するという問題が生じる。また、
上記方法はウエットエッチングによって絶縁層にエミッ
タを形成する空間部を作製しているが、このウエットエ
ッチングによって、ゲート電極層の張り出しが大きくな
るという問題がある。特に、３極管構造のＦＥＣを上記
したような製造方法によって製造すると、図２（ｇ）に
示すように従来のゲート電極層１０４の上にもう１つ絶
縁層１０７を設け、その上に第２のゲート電極１０８を
積層して前記した製造工程によってコーン状のエミッタ
１１５を形成することになるが、この場合は絶縁層１０
３に到るまでの時間が長くなるため、絶縁層およびゲー
ト電極をエッチングしてホール１１４を形成するウエッ
トエッチングの時間が長くなる。すると、このエッチン
グによってホール１１４の横方向のエッチングも広くな
り、特に第２のゲート電極１０８の張り出し（ｔ）が長
くなる。

【００１０】ところで、この第２のゲート電極１０８は
エミッタから引き出された電子を集束させるための役割
があり、エミッタ電極に近い電圧が印加されるが、この
張り出しが長くなると第２のゲート電極１０８と第１の
ゲート電極１０４間の電位差による静電吸引力によって
第２のゲート電極１０８がエミッタ側に垂れ下がり、電
界放出特性を劣化させるばかりか、機械的にも第２のゲ
ート電極１０８の強度が低下し、僅かなショック（振
動）によって第２のゲート電極１０８の先端部が垂れ下
がり安定性の上で種々の問題が生じる恐れがある。

【００１１】

【課題を解決するための手段】本発明は、上記したよう
な問題点を解消するためになされたものであって、少な
くとも基板上にカソード層と、抵抗層、絶縁層、ゲート
電極層を順次成膜した積層基板に対して、上記積層基板
の表面にレジスト層を形成し、このレジスト層の表面を
モノクロベンゼンによって表面硬化処理した後、フォト
リソグラフィー法にて所定のマスクパターンを形成する
第１の工程と、このフォトリソグラフィー法により得ら
れたレジストパターンの上方より、剥離層とマスク層を
順次蒸着により成膜した後、レジスト剥離液の中に基板
を浸し、剥離層とマスク層の一部をレジスト層から除去
する第２の工程と、マスク層でマスクされていない絶縁
層部分を反応性イオンエッチング（ＲＩＥ）により異方
性エッチングを行い、ホール形成する第３の工程と、上
記工程で形成されたホール内を等方性エッチングにより
僅かに広げ、ゲート電極のホール内への張り出しの作製
を行う第４の工程を備えている。その後に、上記基板の
表面にエミッタ電極材料を正蒸着して、上記ホール内に
コーン状のエミッタ電極を形成すると共に、上記剥離層
を除去して電界放出素子アレイを形成するようにしたも
のである。また、上記絶縁層とゲート電極層が２層構造
とされている場合は、上記した製造方法が特に有効にな
る。

【００１２】

【作用】本発明は上記した製造法に見られるように、基
板最表面であるゲート層の上部にレジスト層を塗布した
後、モノクロロベンゼンにてレジスト表面を表面硬化処
理した後、フォトリソグラフィー法にてレジストのパタ
ーニングを行うので、残されたレジスト層の上部の側面
を鋭角にすることができる。したがって、この状態で剥
離層及びマスク層の蒸着を行うと、レジスト除去時にレ
ジスト上部に付着した蒸着膜が綺麗に除去され、ＦＥＣ
の不良形成を防止することができる。また、本発明は上
記したように、従来から行われていた剥離層の斜め蒸着
をなくすと共に、剥離層の上面にＡｌなどからなるＲＩ
Ｅ用のマスクを設けている。ＳＦ₆ あるいはＣＨＦ₃ な
どのガスで異方性エッチングをする場合、レジストマス
クを使用する場合に比べてＡｌマスクの方がＲＩＥ選択
比（ゲート、絶縁層のエッチングレート／ＲＩＥマスク
のエッチングレート）が十分に大きい。特に３極構造の
ＦＥＣにおいて、コーン状のエミッタを設けるホールの
エッチングを正確に行うことができるようになり、その
結果、エミッタを蒸着する工程が正確に行われることに
なる。また、このような製造方法を３極構造のＦＥＣに
適応することによって、第２ゲート電極の張り出しを所
定の寸法となるように制御することが容易となる。

【００１３】

【実施例】図１は、本発明のＦＥＣの製造過程を３極構
造のカソードアレイに適応した時の説明図であって、符
号ａ，ｂ，ｃ，ｄ・・・の順に積層基板が加工成形され
ている。すなわち、従来のＦＥＣ基板を形成する時と同
様に、ガラス基板１００の上にＮｂなどの高融点金属材
料をスパッタリングすることによりカソードの薄膜導体
層１０１が設けられ、その上に不純物としてＰやＢをド
ープしたアモルファスＳｉなどの抵抗層１０２がＣＶＤ
などにより形成される。さらに、その上にＳｉＯ₂ が約
１μｍ成膜され第１の絶縁層１０３を形成する。この第
１の絶縁層１０３の上には第１のゲート電極層１０４が
形成される。この第１のゲート電極層１０４はＴｉ、Ｃ
ｒ、Ｎｂ、Ｍｏの高融点金属等で形成されるが、本発明
の実施例ではＮｂがスパッタリングにより約０．４μ厚
さで成膜されている。そして、この第１のゲート電極層
１０４上に前記した第１の絶縁層１０３と同様に第２の
絶縁層１０７がＳｉＯ₂ で形成され、さらに第２のゲー
ト電極層１０８が第１のゲート電極層１０４と同一のＮ
ｂ材料で成膜される。

【００１４】この積層基板はその表面にポジ型フォトレ
ジスト層１１１が設けられる。次いで、レジスト層をモ
ノクロロベンゼン溶液中に浸すことにより、レジストの
表面を硬化処理する。そして、フォトリソグラフィー法
により所定のマスクパターンを形成する。すなわち、エ
ミッタ電極が設けられる領域に光が照射されないように
形成されたフォトマスク１１２を基板上に設ける。前記
フォトマスク１１２を通してレジスト層１１１を紫外線
にて露光し、現像することにより、図１（ｂ）に示すよ
うにレジスト層の一部１２０（レジスト島１２０とい
う）が残される。このレジスト島はモノクロロベンゼン
による表面硬化処理の効果で、島の側面上部が同図
（ｂ）に示されているように鋭角θとなるテーパーがで
きる。したがって、次の工程でこの積層基板の表面に剥
離層を蒸着したときに段差をつけることができる。

【００１５】すなわち、図１の（ｃ）に示されているよ
うに、まずＮｉを蒸着によって成膜した剥離層１２１
と、さらにその上にＡｌからなるＲＩＥ用のマスク層１
２２を成膜したときに、前記したレジスト島１２０の部
分と平坦面の部分で連続していない層とすることができ
る。したがって、この後の工程で上記レジスト島１２０
を専用の剥離液によって除去すると、レジスト島１２０
とその上面に付着している剥離層１２１およびＲＩＥ用
のマスク層１２２が、基板表面に成膜されている剥離層
１２１とＲＩＥ用のマスク層１２２より奇麗に分離さ
れ、同図（ｄ）に示すように基板の表面にエミッタ電極
が形成される位置に穴１２３が形成される。

【００１６】その後、ＳＦ₆ ガスとＣＨＦ₃ ガスを併用
するＲＩＥ法により、この穴１２３から異方性エッチン
グを行い、第２のゲート電極層１０８、第２の絶縁層１
０７および第１のゲート電極層１０４、第１の絶縁層１
０３を異方性エッチングして、ホール１２４を形成す
る。なお、このホール１２４の形成はＲＩＥ用のマスク
層１２２であるＡｌのＲＩＥ選択比（ゲート、絶縁層の
エッチングレート／ＲＩＥマスクのエッチングレート）
が十分に大きいため、Ａｌがマスクとして作用し、ホー
ル１２４の形成が可能になる。このホール１２４の形成
において、異方性エッチングは抵抗層１０２の直前で停
止させることが困難であるから、抵抗層１０２の上に第
１の絶縁層１０３が約０．１μｍ程度残るところで終了
し、第１図（ｅ）の状態にする。

【００１７】次にバッファード弗酸（ＢＨＦ）を使用
し、ホール１２４側面の第１の絶縁層１０３および第２
の絶縁層１０７をウエットエッチングする。そして、抵
抗層１０２が露出し、かつ第１のゲート電極層１０４お
よび第２のゲート電極層１０８が図（ｆ）に示すよう
に、若干張り出した状態となるようにエッチングを行
う。また、ＡｌはＢＨＦに溶解する性質があるので、上
記の工程のときに同時にＲＩＥ用のマスク層（Ａｌ）１
２２も溶解し、剥離層（Ｎｉ）１２１が上面へと露出す
る。この状態からは、従来のエミッタ電極形成法が適応
される。

【００１８】すなわち、図２で説明したように、剥離層
１２１の上からＭｏ等のエミッタ材料層１０６を堆積さ
せる。すると、このエミッタ材料はホール１２４の底面
に堆積し、抵抗層１０２上にコーン状のエミッタ１１５
が形成される。（ｇ）この後、第２のゲート電極層１０
８上の剥離層１２１及びエミッタ材料層１０６を陽極酸
化等の手法を用い、共に除去すると、同図（ｈ）に示す
ように２層構造のＦＥＣが得られる。

【００１９】以上の実施例は、２層構造の電界放出カソ
ードについて述べたが、図１の（ａ）に示した積層基板
において、第２の絶縁層１０７および第２のゲート電極
層１０８を形成しない状態で同様な工程をとると、図１
の（ｉ）に示すように１層構造の電界放出カソードを構
成できることが容易に理解されよう。

【００２０】

【発明も効果】以上説明したように、本発明の電界放出
素子アレイの製造方法は、エミッタ材料層を除去する剥
離層の形成で、従来から用いられていた斜め蒸着を用い
ず、基板の垂直方向から蒸着を行う正蒸着にて剥離層を
形成している。これにより、基板内で均一性の高い剥離
層を形成することができ、また剥離層の基板側に対する
付着力も大きくなり、エミッタ材料層の蒸着途中に蒸着
膜のもつ内部応力による剥離という不良の発生を防ぐこ
とができる。したがって、エミッタを形成するコーン状
の電極を大面積にわたって、より再現性、均一性よく、
正確に形成することが可能となるという利点がある。

【００２１】本発明では、ＡｌをＲＩＥ用のマスクとし
て用いている。ＡｌのＲＩＥ選択比（ゲート、絶縁層の
エッチングレート／ＲＩＥマスクのエッチングレート）
はレジストにべ十分に大きい。特に、２層構造のＦＥＣ
において、コーン状のエミッタが納まるホールを形成す
る場合、この選択比の高さを利用して、第１絶縁層を僅
かに残す程度まで異方性エッチングをすることが可能と
なる。これは、ホールの形成をＢＨＦによるウエットプ
ロセスのみを用いた場合に比較して、ゲート電極の張り
出しを最小限に抑えることができるので、ゲート電極が
ホール内へ垂れ下がったり、折れ曲がったりする事故を
防止することができ、電界放出素子アレイの作製時の歩
留を向上させることができるという効果がある。

【図面の簡単な説明】

【図１】本発明のＦＥＣアレイの製造方法を示す工程図
である。

【図２】従来のスピント型のＦＥＣの製造説明図である

【図３】ＦＥＣアレイを使用した表示装置の説明図であ
る。

【符号の説明】

１００基板１０１薄膜導体層１０２抵抗層１０３第１の絶縁層１０４第１のゲート電極層１０７第２の絶縁層１０８第２のゲート電極層１２１剥離層（Ｎｉ）１２２ＲＩＥ用のマスク層（Ａｌ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者大津和佳千葉県茂原市大芝629 双葉電子工業株式会社内 (72)発明者谷口昌照千葉県茂原市大芝629 双葉電子工業株式会社内

Claims

【特許請求の範囲】

【請求項１】少なくとも、基板上にカソード層、抵抗
層、絶縁層、ゲート電極層を順次成膜した積層基板に対
して、上記積層基板の表面にレジスト層を形成し、このレジス
ト層の表面をモノクロロベンゼンによって表面硬化処理
した後、フォトリソグラフィー法によりレジストを所定
の形状にパターニングする第１の工程と、このフォトリソグラフィー法により得られたレジストパ
ターンの上方より剥離層とマスク層を順次蒸着法により
成膜した後、レジスト剥離液の中に基板を侵し、レジス
ト層上の剥離層とマスク層をレジスト層から除去する第
２の工程と、マスク層でマスクされていない絶縁層部分を反応性イオ
ンエッチングにより異方性エッチングを行い、ホールを
形成する第３の工程と、上記、工程で形成されたホール内を等方向性エッチング
により僅かに広げ、ゲート電極のホール内への張り出し
の作製を行う第４の工程と、その後、上記基板の表面にエミッタ電極材料を正蒸着し
て、上記ホール内にコーン状のエミッタ電極を形成する
と共に、上記剥離層を除去することを特徴とする電界放
出素子アレイの製造方法。
【請求項２】上記絶縁層とゲート電極層が２層構造とさ
れていることを特徴とする請求項１に記載の電界放出素
子アレイの製造方法。
【請求項３】上記第３の工程は下部の絶縁層を僅かに残
した状態で終了させることを特徴とする請求項２に記載
の電界放出素子アレイの製造方法。