JPH0785660A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0785660A JPH0785660A JP5233940A JP23394093A JPH0785660A JP H0785660 A JPH0785660 A JP H0785660A JP 5233940 A JP5233940 A JP 5233940A JP 23394093 A JP23394093 A JP 23394093A JP H0785660 A JPH0785660 A JP H0785660A
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- memory cell
- self
- voltage
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000001514 detection method Methods 0.000 claims abstract description 51
- 238000003491 array Methods 0.000 abstract description 12
- 230000004913 activation Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】
【目的】バックアップ用電源により複数のメモリセルブ
ロックのセルフリフレッシュを確実に行えるようにした
ことを目的とする。 【構成】電池１に対して並列に接続された複数のメモリ
セルブロックSB1 〜SBnに入力されるコラムアドレスス
トローブ信号バーCAS が立ち下がった後、ロウアドレス
ストローブ信号バーRAS が立ち下がってから所定時間経
過した後、メモリセルブロックSB1 〜SBn に設けられた
セルフリフレッシュ回路７が電池１によりメモリセルブ
ロックSB1 〜SBn 内のメモリセルアレイSA1 〜SAn のメ
モリセルをセルフリフレッシュする半導体記憶装置にお
いて、メモリセルブロックSB1 〜SBn には電池１の電圧
が所定値以上であるか否かを検出する電圧検出回路15を
設け、電圧検出回路15により検出された電池１の電圧が
所定値以上である場合、セルフリフレッシュ回路７によ
り前記メモリセルアレイSA1 〜SAn のメモリセルをセル
フリフレッシュする構成とした。
ロックのセルフリフレッシュを確実に行えるようにした
ことを目的とする。 【構成】電池１に対して並列に接続された複数のメモリ
セルブロックSB1 〜SBnに入力されるコラムアドレスス
トローブ信号バーCAS が立ち下がった後、ロウアドレス
ストローブ信号バーRAS が立ち下がってから所定時間経
過した後、メモリセルブロックSB1 〜SBn に設けられた
セルフリフレッシュ回路７が電池１によりメモリセルブ
ロックSB1 〜SBn 内のメモリセルアレイSA1 〜SAn のメ
モリセルをセルフリフレッシュする半導体記憶装置にお
いて、メモリセルブロックSB1 〜SBn には電池１の電圧
が所定値以上であるか否かを検出する電圧検出回路15を
設け、電圧検出回路15により検出された電池１の電圧が
所定値以上である場合、セルフリフレッシュ回路７によ
り前記メモリセルアレイSA1 〜SAn のメモリセルをセル
フリフレッシュする構成とした。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくはダイナミック・ランダム・アクセス・メモリ
（以下、ＤＲＡＭという）のセルフリフレッシュに関す
るものである。
詳しくはダイナミック・ランダム・アクセス・メモリ
（以下、ＤＲＡＭという）のセルフリフレッシュに関す
るものである。
【０００２】近年、複数のＤＲＡＭがバックアップ用の
バッテリに対して並列に接続され、システムが動作して
いないとき、各ＤＲＡＭはバックアップ用のバッテリを
使ってセルフリフレッシュされるようになっている。
又、ＤＲＡＭの大容量化が進むとともに、その個数が多
くなっているのでセルフリフレッシュを頻繁に行うが、
そのセルフリフレッシュを確実に行う必要がある。
バッテリに対して並列に接続され、システムが動作して
いないとき、各ＤＲＡＭはバックアップ用のバッテリを
使ってセルフリフレッシュされるようになっている。
又、ＤＲＡＭの大容量化が進むとともに、その個数が多
くなっているのでセルフリフレッシュを頻繁に行うが、
そのセルフリフレッシュを確実に行う必要がある。
【０００３】
【従来の技術】従来の半導体記憶装置は、図５に示すよ
うに、ＤＲＡＭが設けられた複数のメモリセルブロック
ＳＢ1 〜ＳＢn がダイオードＤを介してバックアップ用
のバッテリ１に対して並列に接続されている。又、複数
のメモリセルブロックＳＢ1 〜ＳＢn はシステム電源に
接続されている。そして、各複数のメモリセルブロック
ＳＢ1 〜ＳＢn には制御装置ＭＰＵからアドレスＡｄ
ｄ、選択信号バーＲＡＳ，バーＣＡＳ等が入力される。
うに、ＤＲＡＭが設けられた複数のメモリセルブロック
ＳＢ1 〜ＳＢn がダイオードＤを介してバックアップ用
のバッテリ１に対して並列に接続されている。又、複数
のメモリセルブロックＳＢ1 〜ＳＢn はシステム電源に
接続されている。そして、各複数のメモリセルブロック
ＳＢ1 〜ＳＢn には制御装置ＭＰＵからアドレスＡｄ
ｄ、選択信号バーＲＡＳ，バーＣＡＳ等が入力される。
【０００４】又、システム電源が遮断された後、選択信
号バーＣＡＳ，バーＲＡＳが所定のタイミングで個々の
メモリセルブロックＳＢ1 〜ＳＢn に入力されると、バ
ッテリ１によりセルフリフレッシュが行われる。次に、
メモリセルブロックＳＢ1 〜ＳＢn の構成について説明
するが、全て同一構成のため、メモリセルブロックＳＢ
1 を代表に説明する。
号バーＣＡＳ，バーＲＡＳが所定のタイミングで個々の
メモリセルブロックＳＢ1 〜ＳＢn に入力されると、バ
ッテリ１によりセルフリフレッシュが行われる。次に、
メモリセルブロックＳＢ1 〜ＳＢn の構成について説明
するが、全て同一構成のため、メモリセルブロックＳＢ
1 を代表に説明する。
【０００５】図７に示すように、メモリセルブロックＳ
Ｂ1 にはｎビットのメモリセルアレイＳＡ1 〜ＳＡn が
設けられている。このメモリセルアレイＳＡ1 〜ＳＡn
にはロウ・デコーダ２、センスアンプ３及びコラム・デ
コーダ４がそれぞれ設けられている。又、メモリセルア
レイＳＡ1 〜ＳＡn のロウ・デコーダ２はロウアドレス
バッファ・プリデコーダ５に接続されている。更に、メ
モリセルアレイＳＡ1〜ＳＡn のコラム・デコーダ４は
コラムアドレスバッファ・プリデコーダ６に接続されて
いる。そして、コラムアドレスバッファ・プリデコーダ
６には制御装置ＭＰＵからアドレスＡｄｄ及び選択信号
バーＣＡＳが入力される。
Ｂ1 にはｎビットのメモリセルアレイＳＡ1 〜ＳＡn が
設けられている。このメモリセルアレイＳＡ1 〜ＳＡn
にはロウ・デコーダ２、センスアンプ３及びコラム・デ
コーダ４がそれぞれ設けられている。又、メモリセルア
レイＳＡ1 〜ＳＡn のロウ・デコーダ２はロウアドレス
バッファ・プリデコーダ５に接続されている。更に、メ
モリセルアレイＳＡ1〜ＳＡn のコラム・デコーダ４は
コラムアドレスバッファ・プリデコーダ６に接続されて
いる。そして、コラムアドレスバッファ・プリデコーダ
６には制御装置ＭＰＵからアドレスＡｄｄ及び選択信号
バーＣＡＳが入力される。
【０００６】又、メモリセルブロックＳＢ1 にはセルフ
リフレッシュ回路７が設けられている。セルフリフレッ
シュ回路７は、ＣＢＲ検出回路８、ＭＰＸ９，ＭＰＸ１
０、セルフリフレッシュモード検出回路１１、セルフリ
フレッシュ用オシレータ１２、ＣＢＲ用カウンタ１３よ
り構成されている。
リフレッシュ回路７が設けられている。セルフリフレッ
シュ回路７は、ＣＢＲ検出回路８、ＭＰＸ９，ＭＰＸ１
０、セルフリフレッシュモード検出回路１１、セルフリ
フレッシュ用オシレータ１２、ＣＢＲ用カウンタ１３よ
り構成されている。
【０００７】ＭＰＸ９には制御装置ＭＰＵから選択信号
バーＲＡＳが入力される。そして、このＭＰＸ９は前記
ロウアドレスバッファ・プリデコーダ５に接続されてい
る。ＭＰＸ１０には制御装置ＭＰＵから選択信号バーＣ
ＡＳが入力される。又、セルフリフレッシュモード検出
回路１１及びＣＢＲ検出回路８には選択信号バーＲＡ
Ｓ，バーＣＡＳがそれぞれ入力される。
バーＲＡＳが入力される。そして、このＭＰＸ９は前記
ロウアドレスバッファ・プリデコーダ５に接続されてい
る。ＭＰＸ１０には制御装置ＭＰＵから選択信号バーＣ
ＡＳが入力される。又、セルフリフレッシュモード検出
回路１１及びＣＢＲ検出回路８には選択信号バーＲＡ
Ｓ，バーＣＡＳがそれぞれ入力される。
【０００８】そして、データの読み出しを行うべく、所
定のタイミングでアドレスＡｄｄ、選択信号バーＲＡ
Ｓ，バーＣＡＳがメモリセルブロックＳＢ1 に入力され
ると、ＭＰＸ１０はロウアドレスバッファ・プリデコー
ダ５にロウアドレスを出力する。すると、ロウアドレス
バッファ・プリデコーダ５はロウアドレスに基づいた活
性化信号をロウ・デコーダ２に出力する。そのため、ロ
ウ・デコーダ５は活性化信号によりロウアドレスに基づ
いたメモリセルアレイＳＡ1 〜ＳＡn の図示しないワー
ド線を選択する。
定のタイミングでアドレスＡｄｄ、選択信号バーＲＡ
Ｓ，バーＣＡＳがメモリセルブロックＳＢ1 に入力され
ると、ＭＰＸ１０はロウアドレスバッファ・プリデコー
ダ５にロウアドレスを出力する。すると、ロウアドレス
バッファ・プリデコーダ５はロウアドレスに基づいた活
性化信号をロウ・デコーダ２に出力する。そのため、ロ
ウ・デコーダ５は活性化信号によりロウアドレスに基づ
いたメモリセルアレイＳＡ1 〜ＳＡn の図示しないワー
ド線を選択する。
【０００９】又、アドレスＡｄｄが入力されたコラムア
ドレスバッファ・プリデコーダ６はコラムアドレスに基
づいた活性化信号をコラム・デコーダ４に出力する。そ
のため、コラム・デコーダ４は活性化信号によりコラム
アドレスに基づいたメモリセルアレイＳＡ1 〜ＳＡn の
図示しないビット線を選択する。
ドレスバッファ・プリデコーダ６はコラムアドレスに基
づいた活性化信号をコラム・デコーダ４に出力する。そ
のため、コラム・デコーダ４は活性化信号によりコラム
アドレスに基づいたメモリセルアレイＳＡ1 〜ＳＡn の
図示しないビット線を選択する。
【００１０】そのため、選択されたワード線とビット線
に接続された図示しないメモリセルのデータがセンスア
ンプ３によって増幅され、図示しない入出力回路に出力
される。更に、ＣＢＲ検出回路８に所定のタイミングで
選択信号バーＲＡＳ，バーＣＡＳが入力されると通常の
リフレッシュが行れるようになっている。
に接続された図示しないメモリセルのデータがセンスア
ンプ３によって増幅され、図示しない入出力回路に出力
される。更に、ＣＢＲ検出回路８に所定のタイミングで
選択信号バーＲＡＳ，バーＣＡＳが入力されると通常の
リフレッシュが行れるようになっている。
【００１１】又、図６に示すように、システム電源が遮
断され、選択信号バーＣＡＳが立ち下がってから選択信
号バーＲＡＳが立下がり、１００μｓｅｃ経過すると、
セルフリフレッシュモード検出回路１１はセルフリフレ
ッシュを行うべく、Ｈレベルとなる検出信号をＣＢＲ検
出回路８、セルフリフレッシュ用オシレータ１２及びＭ
ＰＸ９に出力する。すると、ＭＰＸ９はセルフリフレッ
シュ用オシレータ１２から所定時間毎に出力される内部
バーＲＡＳ信号をロウアドレスバッファ・プリデコーダ
５及びＣＢＲ検出回路８に出力する。
断され、選択信号バーＣＡＳが立ち下がってから選択信
号バーＲＡＳが立下がり、１００μｓｅｃ経過すると、
セルフリフレッシュモード検出回路１１はセルフリフレ
ッシュを行うべく、Ｈレベルとなる検出信号をＣＢＲ検
出回路８、セルフリフレッシュ用オシレータ１２及びＭ
ＰＸ９に出力する。すると、ＭＰＸ９はセルフリフレッ
シュ用オシレータ１２から所定時間毎に出力される内部
バーＲＡＳ信号をロウアドレスバッファ・プリデコーダ
５及びＣＢＲ検出回路８に出力する。
【００１２】そして、内部バーＲＡＳ信号の立下がりが
ロウアドレスバッファ・プリデコーダ５及びＣＢＲ検出
回路８に入力されると、該ロウアドレスバッファ・プリ
デコーダ８が活性化される。一方、ＣＢＲ検出回路８は
アドレスアップカウンタ信号をＣＢＲ用カウンタ１３に
出力する。そのため、ＣＢＲ用カウンタ１３はアドレス
をアップカウントし、アップカウントされた内部ロウア
ドレスをＭＰＸ１０を介してロウアドレスバッファ・プ
リデコーダ５に出力する。
ロウアドレスバッファ・プリデコーダ５及びＣＢＲ検出
回路８に入力されると、該ロウアドレスバッファ・プリ
デコーダ８が活性化される。一方、ＣＢＲ検出回路８は
アドレスアップカウンタ信号をＣＢＲ用カウンタ１３に
出力する。そのため、ＣＢＲ用カウンタ１３はアドレス
をアップカウントし、アップカウントされた内部ロウア
ドレスをＭＰＸ１０を介してロウアドレスバッファ・プ
リデコーダ５に出力する。
【００１３】すると、ロウアドレスバッファ・プリデコ
ーダ５は内部ロウアドレスに基づいた活性化信号をロウ
・デコーダ２に出力する。そのため、ロウ・デコーダ２
は活性化信号に基づいてワード線を選択する。選択され
たワード線に接続されるメモリセルのデータはセンス・
アンプ３によって増幅され、そのデータは再びメモリセ
ルに書き込まれる。尚、ロウアドレスバッファ・プリデ
コーダ５は内部バーＲＡＳ信号の立上がりが入力される
と非活性化される。
ーダ５は内部ロウアドレスに基づいた活性化信号をロウ
・デコーダ２に出力する。そのため、ロウ・デコーダ２
は活性化信号に基づいてワード線を選択する。選択され
たワード線に接続されるメモリセルのデータはセンス・
アンプ３によって増幅され、そのデータは再びメモリセ
ルに書き込まれる。尚、ロウアドレスバッファ・プリデ
コーダ５は内部バーＲＡＳ信号の立上がりが入力される
と非活性化される。
【００１４】そして、再び内部バーＲＡＳ信号の立下が
りがロウアドレスバッファ・プリデコーダ５及びＣＢＲ
検出回路８に入力されると、該ロウアドレスバッファ・
プリデコーダ５が活性化される。そして、ＣＢＲ検出回
路８はアドレスアップカウンタ信号をＣＢＲ用カウンタ
１３に出力する。そのため、ＣＢＲ用カウンタ１３はア
ドレスを更にアップカウントし、アップカウントされた
内部ロウアドレスをＭＰＸ１０を介してロウアドレスバ
ッファ・プリデコーダ５に出力する。
りがロウアドレスバッファ・プリデコーダ５及びＣＢＲ
検出回路８に入力されると、該ロウアドレスバッファ・
プリデコーダ５が活性化される。そして、ＣＢＲ検出回
路８はアドレスアップカウンタ信号をＣＢＲ用カウンタ
１３に出力する。そのため、ＣＢＲ用カウンタ１３はア
ドレスを更にアップカウントし、アップカウントされた
内部ロウアドレスをＭＰＸ１０を介してロウアドレスバ
ッファ・プリデコーダ５に出力する。
【００１５】すると、ロウアドレスバッファ・プリデコ
ーダ５は内部ロウアドレスに基づいた活性化信号をロウ
・デコーダ２に出力する。そのため、ロウ・デコーダ２
は活性化信号に基づいて次のワード線を選択する。選択
されたワード線に接続されるメモリセルのデータはセン
ス・アンプ３によって増幅され、そのデータは再びメモ
リセルに書き込まれる。
ーダ５は内部ロウアドレスに基づいた活性化信号をロウ
・デコーダ２に出力する。そのため、ロウ・デコーダ２
は活性化信号に基づいて次のワード線を選択する。選択
されたワード線に接続されるメモリセルのデータはセン
ス・アンプ３によって増幅され、そのデータは再びメモ
リセルに書き込まれる。
【００１６】従って、セルフリフレッシュ用オシレータ
１２から出力される内部バーＲＡＳ信号の立下がり毎
に、順次選択されたワード線に接続されるメモリセルの
セルフリフレッシュが行われる。そして、このセルフリ
フレッシュは所定の時間だけ行われる。
１２から出力される内部バーＲＡＳ信号の立下がり毎
に、順次選択されたワード線に接続されるメモリセルの
セルフリフレッシュが行われる。そして、このセルフリ
フレッシュは所定の時間だけ行われる。
【００１７】
【発明が解決しようとする課題】ところで、メモリセル
ブロックＳＢ1 〜ＳＢn のセルフリフレッシュは、個々
のメモリセルブロックＳＢ1 〜ＳＢn 毎に行われる。従
って、偶然にメモリセルブロックＳＢ1 〜ＳＢn が同時
にセルフリフレッシュを行うと、バックアップ用のバッ
テリ１の電圧が低下してしまい、メモリセルブロックＳ
Ｂ1 〜ＳＢn のセルフリフレッシュが確実に行われなく
なる。そのため、メモリセルブロックＳＢ1 〜ＳＢn の
メモリセルアレイＳＡ1 〜ＳＡn のデータが破壊された
り、誤動作したりするという問題がある。
ブロックＳＢ1 〜ＳＢn のセルフリフレッシュは、個々
のメモリセルブロックＳＢ1 〜ＳＢn 毎に行われる。従
って、偶然にメモリセルブロックＳＢ1 〜ＳＢn が同時
にセルフリフレッシュを行うと、バックアップ用のバッ
テリ１の電圧が低下してしまい、メモリセルブロックＳ
Ｂ1 〜ＳＢn のセルフリフレッシュが確実に行われなく
なる。そのため、メモリセルブロックＳＢ1 〜ＳＢn の
メモリセルアレイＳＡ1 〜ＳＡn のデータが破壊された
り、誤動作したりするという問題がある。
【００１８】本発明は上記問題点を解決するためになさ
れたものであって、バックアップ用電源により複数のメ
モリセルブロックのセルフリフレッシュを確実に行える
ようにしたことを目的とする。
れたものであって、バックアップ用電源により複数のメ
モリセルブロックのセルフリフレッシュを確実に行える
ようにしたことを目的とする。
【００１９】
【課題を解決するための手段】本発明は上記問題点を解
決するため、バックアップ電源に対して複数のメモリセ
ルブロックが並列に接続され、前記各メモリセルブロッ
クに入力されるコラムアドレスストローブ信号が立ち下
がった後、ロウアドレスストローブ信号が立ち下がって
から所定時間経過した後、各メモリセルブロックに設け
られたセルフリフレッシュ回路が前記バックアップ電源
によりメモリセルブロック内におけるメモリセルアレイ
のメモリセルをセルフリフレッシュする半導体記憶装置
において、前記各メモリセルブロックにはバックアップ
電源の電圧が所定値以上であるか否かを検出する電圧検
出回路を設け、この電圧検出回路により検出されたバッ
クアップ電源の電圧が所定値以上である場合、前記セル
フリフレッシュ回路により前記メモリセルアレイのメモ
リセルをセルフリフレッシュする。
決するため、バックアップ電源に対して複数のメモリセ
ルブロックが並列に接続され、前記各メモリセルブロッ
クに入力されるコラムアドレスストローブ信号が立ち下
がった後、ロウアドレスストローブ信号が立ち下がって
から所定時間経過した後、各メモリセルブロックに設け
られたセルフリフレッシュ回路が前記バックアップ電源
によりメモリセルブロック内におけるメモリセルアレイ
のメモリセルをセルフリフレッシュする半導体記憶装置
において、前記各メモリセルブロックにはバックアップ
電源の電圧が所定値以上であるか否かを検出する電圧検
出回路を設け、この電圧検出回路により検出されたバッ
クアップ電源の電圧が所定値以上である場合、前記セル
フリフレッシュ回路により前記メモリセルアレイのメモ
リセルをセルフリフレッシュする。
【００２０】
【作用】従って、本発明によれば、バックアップ電源の
電圧を電圧検出回路が検出し、該電圧検出回路により検
出されたバックアップ電源の電圧が所定値以下である場
合、セルフリフレッシュ回路はメモリセルブロック内に
おけるメモリセルアレイのメモリセルをセルフリフレッ
シュを行わず、電圧検出回路により検出されたバックア
ップ電源の電圧が所定値以上である場合、セルフリフレ
ッシュ回路はメモリセルブロック内におけるメモリセル
アレイのメモリセルをセルフリフレッシュを行う。
電圧を電圧検出回路が検出し、該電圧検出回路により検
出されたバックアップ電源の電圧が所定値以下である場
合、セルフリフレッシュ回路はメモリセルブロック内に
おけるメモリセルアレイのメモリセルをセルフリフレッ
シュを行わず、電圧検出回路により検出されたバックア
ップ電源の電圧が所定値以上である場合、セルフリフレ
ッシュ回路はメモリセルブロック内におけるメモリセル
アレイのメモリセルをセルフリフレッシュを行う。
【００２１】
【実施例】以下、本発明を具体化した一実施例を図１〜
図４に基づいて説明する。尚、メモリセルブロックＳＢ
1 〜ＳＢn の構成は従来と同じであるため、同一番号を
付してその詳細な説明を省略し、異なる部分に付いての
み説明する。又、メモリセルブロックＳＢ1 を代表にし
て説明する。
図４に基づいて説明する。尚、メモリセルブロックＳＢ
1 〜ＳＢn の構成は従来と同じであるため、同一番号を
付してその詳細な説明を省略し、異なる部分に付いての
み説明する。又、メモリセルブロックＳＢ1 を代表にし
て説明する。
【００２２】メモリセルブロックＳＢ1 にはそれぞれ電
圧検出回路１５が設けられたことが前記従来の技術と異
なる。この電圧検出回路１５は電圧検出回路部１６と、
オア回路１７とから構成されている。又、オア回路１７
の入力側には電圧検出回路部１６及びセルフリフレッシ
ュ用オシレータ１２がそれぞれ接続されている。そし
て、オア回路１７の出力側はＭＰＸ９に接続されてい
る。
圧検出回路１５が設けられたことが前記従来の技術と異
なる。この電圧検出回路１５は電圧検出回路部１６と、
オア回路１７とから構成されている。又、オア回路１７
の入力側には電圧検出回路部１６及びセルフリフレッシ
ュ用オシレータ１２がそれぞれ接続されている。そし
て、オア回路１７の出力側はＭＰＸ９に接続されてい
る。
【００２３】図３に示すように、前記電圧検出回路部１
６はバックアップ用のバッテリ１に直列に接続された一
対の抵抗１８，１９と、同じくバックアップ用のバッテ
リ１に直列に接続された抵抗２０及びＮＭＯＳトランジ
スタ２１と、直列接続された一対のインバータ２２，２
３とから構成されている。
６はバックアップ用のバッテリ１に直列に接続された一
対の抵抗１８，１９と、同じくバックアップ用のバッテ
リ１に直列に接続された抵抗２０及びＮＭＯＳトランジ
スタ２１と、直列接続された一対のインバータ２２，２
３とから構成されている。
【００２４】前記ＮＭＯＳトランジスタ２１のゲートは
抵抗１８と抵抗１９との間に接続され、インバータ２２
は抵抗２０とＮＭＯＳトランジスタ２１のソースとの間
に接続されている。そして、インバータ２３が前記オア
回路１７に接続されている。又、ＰＭＯＳトランジスタ
２１のゲートに入力される電圧Ｖthはバッテリ１の電圧
の約１／２程度となるように抵抗１８，１９が予め設定
されている。
抵抗１８と抵抗１９との間に接続され、インバータ２２
は抵抗２０とＮＭＯＳトランジスタ２１のソースとの間
に接続されている。そして、インバータ２３が前記オア
回路１７に接続されている。又、ＰＭＯＳトランジスタ
２１のゲートに入力される電圧Ｖthはバッテリ１の電圧
の約１／２程度となるように抵抗１８，１９が予め設定
されている。
【００２５】従って、バッテリ１の電圧が１／２以下と
なれば、ＮＭＯＳトランジスタ２１がオフし、インバー
タ２２にはＨレベルが入力され、インバータ２３からオ
ア回路１７へＨレベルが出力される。又、バッテリ１の
電圧が１／２以上となれば、ＮＭＯＳトランジスタ２１
がオンし、インバータ２２にはＬレベルが入力され、イ
ンバータ２３からオア回路１７へＬレベルが出力され
る。
なれば、ＮＭＯＳトランジスタ２１がオフし、インバー
タ２２にはＨレベルが入力され、インバータ２３からオ
ア回路１７へＨレベルが出力される。又、バッテリ１の
電圧が１／２以上となれば、ＮＭＯＳトランジスタ２１
がオンし、インバータ２２にはＬレベルが入力され、イ
ンバータ２３からオア回路１７へＬレベルが出力され
る。
【００２６】そのため、バッテリ１の電圧が１／２以上
であれば電圧検出回路部１６からＬレベルがオア回路１
７に出力され、セルフリフレッシュ用オシレータ１２か
ら出力される出力信号がＭＰＸ９を介してロウアドレス
バッファ・プリデコーダ５に出力される。又、バッテリ
１の電圧が１／２以下であれば電圧検出回路部１６から
Ｈレベルがオア回路１７に出力され、セルフリフレッシ
ュ用オシレータ１２から出力される出力信号がＭＰＸ９
を介してロウアドレスバッファ・プリデコーダ５に出力
されない。
であれば電圧検出回路部１６からＬレベルがオア回路１
７に出力され、セルフリフレッシュ用オシレータ１２か
ら出力される出力信号がＭＰＸ９を介してロウアドレス
バッファ・プリデコーダ５に出力される。又、バッテリ
１の電圧が１／２以下であれば電圧検出回路部１６から
Ｈレベルがオア回路１７に出力され、セルフリフレッシ
ュ用オシレータ１２から出力される出力信号がＭＰＸ９
を介してロウアドレスバッファ・プリデコーダ５に出力
されない。
【００２７】さて、図２に示すように、システム電源が
遮断され、選択信号バーＣＡＳが立ち下がってから選択
信号バーＲＡＳが立下がり、１００μｓｅｃ経過する
と、セルフリフレッシュモード検出回路１１はセルフリ
フレッシュを行うべく、ＣＢＲ検出回路８、セルフリフ
レッシュ用オシレータ１１及びＭＰＸ９にＨレベルの検
出信号を出力する。すると、セルフリフレッシュ用オシ
レータ１２は所定時間毎に出力信号を電圧検出回路１５
のオア回路１７に出力する。
遮断され、選択信号バーＣＡＳが立ち下がってから選択
信号バーＲＡＳが立下がり、１００μｓｅｃ経過する
と、セルフリフレッシュモード検出回路１１はセルフリ
フレッシュを行うべく、ＣＢＲ検出回路８、セルフリフ
レッシュ用オシレータ１１及びＭＰＸ９にＨレベルの検
出信号を出力する。すると、セルフリフレッシュ用オシ
レータ１２は所定時間毎に出力信号を電圧検出回路１５
のオア回路１７に出力する。
【００２８】又、電圧検出回路部１６はバッテリ１の電
圧を検出し、その電圧が１／２以上であればＬレベルを
オア回路１７に出力する。そのため、セルフリフレッシ
ュ用オシレータ１２からの出力信号が内部バーＲＡＳと
してＭＰＸ９を介してロウアドレスバッファ・プリデコ
ーダ５及びＣＢＲ検出回路８に出力される。
圧を検出し、その電圧が１／２以上であればＬレベルを
オア回路１７に出力する。そのため、セルフリフレッシ
ュ用オシレータ１２からの出力信号が内部バーＲＡＳと
してＭＰＸ９を介してロウアドレスバッファ・プリデコ
ーダ５及びＣＢＲ検出回路８に出力される。
【００２９】そして、ロウアドレスバッファ・プリデコ
ーダ５に内部バーＲＡＳ信号の立下がりが入力される
と、該ロウアドレスバッファ・プリデコーダ５は活性化
された状態となる。一方、同じく内部バーＲＡＳ信号の
立下がりがＣＢＲ検出回路８に入力されると、該ＣＢＲ
検出回路８はアドレスアップカウンタ信号をＣＢＲ用カ
ウンタ１３に出力する。ＣＢＲ用カウンタ１３はこのア
ドレスアップカウンタ信号により内部ロウアドレスをア
ップカウントし、ＭＰＸ１０を介して活性化されている
ロウアドレスバッファ・プリデコーダ５に出力する。
ーダ５に内部バーＲＡＳ信号の立下がりが入力される
と、該ロウアドレスバッファ・プリデコーダ５は活性化
された状態となる。一方、同じく内部バーＲＡＳ信号の
立下がりがＣＢＲ検出回路８に入力されると、該ＣＢＲ
検出回路８はアドレスアップカウンタ信号をＣＢＲ用カ
ウンタ１３に出力する。ＣＢＲ用カウンタ１３はこのア
ドレスアップカウンタ信号により内部ロウアドレスをア
ップカウントし、ＭＰＸ１０を介して活性化されている
ロウアドレスバッファ・プリデコーダ５に出力する。
【００３０】ロウアドレスバッファ・プリデコーダ５は
内部ロウアドレスに基づいた活性化信号をロウ・デコー
ダ２に出力する。ロウ・デコーダ２は活性化信号に基づ
いてメモリセルアレイＳＡ1 〜ＳＡn のワード線を選択
し、選択されたワード線に接続されるメモリセルのデー
タをセンス・アンプ３によって増幅し、再びメモリセル
にそのデータを書き込む。そして、内部バーＲＡＳ信号
の立上がりがＣＢＲ検出回路８に入力されると、次のア
ドレスアップカウンタ信号を出力する待機状態となり、
ロウアドレスバッファ・プリデコーダ５は非活性化され
た状態となる。
内部ロウアドレスに基づいた活性化信号をロウ・デコー
ダ２に出力する。ロウ・デコーダ２は活性化信号に基づ
いてメモリセルアレイＳＡ1 〜ＳＡn のワード線を選択
し、選択されたワード線に接続されるメモリセルのデー
タをセンス・アンプ３によって増幅し、再びメモリセル
にそのデータを書き込む。そして、内部バーＲＡＳ信号
の立上がりがＣＢＲ検出回路８に入力されると、次のア
ドレスアップカウンタ信号を出力する待機状態となり、
ロウアドレスバッファ・プリデコーダ５は非活性化され
た状態となる。
【００３１】従って、内部バーＲＡＳ信号の立下がりが
ＣＢＲ検出回路８及びロウアドレスバッファ・プリデコ
ーダ５に入力される毎に、メモリセルアレイＡＳ1 〜Ａ
Ｓnのメモリセルをセルフリフレッシュすべく、ワード
線が順次選択される。
ＣＢＲ検出回路８及びロウアドレスバッファ・プリデコ
ーダ５に入力される毎に、メモリセルアレイＡＳ1 〜Ａ
Ｓnのメモリセルをセルフリフレッシュすべく、ワード
線が順次選択される。
【００３２】ここで、電圧検出回路部１６はバッテリ１
の電圧を検出し、その電圧が１／２以下であることを検
出すると、Ｈレベルをオア回路１７に出力する。このＨ
レベルがオア回路１７に出力されている間は、内部バー
ＲＡＳ信号の立下がり及び立上がりがＣＢＲ検出回路８
及びロウアドレスバッファ・プリデコーダ５に出力され
ない。
の電圧を検出し、その電圧が１／２以下であることを検
出すると、Ｈレベルをオア回路１７に出力する。このＨ
レベルがオア回路１７に出力されている間は、内部バー
ＲＡＳ信号の立下がり及び立上がりがＣＢＲ検出回路８
及びロウアドレスバッファ・プリデコーダ５に出力され
ない。
【００３３】そのため、ロウアドレスバッファ・プリデ
コーダ５は内部ロウアドレスに基づいた活性化信号をロ
ウ・デコーダ２に出力しないので、メモリセルアレイＳ
Ａ1〜ＳＡn のセルフリフレッシュが行われない。又、
ＣＢＲ検出回路８もＣＢＲ用カウンタ１３にアドレスア
ップカウンタ信号を出力しないので内部ロウアドレスは
変化しない。そして、バッテリ１の電圧が１／２以上と
なると電圧検出回路部１６はＬレベルをオア回路１７に
出力するため、上記と同様に内部バーＲＡＳ信号の立下
がり及び立上がりをロウアドレスバッファ・プリデコー
ダ５及びＣＢＲ検出回路８に出力することができ、メモ
リセルアレイＳＡ1 〜ＳＡn のセルフリフレッシュを行
うことができる。
コーダ５は内部ロウアドレスに基づいた活性化信号をロ
ウ・デコーダ２に出力しないので、メモリセルアレイＳ
Ａ1〜ＳＡn のセルフリフレッシュが行われない。又、
ＣＢＲ検出回路８もＣＢＲ用カウンタ１３にアドレスア
ップカウンタ信号を出力しないので内部ロウアドレスは
変化しない。そして、バッテリ１の電圧が１／２以上と
なると電圧検出回路部１６はＬレベルをオア回路１７に
出力するため、上記と同様に内部バーＲＡＳ信号の立下
がり及び立上がりをロウアドレスバッファ・プリデコー
ダ５及びＣＢＲ検出回路８に出力することができ、メモ
リセルアレイＳＡ1 〜ＳＡn のセルフリフレッシュを行
うことができる。
【００３４】従って、セルフリフレッシュのモードに切
り換わっても、電圧検出回路部１６はバッテリ１の電圧
を検出し、その電圧が１／２以上でない場合、他のメモ
リセルブロックがセルフリフレッシュを行って電圧が下
がっていると判断し、電圧検出回路１５はロウアドレス
バッファ・プリデコーダ５及びＣＢＲ検出回路８に内部
バーＲＡＳ信号の立下がり及び立上がりを出力しないよ
うにする。
り換わっても、電圧検出回路部１６はバッテリ１の電圧
を検出し、その電圧が１／２以上でない場合、他のメモ
リセルブロックがセルフリフレッシュを行って電圧が下
がっていると判断し、電圧検出回路１５はロウアドレス
バッファ・プリデコーダ５及びＣＢＲ検出回路８に内部
バーＲＡＳ信号の立下がり及び立上がりを出力しないよ
うにする。
【００３５】この結果、複数のメモリセルブロックＳＢ
1 〜ＳＢn はバッテリ１の電圧が低くい場合、セルフリ
フレッシュを行わないので、電圧降下によりメモリセル
アレイＳＡ1 〜ＳＡn のデータが破壊されたりメモリセ
ルアレイが誤動作したりすることを防止し、確実にセル
フリフレッシュを行うことができる。
1 〜ＳＢn はバッテリ１の電圧が低くい場合、セルフリ
フレッシュを行わないので、電圧降下によりメモリセル
アレイＳＡ1 〜ＳＡn のデータが破壊されたりメモリセ
ルアレイが誤動作したりすることを防止し、確実にセル
フリフレッシュを行うことができる。
【００３６】本実施例においては、バッテリ１の電圧が
１／２以下となったとき、セルフリフレッシュを行わな
いようにしたが、このしきい値は必要に応じて変更する
ことができる。
１／２以下となったとき、セルフリフレッシュを行わな
いようにしたが、このしきい値は必要に応じて変更する
ことができる。
【００３７】
【発明の効果】以上詳述したように本発明によれば、バ
ックアップ用電源の電圧を電圧検出回路により監視し、
電圧が所定値以上のときバックアップ用電源によりメモ
リセルブロックのセルフリフレッシュを行うので、複数
のメモリセルブロックが同時にセルフリフレッシュに入
らない。この結果、バックアップ用電源により複数のメ
モリセルブロックのセルフリフレッシュを確実に行うこ
とができる優れた効果がある。
ックアップ用電源の電圧を電圧検出回路により監視し、
電圧が所定値以上のときバックアップ用電源によりメモ
リセルブロックのセルフリフレッシュを行うので、複数
のメモリセルブロックが同時にセルフリフレッシュに入
らない。この結果、バックアップ用電源により複数のメ
モリセルブロックのセルフリフレッシュを確実に行うこ
とができる優れた効果がある。
【図１】半導体記憶装置におけるメモリセルブロックの
電気的構成を示す電気ブロック図である。
電気的構成を示す電気ブロック図である。
【図２】セルフリフレシュを行うタイミングチャート図
である。
である。
【図３】電圧検出回路部の電気回路図である。
【図４】電圧検出回路部の特性図である。
【図５】複数のメモリセルブロックがバックアップ用の
バッテリに並列に接続された概略構成を示すブロック図
である。
バッテリに並列に接続された概略構成を示すブロック図
である。
【図６】従来のセルフリフレッシュを行うタイミングチ
ャート図である。
ャート図である。
【図７】従来の半導体記憶装置におけるメモリセルブロ
ックの電気的構成を示す電気ブロック図である。
ックの電気的構成を示す電気ブロック図である。
１ バックアップ電源 ７ セルフリフレッシュ回路 １５ 電源検出回路 バーＣＡＳ コラムアドレスストローブ信号 バーＲＡＳ ロウアドレスストローブ信号 ＳＢ1 〜ＳＢn セルブロック ＳＡ1 〜ＳＡn メモリセルアレイ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長尾 光洋 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (1)
- 【請求項１】 バックアップ電源（１）に対して複数の
メモリセルブロック（ＳＢ1 〜ＳＢn ）が並列に接続さ
れ、前記各メモリセルブロック（ＳＢ1 〜ＳＢn ）に入
力されるコラムアドレスストローブ信号（バーＣＡＳ）
が立ち下がった後、ロウアドレスストローブ信号（バー
ＲＡＳ）が立ち下がってから所定時間経過した後、各メ
モリセルブロック（ＳＢ1 〜ＳＢn ）に設けられたセル
フリフレッシュ回路（７）が前記バックアップ電源
（１）によりメモリセルブロック（ＳＢ1 〜ＳＢn ）内
におけるメモリセルアレイ（ＳＡ1 〜ＳＡn ）のメモリ
セルをセルフリフレッシュする半導体記憶装置におい
て、 前記各メモリセルブロック（ＳＢ1 〜ＳＢn ）にはバッ
クアップ電源（１）の電圧が所定値以上であるか否かを
検出する電圧検出回路（１５）を設け、この電圧検出回
路（１５）により検出されたバックアップ電源（１）の
電圧が所定値以上である場合、前記セルフリフレッシュ
回路（７）により前記メモリセルアレイ（ＳＡ1 〜ＳＡ
n ）のメモリセルをセルフリフレッシュすることを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23394093A JP3300127B2 (ja) | 1993-09-20 | 1993-09-20 | 半導体記憶装置及び電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23394093A JP3300127B2 (ja) | 1993-09-20 | 1993-09-20 | 半導体記憶装置及び電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0785660A true JPH0785660A (ja) | 1995-03-31 |
| JP3300127B2 JP3300127B2 (ja) | 2002-07-08 |
Family
ID=16963004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23394093A Expired - Fee Related JP3300127B2 (ja) | 1993-09-20 | 1993-09-20 | 半導体記憶装置及び電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3300127B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750312A1 (en) * | 1994-06-07 | 1996-12-27 | Hitachi, Ltd. | Memory circuit control |
-
1993
- 1993-09-20 JP JP23394093A patent/JP3300127B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0750312A1 (en) * | 1994-06-07 | 1996-12-27 | Hitachi, Ltd. | Memory circuit control |
| US5590082A (en) * | 1994-06-07 | 1996-12-31 | Hitachi, Ltd. | Circuit and method for retaining DRAM content |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3300127B2 (ja) | 2002-07-08 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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