JPH0785560B2

JPH0785560B2 - 直列制御装置の端末数検出装置

Info

Publication number: JPH0785560B2
Application number: JP1240990A
Authority: JP
Inventors: 慎武部
Original assignee: Komatsu Ltd
Current assignee: Komatsu Ltd
Priority date: 1989-09-18
Filing date: 1989-09-18
Publication date: 1995-09-13
Anticipated expiration: 2010-09-13
Also published as: JPH03102938A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はプレス、工作機械、建設機械、船舶航、空機
等の各種機械の集中管理システムおよび無人搬送装置、
無人倉庫等の集中管理システムに採用して好適な直列制
御装置に関し、特に複数のノードを直列に接続するとと
もに、該複数のノードをメインコントローラを含んで閉
ループ状に接続し、各ノードにはそれぞれ１乃至複数の
第１の端末と１乃至複数の第２の端末が接続される直列
制御装置において、上記第１の端末の端末数および第２
の端末の端末数またはノード数を高信頼度をもって検出
できるようにした直列制御装置の端末数検出装置に関す
る。

〔従来の技術〕

プレス、工作機械、建設機械、船舶、航空機、無人搬送
装置、無人倉庫等を集中管理する場合、装置各部の状態
を検出する多数のセンサおよび装置各部の状態を制御す
る多数のアクチュエータが必要となる。このセンサおよ
びアクチュエータの数は例えばプレスを考えた場合3000
以上にも及び、他の装置においては更に多数となるもの
もある。

従来、この種の装置を集中管理する集中管理システムは
上述した多数のセンサおよびアクチュエータをメインコ
ントローラに接続し、多数のセンサの出力をメインコン
トローラで収集するとともに、メインコントローラから
の信号により多数のアクチュエータを制御するように構
成される。

かかる従来の集中管理システムの場合、センサの数およ
びアクチュエータの数が厖大になると、メインコントロ
ーラとセンサおよびアクチュエータを結ぶ配線の数も厖
大となり、またメインコントローラの入出力部の構成も
非常に複雑となる。

そこで、複数のノードを直列に接続するとともに各ノー
ドに１乃至複数のセンサおよびアクチュエータを接続
し、これらノードをメインコントローラを介して環状に
接続し、このメインコントローラからの信号によって各
ノードを制御するようにした構成が考えられている。か
かる構成の場合、基本的にはメインコントローラは信号
入力線と出力線だけでよく、また各ノードはそれぞれが
担当するセンサ、アクチュエータのそばに置ける為、シ
ステム全体を考えるとループという１本の線でメインコ
ントローラ、ノードを接続できるので、配線長を大幅に
減少させることができる。

しかし、上記ノードを直列に接続する構成をとる場合、
各センサの出力の同時性および各アクチュエータの制御
の同時性をいかにして確保するかが問題となる。例え
ば、各ノードにアドレスを割当て、このアドレスにもと
づき各ノードを制御する構成を考えると、このアドレス
処理のための時間遅れが問題となり、各センサの出力の
収集および各アクチュエータの制御に関して満足すべき
同時性を確保することはできない。

そこで、発明者等は、ノードを直列に接続する構成をと
りながらも各ノードにアドレスを割当てるという発想を
捨て、各ノードをその接続の順番によって識別するよう
にし、これによってアドレス処理を不要にするとともに
アドレス処理に伴う時間遅れを解消し、更にはノードの
構成を大幅に簡略化できるようにした直列制御装置を提
案している。

この装置によれば、各ノードは前段のノードからの信号
にセンサからの信号を所定のルールにもとづいて順次付
加し、また前段のノードからの信号から所定の信号を所
定のルールにもとづいて順次削除してアクチュエータに
出力するという構成をとる。この場合、各ノードにはア
ドレスは全く不要となり、また、アドレス処理が不要と
なるため各ノードにおける時間遅れは非常に小さいもの
となり、またノードの構成も非常に簡単なものとなる。

ところで、上記構成をとる場合、各ノードおよびメイン
コントローラではデータの順番（信号中のデータの位
置）によってどのノードからのデータであるかどのノー
ドに対するデータであるかを識別することになる。した
がって、この場合、メインコントローラは各ノードに接
続されたセンサの数およびアクチュエータの数を正確に
把握する必要がある。そこで上記装置においては適当な
方法により各ノードに接続されたセンサの数およびアク
チュエータの数を数え、この数えたセンサの数、アクチ
ュエータの数を切換スイッチ等でメインコントローラに
入力することにより、これら数をメインコントローラに
教える構成をとっていた。

しかし、ノードの数を変更した場合、または各ノードに
接続されたセンサの数、アクチュエータの数を変更した
場合は、この変更の度にこれら数を数え直して再びメイ
ンコントローラに入力するという煩雑な作業を行なう必
要があり、作業能率の低下を招くとともに非常に無駄な
労力を要した。

また、これら数の入力ができたとしても、その数が正し
いか否かをチェックするには入力時と同様に厖大な労力
を要した。例えば、システム立上げ時に上記チェックを
行おうとしても、これを短時間で行うことはできなかっ
た。

〔発明が解決しようとする課題〕

このように、上述した装置においては、センサ数および
アクチュエータ数のメインコントローラへの入力に非常
に多くの労力を要し、また入力後においてこの入力した
センサ数、アクチュエータ数が正しいか否かをチェック
する場合にも同様に非常に多くの労力を必要とした。

また、上記装置が適用されるプレス、工作機械、建設機
械等は非常な悪環境下にあり、該悪環境下で検出値の信
頼性を高める必要がある。

この発明はこのような事情に鑑みてなされたもので、セ
ンサ数およびアクチュエータ数を容易にかつ短時間で検
出できるとともに、悪環境下においても該検出値の高信
頼化を図ることができる直列制御装置の端末数検出装置
を提供しようとするものである。

〔課題を解決するための手段〕

この発明では、複数のノードを直列に接続するととも
に、該複数のノードをメインコントローラを含んで閉ル
ープ状に接続し、各ノードにはそれぞれ１乃至複数の第
１の端末と１乃至複数の第２の端末が接続される直列制
御装置において、前記メインコントローラは、第１の特殊コードと第２の
特殊コードを含む信号を複数回送出する送出手段を含
み、前記各ノードは当該ノードに接続される第１の端末
の数に対応するデータ数の信号を前記第１の特殊コード
の後に付加し、当該ノードに接続される第２の端末の数
に対応するデータ数の信号を前記第２の特殊コードの後
の信号から抜き取る手段を含み、前記メインコントロー
ラは、前記複数のノードを経た信号のうちの前記第１の
特殊コードの後の信号のデータ数にもとづき前記第１の
端末の数を検出する第１の検出手段と、この第１の検出
手段の検出値が予め設定した所定回数連続して等しくな
ることを検出し、該検出により第１の検出手段の検出値
を真の第１の端末数として取り込む手段と、前記複数の
ノードを経た信号のうちの前記第２の特殊コードの後の
信号のデータ数にもとづき前記第２の端末の数を検出す
る第２の検出手段と、この第２の検出手段の検出値が予
め設定した所定回数連続して等しくなることを検出し、
該検出により第２の検出手段の検出値を真の第２の端末
数として取り込む手段と、を更に具えるようにする。

〔作用〕

メインコントローラは、例えば、第１の特殊コード、第
２の特殊コード、第２の端末数より充分多いデータ数
（例えばビット数）ｍの信号を順次含む端末数検出用の
信号を何回も繰り返し出力する。

各ノードはこの信号を受信すると第１の特殊コードと第
２の特殊コードの間に当該ノードに接続された第１の端
末（例えばセンサ）の数に対応するビット数の信号を付
加し、第２の特殊コードの後の信号から当該ノードに接
続された第２の端末（例えばアクチュエータ）の数に対
応するデータ数の信号を抜き取る。

このようにして処理された全てのノードを通過した端末
数検出用の信号をメインコントローラは入力し、第１の
特殊コードの後の信号のデータ数から第１の端末の数を
検出する。また、第２の特殊コードの後に付加したデー
タ数ｍからメインコントローラに入力された第２の特殊
コードの後の信号のデータ数を減算し、そのビット数か
ら第２の端末の数を検出する。

上記各検出値は一旦ラッチされ、この後、次に受信した
端末数検出用の信号から求めた第１および第２の端末数
との一致がそれぞれ検出される。このような一致検出処
理が繰り返し実行され、上記一致が予め設定した所定回
数連続したときに、これを検出し、該検出によってラッ
チした各検出値を真の第1,第２の端末数として取り込
む。

〔実施例〕

以下、添付図面を参照してこの発明の一実施例を詳細に
説明する。

第２図はこの発明の直列制御装置の端末数検出装置が適
用される直列制御装置の全体構成を示したものである。
この直列制御装置は例えばプレスの集中制御システムに
適用されるものである。この直列制御装置において、メ
インコントローラ100は例えば図示しないプレスのコン
トローラ部に配設されプレス各部を統轄管理するもので
ある。センサ群１−1,1−2,…１−Ｎはプレスの各部に
配設され、プレスの各部の状態を検出するものである。
アクチュエータ群２−1,2−2,…２−Ｎはプレスの各部
に配設され、プレスの各部を制御するものである。この
構成において、センサ群１−１とアクチュエータ群２−
１はノード10−１に接続され、センサ群１−２とアクチ
ュエータ群２−２はノード10−２に接続され、センサ群
１−３とアクチュエータ群２−３はノード10−３に接続
され、以下同様にセンサ群１−4,1−5,…１−Ｎおよび
アクチュエータ群２−4,2−5,…２−Ｎはノード10−4,1
0−5,…10−Ｎにそれぞれ接続される。

センサ群１−1,1−2,…１−Ｎの各センサ（第１の端
末）から出力されたプレス各部の状態を示す信号は各ノ
ード10−1,10−2,…10−Ｎを介してメインコントローラ
100に送出され、メインコントローラ100において収集処
理される。

アクチュエータ群２−1,2−2,…２−Ｎの各アクチュエ
ータ（第２の端末）に対する信号はメインコントローラ
100において生成され、各ノード10−1,10−2,…10−Ｎ
を介して各アクチュエータ群２−1,2−2,…２−Ｎに送
出され、これにより各アクチュエータ群２−1,2−２…
２−Ｎの各アクチュエータが制御される。

第３図はメインコントローラ100の送信側の構成を示す
ものである。

第３図において、ノーマル送信回路101は各ノードに接
続されたセンサ群１−1,1−2,…１−Ｎおよびアクチュ
エータ群２−1,2−2,…２−Ｎの制御等の通常の動作を
実行するものである。すなわち、ノーマル送信回路101
は各ノードに接続されたアクチュエータ群２−1,2−2,
…２−Ｎをそれぞれ制御するデータを含むデータ信号を
発生し、このデータ信号をスイッチSW1の接点Ｂ−A,ラ
インl₀,l₁,l₂,l₃,…lN−１を介して各ノード10−1,10−
2,…10−Ｎに順次送出する。なお、ノーマル送信回路10
1の詳細はこの発明の要旨ではないので、これ以上の説
明は省略する。

システム立上げ時において、制御回路107はスイッチSW1
を図示の状態（Ａ−Ｂ）から状態（Ａ−Ｃ）に切換える
とともにSTI生成回路102を起動する。STI生成回路102は
第１のスタートコードSTIを生成するもので、制御回路1
07からの起動により第１のスタートコードSTIの生成を
開始し、第１のスタートコードSTIを出力する。STI生成
回路102から出力された第１のスタートコードSTIはセレ
クタ回路SE1、スイッチSW1の接点（Ｃ−Ａ）を通ってラ
インl₀から出力される。

STI生成回路102から第１のスタートコードSTIの送出が
終了すると、このSTI生成回路102の出力によりSTO生成
回路103が起動される。STO生成回路103は第２のスター
トコードSTOを生成するもので、第２のスタートコードS
TOを生成し、この第２のスタートコードSTOを出力す
る。この第２のスタートコードSTOはセレクタ回路SE1、
スイッチSW1の接点（Ｃ−Ａ）を介して出力ラインl₀に
出力される。

STO生成回路103から第２のスタートコードSTOの送出が
終了すると、このSTO生成回路103の出力によりｍビット
ゼロ生成回路104が起動される。ｍビットゼロ生成回路1
04はｍビットの間「０」を生成し、出力する。ここでｍ
はこのシステムで用いられる全アクチュエータの数より
も充分多いビット数に設定されている。ｍビットゼロ生
成回路104の出力は符号化回路1000を経てセレクタ回路S
E1、スイッチSW1の接点（Ｃ−Ａ）を介して出力ラインl
₀に出力される。この符号化回路は例えば、０というビ
ットは01という２ビットに、１というビットは10という
２ビットにすることによりSTIなどの特殊コードと識別
する為のものである。尚、STIなどの特殊コードは０ま
たは１が３ビット以上続いたコードである。

ｍビットゼロ生成回路104からｍビットの「０」の出力
が終了すると、このｍビットゼロ生成回路104の出力に
よりSP生成回路105が起動される。SP生成回路105はスト
ップコードSPを生成するもので、ストップコードSPを生
成し、このストップコードSPを出力する。このストップ
コードSPはセレクタ回路SE1、スイッチSW1の接点（Ｃ−
Ａ）を介して出力ラインl₀に出力される。

CRC生成回路106はSTI生成回路102、STO生成回路103、ｍ
ビットゼロ生成回路104、SP生成回路105の出力にもとづ
き、データ誤りチェックのためのCRCコードを生成す
る。このCRC生成回路106で生成されたCRCコードはSP生
成回路105によるストップコードの送出終了に同期して
出力される信号によりCRC生成回路106から出力される。
このCRCコードはセレクタ回路SE1、スイッチSW1の接点
（Ｃ−Ａ）を介して出力ラインl₀に出力される。

CRC生成回路106からCRCコードの送出が終了すると、こ
のCRC生成回路106の出力によりエラー識別コード生成回
路108が起動される。エラー識別コード生成回路108は、
各ノードでエラーを検出した場合、そのノードで所定の
エラー識別コードを出力させるために設けたものであ
り、エラー識別コード生成回路108では、全て“0"レベ
ルのエラー識別コードを発生する。このエラー識別コー
ドは、セレクタ回路SE1,スイッチSW1の接点（Ｃ−Ａ）
を介して出力ラインl₀に出力される。尚、この場合、或
るノードでエラーが検出された場合、該エラー識別コー
ドはそのノードで全て“1"にされて出力される。

このようにして、メインコントローラ100の出力ラインl
₀には、メインコントローラ100の立上げ時において、第
４図に示すような、第１のスタートコードSTI、第２の
スタートコードSTO、ｍビットの「０」の符号化データD
O、ストップコードSP、CRCコード、エラー識別コード
（all“0"）が順次連なる信号が初期フレームとして出
力される。

この初期フレーム信号は、上記装置の立上げ時、メイン
コントローラ100から所定の周期で何回も繰り返し送出
される。そして、これら何回も繰り返し送出される初期
フレーム信号にもとづき各ノード10−1,10−2,…10−Ｎ
に接続されたセンサ群１−1,1−2,…１−Ｎ、アクチュ
エータ群２−1,2−2,…２−Ｎに属するセンサおよびア
クチュエータの数が検出される。

第５図はノード10−1,10−2,…10−Ｎの詳細構成を示し
たものである。第５図に示すノード10は初段のノード10
−１を示している。なお、他のノード10−2,…10−ｎも
ノード10と同一構成である。

以下、このノード10の動作を第６図、第７図に示すタイ
ミングチャートを参照して説明する。なお、第６図はこ
のノードで付加されるデータのデータ列長ｊ、すなわち
センサ群１に含まれるセンサの数ｊがこのノードで抜き
取られるデータのデータ列長ｉ、すなわちアクチュエー
タ群２に含まれるアクチュエータの数ｉより多い場合
（ｊ≧ｉ）を示し、第７図はこのノードで付加されるデ
ータのデータ列長ｊ、すなわちセンサ群１に含まれるセ
ンサの数ｊがこのノードで抜き取られるデータのデータ
列長ｉ、すなわちアクチュエータ群２に含まれるアクチ
ュエータの数ｉより少ない場合（ｊ＜ｉ）を示してい
る。受信回路11はメインコントローラ100からラインl₀
を介して送出された信号を受信する。この信号は上述し
たように第１のスタートコードSTI、第２のスタートコ
ードSTO、ｍビットの「０」の符号化データDO、ストッ
プコードSP、CRCコードおよびエラー識別コードが順次
連なる信号である。この信号が第６図（ａ）および第７
図（ａ）に示される。

受信回路11で受信された入力信号（第６図（ａ）、第７
図（ａ））は2iビットシフト回路20で2iビット遅延され
（第６図（ｂ）、第７図（ｂ））、また、2jビットシフ
ト回路21で2jビット遅延される（第６図（ｃ））、第７
図（ｃ））。2iビットシフト回路20から出力される信号
に含まれる第１のスタートコードSTIは、スイッチSW5の
接点Ｅに加えられる。ここでスイッチSW5は接点Ａを接
点Ｅに接続する状態（Ａ−Ｅ）になっているので（第６
図（ｆ）、第７図（ｆ））、スイッチSW5の接点Ａには2
iビットシフト回路20から出力される第１のスタートコ
ードSTIがまず現われる。この第１のスタートコードSTI
は送信回路17、ラインl₁を介して後段のノードに出力さ
れる。（第６図（ｇ）、第７図（ｇ））。

2iビットシフト回路20から出力される第１のスタートコ
ードSTIはSTI検出回路12aに加えられ、STI検出回路12a
により第１のスタートコードSTIが検出されると制御回
路18はスイッチSW5を状態（Ａ−Ｂ）に切換える。これ
により付加データ生成回路16から出力されるセンサ群１
からの付加データが接点Ａに現われる。したがって、送
信回路17からは上述した第１のスタートコードSTIに続
いて付加データ生成回路16からの付加データが出力され
る（第６図（ｇ）、第７図（ｇ））。付加データ生成回
路16では、センサ群１のｊビットのデータを2jビットに
符号化して出力する。

付加データ生成回路16からの2jビットの付加データの送
出が終了すると、制御回路18はスイッチSW5を状態（Ａ
−Ｂ）から接点Ａが接点Ｄに接続される状態（Ａ−Ｄ）
に切換える（第６図（ｆ）、第７図（ｆ））。

2jビットシフト回路15から出力される信号に含まれる第
２のスタートコードSTOがSTO検出回路12bにより検出さ
れると、制御回路18によりスイッチSW4はオンにされ
（第６図（ｅ）、第７図（ｅ））、2jビットシフト回路
15から出力されるデータD0（第６図（ｄ）、第７図
（ｄ））のうち、このノード10に接続されたアクチュエ
ータ群２の各アクチュエータに送出する2iビットのデー
タがラッチ回路19にラッチされる。このラッチ回路19に
ラッチされたデータはその後エラー検出回路256でエラ
ーが検出されなかった場合、アクチュエータ駆動信号生
成回路14bで2iビットがｉビットに複号化された後、ア
クチュエータ群２の各アクチュエータに送出される。こ
こでデータD0は前述したように全て「０」に対応する信
号であり、アクチュエータ群２に送出されるデータも全
て「０」である。したがって、この場合アクチュエータ
群２の各アクチュエータは動作しない。

なお、スイッチSW3が状態（Ａ−Ｄ）に切換わった状態
において2jビットシフト回路15から出力される信号（第
６図（ｄ）、第７図（ｄ））に入力データが含まれてい
る場合はこの入力データ（当該ノードより前段のノード
の入力データ）がスイッチSW5の接点Ａに現われ、この
入力データが当該ノードで入力された入力データDIに続
いて通信回路17を介して出力される（ノード10−2,10−
3,…10−Ｎではこのように動作する）。

またSTO検出回路12bにより、2jビットシフト回路15から
出力される信号に含まれる第２のスタートコードSTOが
検出されると、制御回路18によりスイッチSW5は状態
（Ａ−Ｄ）から接点Ａが接点Ｃに接続される状態（Ａ−
Ｃ）切換えられる（第６図（ｆ）、第７図（ｆ））。

スイッチSW5が状態（Ａ−Ｃ）に切換えられると、スイ
ッチSW5の接点Ａに、2jビットシフト回路21から出力さ
れるアクチュエータ群２に出力するデータを抜き取った
残りの出力データが現われ、この出力データが2jビット
シフト回路15から出力される第２のスタートコードSTO
に続いて送信回路17から出力され、続いてストップコー
ド信号SPが出力される（第６図（ｇ）、第７図
（ｇ））。

2jビットシフト回路15から出力されるストップコードSP
はSP検出回路13で検出され、これにより制御回路18はス
イッチSW5を状態（Ａ−Ｃ）から状態（Ａ−Ｆ）に切換
える。

一方、CRCコード生成回路14はSTI検出回路12aの出力に
もとづき新たなCRCコードを生成している。このCRCコー
ド生成回路14で生成されたCRCコードはスイッチSW5の接
点Ｆを介して接点Ａに現われ、上述したストップコード
SPに続いて送信回路17から出力ラインl₁に出力される
（第６図（ｇ）、第７図（ｇ））。

このCRCコードの送出が終了すると、制御回路18はスイ
ッチSW5を状態（Ａ−Ｆ）から（Ａ−Ｇ）に切替える。E
RRコード発生回路25は、当該ノードでエラーが検出され
た場合、2jビットシフト回路21から出力されるエラー識
別コードERRを全て“1"にして出力する。エラーが検出
されない場合は、エラー識別コードERRをオール“0"の
まま出力する。このエラー識別コードERRはスイッチSW5
の接点Ｇを介して接点Ａに現われ、上記CRCコードに続
いて送信回路17から出力ラインl₁に出力される。第６図
（ｇ），第７図（ｇ））。

このようにして各ノード10−1,10−2,…10−Ｎにおいて
は、入力信号の第１のスタートコードSTIのあとに当該
ノードに接続されるセンサ群１−1,1−2,…１−Ｎから
のセンサの数に対応するビット数の信号DIが付加され、
第２のスタートコードSTOのあとに続くデータDOから当
該ノードに接続されるアクチュエータ群２−1,2−2,…
２−Ｎに対する各アクチュエータの数に対応するビット
数の信号が抜き取られる。

そして、ノード10−1,10−2,…10−（Ｎ−１）を経て、
ノード10−Ｎから出力される信号は、第８図に示すよう
な状態となって、ラインlNを介して第１図に示すメイン
コントローラ100の入力回路110に入力される。

第１図は、メインコントローラ100の受信側の構成を示
すもので、入力回路110は、該入力信号に対して所定の
復調処理を加えた後、該信号をSW2に入力する。また、
ノーマル受信回路111は、第３図に示したノーマル送信
回路101に対応するもので、ノーマル受信回路111は各ノ
ードに接続されたセンサ群１−1,1−2,…１−Ｎの検出
信号に対応する検出データをラインlNを介して受入し、
これら検出データに基づき装置各部の状態を判定する
等、通常の受信処理を実行するものである。このノーマ
ル受信回路111の詳細についても、本発明とは直接関係
しないので、これ以上の説明は省略する。

ここで、第４図に示した初期フレーム信号がメインコン
トローラ100の送信側（第３図参照）から送出され、第
８図に示すような初期フレーム信号がメインコントロー
ラ100の受信側に入力されたときには、スイッチSW2は状
態（Ａ−Ｃ）側に切替っており、これにより、まず、入
力信号に含まれるスタートコードSTIがSTI検出回路112
で検出される。この検出信号はディレイ回路113に入力
され、該ディレイ回路113によって検出信号がSTOコード
のビット数に対応する時間だけ遅延される。そして、こ
の遅延信号によって、DIカウンタ114をオンにする。

一方、STO検出回路115は入力信号に含まれる第２のスタ
ートコードSTOを検出し、該検出信号によってDIカウン
タ114をオフする。

すなわち、DIカウンタ114はスタートコードSTIに続くデ
ータDIのビット数を計数し、この計数は入力信号に含ま
れる第２のスタートコードSTOがSTO検出回路115で検出
されるまで続けられる。結局、DIカウンタ114ではスタ
ートコードSTIに続く符号化データDIの全ビット数2LIの
半分LIが計数される。このDIカウンタ114の計数値LIは
ノード10−1,10−2,…10−Ｎに接続されたセンサ群１−
1,1−2,…１−Ｎに含まれるすべてのセンサの数に対応
している。

他方、ディレイ回路116では、STOコードの検出信号をス
トップコードSPのビット数に対応する時間だけ遅延し、
この遅延信号によってD0カウンタ117をオンする。

SP検出回路118は、入力信号に含まれるストップコードS
Pを検出し、この検出信号によってD0カウンタ117をオフ
する。

すなわち、D0カウンタ117は第２のスタートコードSTOに
続くデータD0のビット数を計数し、この計数は入力信号
に含まれるストップコードSPがストップコード検出回路
118で検出されるまで続けられる。結局D0カウンタ117は
第２のスタートコードSTOに続くデータD0の全てのビッ
ト数2L0の半分LOを計数し、この計数値L0を減算回路119
に入力する。

減算回路119は、第３図に示したｍビットゼロ生成回路1
04で付加したビット数ｍからD0カウンタ117で計数した
ビット数L0を減算する。この減算値LAはノード10−1,10
−2,…10−Ｎに接続されたアクチュエータ群２−1,2−
2,…２−Ｎに含まれるすべてのアクチュエータの数に対
応している。

エラーチェック回路120は入力信号に含まれるCRCコード
を調べることにより入力信号にデータ誤りがないか否か
を調べるとともに、入力信号に含まれるエラー識別コー
ドERRを調べる。そして、CRCコードにデータ誤りがある
とき、またはエラー識別コードERRがオール“1"である
ときエラー検出信号ECHを出力する。

フレームエンド検出回路121は、初期フレーム信号のエ
ンドビット、すなわちエラー識別コードERRの最終ビッ
トを検出し、フレームエンド検出信号FEを出力する。デ
ィレイ回路122は、このフレームエンド検出信号FEを所
定時間遅延し、信号FEDを出力する（第８図参照）。

RIレジスタ123は、スイッチ回路124がオンになったとき
に、DIカウンタ114のカウント値LIをラッチするもので
ある。スイッチ回路124のオン・オフ態様については後
で詳述するが、スイッチ回路124はアンド回路125によっ
て、エラー検出信号ECHが“L"のときディレイ回路122の
出力信号FEDのタイミングでオンされるものである。し
たがって、DIカウンタ114がカウントを終えたときに
は、RIレジスタ123には通常前回初期フレームによるDI
カウント値LIがラッチされている。

比較回路126は、DIカウンタ114のカウント値LIとRIレジ
スタのラッチ値（通常は前回のDIカウント値がラッチさ
れている）とを比較し、これらが一致したとき一致検出
信号▲▼を出力する。

アンド回路127には、この一致検出信号▲
▼、エラーチェック検出信号ECH、フレームエンド検出
信号FE、および比較回路129の出力信号NKIが入力され、
これら入力信号に下記条件が成立したときクロック信号
CKを発生する。

▲▼・▲▼・FE・▲▼ このクロック信号CKはカウンタ128に入力され、該クロ
ック信号CKよってカウンタ128は計数値を＋１する。こ
のカウンタ128はクロック信号CKを所定値Ｎまで計数す
るものであり、Ｎまでカウントした後は、NKIが“H"で
あるためクロック信号CKは“L"のままで、リセット信号
RSTも“H"にならないのでカウント値はＮのままであ
る。

カウンタ128のカウント値ＣNは比較回路129に入力され
る。比較回路129は該カウント値ＣNを前記所定値Ｎと比
較し、ＣN＜Ｎのときは“L"、ＣN＝Ｎのとき“H"となる
信号NKIを出力する。

すなわち、アンド回路125は、エラーチェック信号ECHが
“L"で、FED信号が“H"で、かつNKI信号が“L"（ＣN＜
Ｎ）のとき、その出力が“H"となり、このときスイッチ
回路124およびスイッチ回路140をオンにする。

また、アンド回路127は、エラーチェック信号ECHが“L"
で、FED信号が“H"で、一致検出信号▲▼が
Ｌ（一致が検出されたとき）で、かつNKI信号がＬ（ＣN
＜Ｎ）のとき、クロック信号CKを出力する。

また、カウンタ128に対するリセット信号RSTは、アンド
回路130およびオア回路131によって▲▼・SAMEI
・▲▼・FEの論理条件が成立したとき、または初
期リセット信号が入力されたとき“H"となり、カウンタ
128をリセットする。

また、比較回路129の出力NKIはスイッチ回路132に入力
されている。スイッチ回路132はNKI信号が“H"のとき、
すなわちＣN＝Ｎのときオンとなって、RIレジスタ123の
ラッチ内容をノーマル受信回路111に入力する。

他方、アクチュエータ数LAを計測する側の構成、すなわ
ちスイッチ回路140、R0レジスタ141、スイッチ回路14
2、比較回路143、アンド回路144,145、オア回路146、カ
ウンタ147、比較回路148も上述したのと、全く同じ論理
によって動作する。

以下、第９図にしたがって、センサ数LIを計測する側の
構成の動作を説明する。

第９図において、１回目の初期フレーム信号を受入した
とき、DIカウンタ114の出力値LIはNaとなっている。こ
の、第１回の初期フレーム受信のときには、RIレジスタ
123のラッチ値は通常初期値であるため、比較回路126は
不一致を検出し、信号▲▼を“H"にする。し
たがって、アンド回路127からはクロック信号CKは出力
されず、この場合カウンタ128のカウント値は０のまま
である。また、この場合、エラー検出信号ECHが“L"で
あるため、スイッチ回路124はFED信号のタイミングでオ
ンとなり、このとき、DIカウンタ114のカウント値NaをR
Iレジスタ123にロードする。

第２回目の初期フレーム信号を受信したときには、DIカ
ウンタ114は前記同様のNaをカウントし、これにより比
較回路126は一致を検出し、出力▲▼を“L"
とする。したがって、アンド回路127からクロック信号C
Kが出力され、カウンタ128はカウント値を＋１する。こ
の場合、前記同様、エラー検出信号ECHが“L"であるた
め、DIカウンタ114のカウント値NaがFED信号のタイミン
グでRIレジスタ123にロードされる。

第３回目の初期フレーム信号を受信したときには、DIカ
ウンタ114は前記とは異なる値Nbを計数している。した
がって、比較回路126は不一致を検出し、その出力▲
▼を“H"にする。また、この場合エラーチェッ
ク信号ECHは“H"である。したがって、アンド回路127
は、ECHが“H"と、▲▼が“H"との２つの条
件によってそのゲート論理が成立せず、アンド回路127
からはクロック信号CKが発生されない。したがって、こ
の場合、カウンタ128はカウントアップされず、またRST
も出力されないので、前の計数値「１」を維持する。ま
た、この場合、エラーチェック信号ECHが“H"であるの
で、アンドゲート125の出力は“L"であり、したがっ
て、DIカウンタ114の計数値NbはRIレジスタ123へ転送さ
れない。

第４回目の初期フレーム受信時には、DIカウンタ114の
計数値は前記とは異なる値Ncとなっている。したがって
比較回路126は不一致を検出し（この場合RIレジスタの
内容＝Na）、その出力▲▼を“H"とする。ま
た、このときは、エラーチェック信号ECHが“L"である
ので、アンドゲート130のゲート論理が成立し、カウン
タ128は初期値０にリセットされる。また、DIカウンタ1
14のカウント値NcがRIレジスタ123にロードされる。

第５回目の受信時には、DIカウンタ114の計数値はNaと
なっている。この計数値Naは、このときのRIレジスタの
ラッチ内容Ncと異っているので、前記同様信号▲
▼は“H"となる。また、このときも信号ECHが“L"
であるので、カウンタ128はアンドゲート130によってリ
セットされる。また、DIカウンタ114のカウント値NaはR
Iレジスタ123にロードされる。

第６回目の受信時には、DIカウンタ114のカウント値は
前回と同じNaであるので、信号▲▼は“L"と
なり、またエラーチェック信号ECHも“L"であるので、
カウンタ128が１つカウントアップされるとともに、DI
カウンタのカウント値NaがRIレジスタ123にロードされ
る。

これ以降、エラーチェック信号ECHが“L"で、かつDIカ
ウンタ114の計数値がNaである受信状態がしばらく続
き、第ｎ回目の初期フレーム受信時にカウンタ128の計
数値がＮまでカウントアップしたとする。

この結果、比較回路129はＣN＝Ｎを検出し、出力信号NK
Iを“H"にする。これによりスイッチ回路132がオンとな
り、この時点のRIレジスタ123の内容、すなわち計数値N
aがノーマル受信回路111に入力される。ノーマル受信回
路111では、入力された値Naにより、全ノードに含まれ
るセンサ数を判定する。尚、比較回路129の出力NKIが一
旦、“H"になった後は、アンドゲート127,125、および1
30の論理条件は全て成立しなくなり、したがって、これ
以降カウンタ128のカウント値はＮのままであり、またR
Iレジスタ123のラッチ内容も変化しない。

アクチュエータ数LAに関しても、上記と全く同様であ
り、エラーチェック信号ECHがＬでかつ減算回路119の出
力値が等しい状態がＮ回連続したとき、初めて、その値
LAをノーマル受信回路111に入力するようにする。ノー
マル受信回路111では、該入力信号によって全ノードに
含まれるアクチュエータ数を認知する。

このように、この実施例では、エラーが発生していない
初期フレームの計数値がＮ回連続して等しいとき、セン
サ数およびアクチュエータ数に係わる計数値を真の値と
して取り込むようにしたので、ノイズの混入が多い悪環
境下においても、全センサ数および全アクチュエータ数
を正確に検出できるようになる。

さらに、この実施例において、各ノードは、メインコン
トローラ100からノーマル送信回路101の出力を受入した
場合においても上述したセンサ数およびアクチュエータ
数等の端末数の検出時と同様に動作を行うので、端末数
検出のための特別の回路を設ける必要がない。すなわ
ち、メインコントローラ100の構成を変更するだけで各
ノードの構成は変更することなく本願の発明を実施例す
ることができる。

〔発明の効果〕

以上説明したようにこの発明によれば、ノイズの多い悪
環境下においてもノードに接続される端末数を容易にか
つ短時間に、しかも正確に検出することができ、システ
ムの動作を正確にし、かつ安全にシステムを立ち上げる
ことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例にかかわるメインコントロ
ーラの受信側の構成の一例を示すブロック図、第２図は
この実施例が適用される直列制御装置の全体構成を示す
ブロック図、第３図はこの発明の一実施例にかかわるメ
インコントローラの送信側の構成の一例を示すブロック
図、第４図はメインコントローラから出力された時点の
初期フレーム信号のプロトコル例を示す図、第５図は同
実施例にかかわるノードの一例を示すブロック図、第６
図、第７図は第５図に示したノードの動作を説明するタ
イミングチャート、第８図はメインコントローラに入力
される時点における初期フレーム信号のプロトコル例を
示す図、第９図は第１図に示したメインコントローラの
動作を説明する経時的な図表である。１−１〜１−Ｎ……センサ群、２−１〜２−Ｎ……アク
チュエータ群、10,10−1,〜10−Ｎ……ノード、11……
受信回路、12a,112……STI検出回路、12b,115……STO検
出回路、13,118……SP検出回路、14……CRCコード生成
回路、15,21……2jビットシフト回路、16……付加デー
タ生成回路、17……送信回路、19……ラッチ回路、20…
…2iビットシフト回路、100……メインコントローラ、1
01……ノーマル送信回路、102……STI生成回路、103…
…STO生成回路、104……ｍビットゼロ生成回路、105…
…SP生成回路、106……CRC生成回路、107……ノーマル
受信回路、114……DIカウンタ、117……D0カウンタ、12
0……エラーチェック回路、123……RIレジスタ、126,12
9,143,148……比較回路、128,147……カウンタ。

Claims

【特許請求の範囲】

【請求項１】複数のノードを直列に接続するとともに、
該複数のノードをメインコントローラを含んで閉ループ
状に接続し、各ノードにはそれぞれ１乃至複数の第１の
端末と１乃至複数の第２の端末が接続される直列制御装
置において、前記メインコントローラは、第１の特殊コードと第２の
特殊コードを含む信号を複数回送出する送出手段を含
み、前記各ノードは当該ノードに接続される第１の端末の数
に対応するデータ数の信号を前記第１の特殊コードの後
に付加し、当該ノードに接続される第２の端末の数に対
応するデータ数の信号を前記第２の特殊コードの後の信
号から抜き取る手段を含み、前記メインコントローラは、前記複数のノードを経た信号のうちの前記第１の特殊コ
ードの後の信号のデータ数にもとづき前記第１の端末の
数を検出する第１の検出手段と、この第１の検出手段の検出値が予め設定した所定回数連
続して等しくなることを検出し、該検出により第１の検
出手段の検出値を真の第１の端末数として取り込む手段
と、前記複数のノードを経た信号のうちの前記第２の特殊コ
ードの後の信号のデータ数にもとづき前記第２の端末の
数を検出する第２の検出手段と、この第２の検出手段の検出値が予め設定した所定回数連
続して等しくなることを検出し、該検出により第２の検
出手段の検出値を真の第２の端末数として取り込む手段
と、を更に含む直列制御装置の端末数検出装置。
【請求項２】前記送出手段は、第１の特殊コード、第２
の特殊コード、第２の端末数より充分多いデータ数ｍの
信号を順次含む信号を出力し、前記第２の検出手段は、前記データ数ｍから第２の特殊
コードの後の信号のデータ数を減算し、その減算値から
第２の端末の数を検出する請求項（１）記載の直列制御
装置の端末数検出装置。