JPH0784876A - データ記憶装置のマトリックス構造 - Google Patents
データ記憶装置のマトリックス構造Info
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- JPH0784876A JPH0784876A JP6193898A JP19389894A JPH0784876A JP H0784876 A JPH0784876 A JP H0784876A JP 6193898 A JP6193898 A JP 6193898A JP 19389894 A JP19389894 A JP 19389894A JP H0784876 A JPH0784876 A JP H0784876A
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
Abstract
(57)【要約】
【目的】 本発明は、マトリックス状に配置されたデー
タ記憶装置への保護記憶タスクの分散を可能にするデー
タ記憶システム構造を提供するものである。 【構成】 複数バスのネットワークを介して互いに通信
するために相互に接続されたインテリジェント記憶ノー
ドのマトリックスからなるデータ記憶システム。この複
数バスによるネットワークには、対応する複数のホスト
システムプロセッサとデータを送受信する複数の第１バ
スと、各々が第１バスの各バスと交差する複数の第２バ
スがある。ノードは各交点に配置されている。また、記
憶ノードは、それぞれ磁気ディスク駆動装置などのデー
タ記憶装置とプロセッサおよびバッファメモリを具備
し、これにより、ノードプロセッサは、ネットワーク内
の他のノードにおけるデータの記憶および検索を調整で
きるだけでなく、そのノードにおけるデータの記憶およ
び検索を制御する。
タ記憶装置への保護記憶タスクの分散を可能にするデー
タ記憶システム構造を提供するものである。 【構成】 複数バスのネットワークを介して互いに通信
するために相互に接続されたインテリジェント記憶ノー
ドのマトリックスからなるデータ記憶システム。この複
数バスによるネットワークには、対応する複数のホスト
システムプロセッサとデータを送受信する複数の第１バ
スと、各々が第１バスの各バスと交差する複数の第２バ
スがある。ノードは各交点に配置されている。また、記
憶ノードは、それぞれ磁気ディスク駆動装置などのデー
タ記憶装置とプロセッサおよびバッファメモリを具備
し、これにより、ノードプロセッサは、ネットワーク内
の他のノードにおけるデータの記憶および検索を調整で
きるだけでなく、そのノードにおけるデータの記憶およ
び検索を制御する。
Description
【０００１】
【産業上の利用分野】本発明は、データ記憶システムに
関し、これをさらに詳細に述べると、マトリックス状に
配置されたデータ記憶装置への保護記憶タスクの分散を
可能にするデータ記憶システム構造に関する。
関し、これをさらに詳細に述べると、マトリックス状に
配置されたデータ記憶装置への保護記憶タスクの分散を
可能にするデータ記憶システム構造に関する。
【０００２】
【従来の技術】ディスク配列記憶システムは、現在パー
ソナルコンピュータやワークステーションで使用されて
いる５．２５または３．５インチディスク駆動装置など
の複数のハードディスク駆動装置を具備しており、これ
らのディスク駆動装置は並列に動作を行うため、ホスト
システムからは１台の大容量ディスク駆動装置のように
見える。多くのディスク駆動装置に数台を組み込んで、
非常に多くのディスク配列設計が考えられる。それぞれ
異なる属性、利益、欠点を有する配列設計が、デイビッ
ド・Ａ・パターソン、ガース・ギブソン、ランディ・Ｈ
・カッツにより「低価格ディスクの冗長配列（ＲＡＩ
Ｄ） ケースＡ」（カリフォルニア大学 報告書Ｎｏ．
ＵＣＢ／ＣＳＤ ８７／３９１、１９８７年１２月）と
題された論文に掲載されている。ここに引用している論
文では、ディスク配列の説明と、１台の大容量磁気ディ
スクと比較したときのディスク配列の性能、信頼性、消
費電力、およびスカラビリティにおける改良点について
述べられている。
ソナルコンピュータやワークステーションで使用されて
いる５．２５または３．５インチディスク駆動装置など
の複数のハードディスク駆動装置を具備しており、これ
らのディスク駆動装置は並列に動作を行うため、ホスト
システムからは１台の大容量ディスク駆動装置のように
見える。多くのディスク駆動装置に数台を組み込んで、
非常に多くのディスク配列設計が考えられる。それぞれ
異なる属性、利益、欠点を有する配列設計が、デイビッ
ド・Ａ・パターソン、ガース・ギブソン、ランディ・Ｈ
・カッツにより「低価格ディスクの冗長配列（ＲＡＩ
Ｄ） ケースＡ」（カリフォルニア大学 報告書Ｎｏ．
ＵＣＢ／ＣＳＤ ８７／３９１、１９８７年１２月）と
題された論文に掲載されている。ここに引用している論
文では、ディスク配列の説明と、１台の大容量磁気ディ
スクと比較したときのディスク配列の性能、信頼性、消
費電力、およびスカラビリティにおける改良点について
述べられている。
【０００３】読出しおよび書込み機能、パリティの生成
およびパリティチェック、データの復元および再構成な
どの必須のまたは任意の動作を行う際に一つの配列内で
多くのデータ記憶装置の動作を調整するためには、複雑
な記憶管理技術が必要である。配列動作は、ハードウェ
ア配列構造などの配列動作を制御するために構成された
専用ハードウェア制御装置、あるいはソフトウェア配列
構造などのホストコンピュータシステムによって実行さ
れるソフトウェアルーチンによって管理できる。 ハー
ドウェア配列構造を用いた場合、データ記憶の信頼性お
よび可用性が向上し、さらに、ユーザアプリケーション
を修正しなくてもシステムの性能が向上する。ハードウ
ェア制御装置は、ホストシステムプロセッサからデータ
記憶タスクの多くを取り除くことから、ホストシステム
が他のアプリケーションおよびタスクを一層多く収容で
きるようになる。
およびパリティチェック、データの復元および再構成な
どの必須のまたは任意の動作を行う際に一つの配列内で
多くのデータ記憶装置の動作を調整するためには、複雑
な記憶管理技術が必要である。配列動作は、ハードウェ
ア配列構造などの配列動作を制御するために構成された
専用ハードウェア制御装置、あるいはソフトウェア配列
構造などのホストコンピュータシステムによって実行さ
れるソフトウェアルーチンによって管理できる。 ハー
ドウェア配列構造を用いた場合、データ記憶の信頼性お
よび可用性が向上し、さらに、ユーザアプリケーション
を修正しなくてもシステムの性能が向上する。ハードウ
ェア制御装置は、ホストシステムプロセッサからデータ
記憶タスクの多くを取り除くことから、ホストシステム
が他のアプリケーションおよびタスクを一層多く収容で
きるようになる。
【０００４】また、ソフトウェア配列構造を用いた場
合、既存のシステムハードウェアおよび記憶装置を配列
記憶システムとして利用できるようになる。高度コンピ
ュータシステムの高速化やパワーアップにより、多くの
ハードウェア配列構造からなる製品と拮抗するような性
能が実現されている。ソフトウェア配列構造は、ハード
ウェア配列構造よりも低いインプリメンテーションコス
トでこのような機能性を達成できるうえに、機器構成の
柔軟性も向上する。しかし、ホストプロセッサは依然デ
ータ記憶タスクの負担を負っている。
合、既存のシステムハードウェアおよび記憶装置を配列
記憶システムとして利用できるようになる。高度コンピ
ュータシステムの高速化やパワーアップにより、多くの
ハードウェア配列構造からなる製品と拮抗するような性
能が実現されている。ソフトウェア配列構造は、ハード
ウェア配列構造よりも低いインプリメンテーションコス
トでこのような機能性を達成できるうえに、機器構成の
柔軟性も向上する。しかし、ホストプロセッサは依然デ
ータ記憶タスクの負担を負っている。
【０００５】上記のハードウェアおよびソフトウェア配
列構造は、１台の大容量磁気ディスクを用いた場合と比
較して、性能、信頼性、消費電力、スカラビリティおよ
び容量の点で改良が見られる。しかし、このような改良
点があると同時に、絶えず増大するデータを記憶ならび
に管理し、且つホストプロセッサ、配列コントローラ、
および記憶装置を最も効率的かつ効果的な方法で使用し
なければならない。したがって、現世代ならびに次世代
のコンピュータシステム、特に多重プロセッサによるコ
ンピュータシステムのスピードとパワーを一層活用する
ために、さらにデータ記憶システムに対する改良が求め
られている。
列構造は、１台の大容量磁気ディスクを用いた場合と比
較して、性能、信頼性、消費電力、スカラビリティおよ
び容量の点で改良が見られる。しかし、このような改良
点があると同時に、絶えず増大するデータを記憶ならび
に管理し、且つホストプロセッサ、配列コントローラ、
および記憶装置を最も効率的かつ効果的な方法で使用し
なければならない。したがって、現世代ならびに次世代
のコンピュータシステム、特に多重プロセッサによるコ
ンピュータシステムのスピードとパワーを一層活用する
ために、さらにデータ記憶システムに対する改良が求め
られている。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、既存の記憶オプションに関する不都合な点を大
幅に克服する新型の実用的なデータ記憶システムを提供
することにある。
目的は、既存の記憶オプションに関する不都合な点を大
幅に克服する新型の実用的なデータ記憶システムを提供
することにある。
【０００７】本発明のさらに目的とするところは、各ノ
ードがネットワーク内の数ヵ所のノードにおけるデータ
記憶および検索動作の調整ができるような記憶装置とプ
ロセッサを有している相互接続されたノードによるネッ
トワークを備えた新型の実用的なデータ記憶システムを
提供することにある。
ードがネットワーク内の数ヵ所のノードにおけるデータ
記憶および検索動作の調整ができるような記憶装置とプ
ロセッサを有している相互接続されたノードによるネッ
トワークを備えた新型の実用的なデータ記憶システムを
提供することにある。
【０００８】本発明の別の目的は、多重記憶動作が並行
して行われ、各動作がネットワーク内の別のノードによ
って調整されるデータ記憶システムを提供することにあ
る。
して行われ、各動作がネットワーク内の別のノードによ
って調整されるデータ記憶システムを提供することにあ
る。
【課題を解決するための手段】本発明により、複数のバ
スにより互いに通信するために相互接続されたノードの
ネットワークからなるデータ記憶システムを提供する。
各ノードは、複数のバスのうち少なくとも１本のバスと
データの送受信を行うために接続された磁気ディスク駆
動装置などのデータ記憶装置と、そのノードにおけるデ
ータの記憶および検索を制御するためのバスに接続され
たノードプロセッサを具備している。さらに、このノー
ドプロセッサは、複数のバスを介したノードプロセッサ
および追加ノード間での通信により、ネットワーク内の
追加ノードに対応するデータ記憶装置におけるデータの
記憶および検索を制御できる。
スにより互いに通信するために相互接続されたノードの
ネットワークからなるデータ記憶システムを提供する。
各ノードは、複数のバスのうち少なくとも１本のバスと
データの送受信を行うために接続された磁気ディスク駆
動装置などのデータ記憶装置と、そのノードにおけるデ
ータの記憶および検索を制御するためのバスに接続され
たノードプロセッサを具備している。さらに、このノー
ドプロセッサは、複数のバスを介したノードプロセッサ
および追加ノード間での通信により、ネットワーク内の
追加ノードに対応するデータ記憶装置におけるデータの
記憶および検索を制御できる。
【０００９】前記実施例の複数バスには、対応する複数
のホストシステムプロセッサとのデータ送受信に用いら
れる複数の第１バスと、各々が第１バスの各バスと交差
する第２バスがある。また、前記ネットワークのノード
は、各交点に設けられている。このようなノードの各々
は、そのノードに対応する第１バスおよび第２バスとデ
ータ送受信を行うために接続されたディスク記憶装置
と、ネットワーク内の他のノードにおけるデータの記憶
および検索を制御できるだけでなく、前記ノードにおけ
るデータの記憶および検索の制御も行う前記ノードに対
応した第１バスおよび第２バスに接続されたプロセッサ
を具備している。
のホストシステムプロセッサとのデータ送受信に用いら
れる複数の第１バスと、各々が第１バスの各バスと交差
する第２バスがある。また、前記ネットワークのノード
は、各交点に設けられている。このようなノードの各々
は、そのノードに対応する第１バスおよび第２バスとデ
ータ送受信を行うために接続されたディスク記憶装置
と、ネットワーク内の他のノードにおけるデータの記憶
および検索を制御できるだけでなく、前記ノードにおけ
るデータの記憶および検索の制御も行う前記ノードに対
応した第１バスおよび第２バスに接続されたプロセッサ
を具備している。
【００１０】本発明の上記の目的とそれ以外の目的と、
特徴と、利益とは、下記の説明と添付図面とを読めば、
明らかになるであろう。
特徴と、利益とは、下記の説明と添付図面とを読めば、
明らかになるであろう。
【００１１】
【実施例】図１および２について説明すると、本発明に
よるデータ記憶システムを示すものである。図１の構造
では、ホストプロセッサ接続ブロック１２があり、これ
により、不図示の１台以上のホストシステムプロセッサ
への接続が可能になる。このホストプロセッサは、参照
符号Ｈ0、Ｈ1、Ｈ2、・・・Ｈmにより示されている。接
続ブロック１２は、ホストプロセッサＨ0、Ｈ1、Ｈ2、
・・・Ｈmをデータ記憶ノードのネットワーク１４に接
続する。ネットワーク１４には、行（横）方向に配置さ
れたＲ0〜Ｒmの数本のバスがあり、各バスは、ホストプ
ロセッサＨ0〜Ｈmの１台を記憶ノードのグループに接続
している。さらに、ネットワーク１４には、列（縦）方
向に配置されたＣ0〜Ｃnの数本のバスがある。各ノード
は、行方向と列方向の各バスの交点に位置する。これら
のノードは、一対の座標によって識別され、第１の座標
は、接続されている行方向のバスの番号を示し、第２の
座標は、接続されている列方向のバスの番号を示してい
る。ネットワークには、バスＲ0とバスＣ0との交点にあ
る（０，０）のノードから、バスＲmとバスＣnの交点に
ある（ｍ，ｎ）のノードまでが含まれている。
よるデータ記憶システムを示すものである。図１の構造
では、ホストプロセッサ接続ブロック１２があり、これ
により、不図示の１台以上のホストシステムプロセッサ
への接続が可能になる。このホストプロセッサは、参照
符号Ｈ0、Ｈ1、Ｈ2、・・・Ｈmにより示されている。接
続ブロック１２は、ホストプロセッサＨ0、Ｈ1、Ｈ2、
・・・Ｈmをデータ記憶ノードのネットワーク１４に接
続する。ネットワーク１４には、行（横）方向に配置さ
れたＲ0〜Ｒmの数本のバスがあり、各バスは、ホストプ
ロセッサＨ0〜Ｈmの１台を記憶ノードのグループに接続
している。さらに、ネットワーク１４には、列（縦）方
向に配置されたＣ0〜Ｃnの数本のバスがある。各ノード
は、行方向と列方向の各バスの交点に位置する。これら
のノードは、一対の座標によって識別され、第１の座標
は、接続されている行方向のバスの番号を示し、第２の
座標は、接続されている列方向のバスの番号を示してい
る。ネットワークには、バスＲ0とバスＣ0との交点にあ
る（０，０）のノードから、バスＲmとバスＣnの交点に
ある（ｍ，ｎ）のノードまでが含まれている。
【００１２】図示された構造のＨ0は、バスＲ0により記
憶ノード（０，０）〜（０，ｎ）に直接接続されてい
る。さらに、Ｈ0は、ノード（０，０）を通り、ノード
（１，０）〜（ｍ，０）などのバスＣ0上のすべての記
憶ノードにアクセスできる。同様に、ノード（０，１）
〜（０，ｎ）によって、プロセッサＨ0は、バスＣ1〜Ｃ
n上の各ノードにアクセスできる。ホストプロセッサＨ1
〜Ｈmの各々は、バスＲ1〜Ｒm上のすべての記憶ノード
に直接アクセスすることができ、また、相互に接続され
たノードを介してネットワーク１４上のすべての記憶ノ
ードにアクセスできる。
憶ノード（０，０）〜（０，ｎ）に直接接続されてい
る。さらに、Ｈ0は、ノード（０，０）を通り、ノード
（１，０）〜（ｍ，０）などのバスＣ0上のすべての記
憶ノードにアクセスできる。同様に、ノード（０，１）
〜（０，ｎ）によって、プロセッサＨ0は、バスＣ1〜Ｃ
n上の各ノードにアクセスできる。ホストプロセッサＨ1
〜Ｈmの各々は、バスＲ1〜Ｒm上のすべての記憶ノード
に直接アクセスすることができ、また、相互に接続され
たノードを介してネットワーク１４上のすべての記憶ノ
ードにアクセスできる。
【００１３】ホストプロセッサ接続ブロック１２は、ネ
ットワーク１４内の記憶装置が障害を起こしたとき、入
出力動作の指示を送り、エラー例外条件処理を行い、且
つデータを再構成するうえで必要なＲＡＩＤアルゴリズ
ムなどのグループ配列アルゴリズムを実行する論理回路
を有している。接続ブロック１２の論理回路の他の機能
には、システム管理によって行われた入力に対して実行
される診断およびグループアルゴリズムの初期化も含ま
れている。ハイパフォーマンスの構造では、ノードネッ
トワーク１４内の各行方向のバス（Ｒ0〜Ｒm）ごとに、
ホストプロセッサ接続ブロックが存在する。このハイパ
フォーマンスの構造では、複数の入出力コマンドおよび
データを、接続された行方向の複数のバス上を同時に送
信することも可能である。パフォーマンスが低い低コス
ト構造では、コマンドやデータが１本の行方向のバス上
で送信される。
ットワーク１４内の記憶装置が障害を起こしたとき、入
出力動作の指示を送り、エラー例外条件処理を行い、且
つデータを再構成するうえで必要なＲＡＩＤアルゴリズ
ムなどのグループ配列アルゴリズムを実行する論理回路
を有している。接続ブロック１２の論理回路の他の機能
には、システム管理によって行われた入力に対して実行
される診断およびグループアルゴリズムの初期化も含ま
れている。ハイパフォーマンスの構造では、ノードネッ
トワーク１４内の各行方向のバス（Ｒ0〜Ｒm）ごとに、
ホストプロセッサ接続ブロックが存在する。このハイパ
フォーマンスの構造では、複数の入出力コマンドおよび
データを、接続された行方向の複数のバス上を同時に送
信することも可能である。パフォーマンスが低い低コス
ト構造では、コマンドやデータが１本の行方向のバス上
で送信される。
【００１４】記憶ノード（０，０）〜（ｍ，ｎ）の各々
は、図２に示すように記憶装置、ノードプロセッサ、バ
ッファ、およびインタフェースロジックを有している。
ここでは、ネットワーク１４のノード（ｍ，ｎ）内に設
置されたプロセッサ、ディスク駆動装置、および関連す
る構成要素を示すブロック図を示している。
は、図２に示すように記憶装置、ノードプロセッサ、バ
ッファ、およびインタフェースロジックを有している。
ここでは、ネットワーク１４のノード（ｍ，ｎ）内に設
置されたプロセッサ、ディスク駆動装置、および関連す
る構成要素を示すブロック図を示している。
【００１５】図では、ノード（ｍ，ｎ）が、列方向のバ
スＣnに接続されたインタフェースＩ／Ｆ１、行方向の
バスＲmに接続された第２インタフェースＩ／Ｆ２、低
価格プロセッサＰ、データバッファＢ１、Ｂ２、Ｉおよ
びＢ３、データを記憶し検索するためのヘッドディスク
機構（ＨＤＡ）などの記憶素子Ｄを具備していることが
示されている。ノードプロセッサＰおよびデータバッフ
ァＢ１、Ｂ２、Ｉ、およびＢ３がインタフェースＩ／Ｆ
１に接続され、したがって、バス１で示されるノードバ
スによってネットワークバスＣnに接続されている。バ
ス２により示される第２バスは、ノードプロセッサＰ、
データバッファＢ１、Ｂ２、ＩおよびＢ３とインタフェ
ースＩ／Ｆ２の間を接続し、これにより、ネットワーク
バスＲmとの接続も行っている。さらに、読出し／書込
みバッファＢ３は、ノードと記憶素子Ｄとの接続も行っ
ている。ノード（０，０）〜（ｍ，ｎ）は、同様に構成
されている。
スＣnに接続されたインタフェースＩ／Ｆ１、行方向の
バスＲmに接続された第２インタフェースＩ／Ｆ２、低
価格プロセッサＰ、データバッファＢ１、Ｂ２、Ｉおよ
びＢ３、データを記憶し検索するためのヘッドディスク
機構（ＨＤＡ）などの記憶素子Ｄを具備していることが
示されている。ノードプロセッサＰおよびデータバッフ
ァＢ１、Ｂ２、Ｉ、およびＢ３がインタフェースＩ／Ｆ
１に接続され、したがって、バス１で示されるノードバ
スによってネットワークバスＣnに接続されている。バ
ス２により示される第２バスは、ノードプロセッサＰ、
データバッファＢ１、Ｂ２、ＩおよびＢ３とインタフェ
ースＩ／Ｆ２の間を接続し、これにより、ネットワーク
バスＲmとの接続も行っている。さらに、読出し／書込
みバッファＢ３は、ノードと記憶素子Ｄとの接続も行っ
ている。ノード（０，０）〜（ｍ，ｎ）は、同様に構成
されている。
【００１６】ノードプロセッサＰは、従来の意味では、
ネットワークプロトコル、バッファ管理、エラー回復お
よびヘッド位置決めなどの記憶媒体制御、データの符号
化／復号化および欠陥処理を制御する。ネットワークノ
ードの代表的な例は、小型コンピュータシステムインタ
フェース（ＳＣＳＩ）のディスク駆動装置である。
ネットワークプロトコル、バッファ管理、エラー回復お
よびヘッド位置決めなどの記憶媒体制御、データの符号
化／復号化および欠陥処理を制御する。ネットワークノ
ードの代表的な例は、小型コンピュータシステムインタ
フェース（ＳＣＳＩ）のディスク駆動装置である。
【００１７】動作中、１台以上のホストプロセッサから
配列記憶要求が受信され、これを実行するためにネット
ワーク１４内の指定ノードに送信される。配列動作の具
体例を挙げると、Ｈ0がＲＡＩＤレベル５の書込み動作
要求を送信できる。このコマンドは、直列接続用のパケ
ットモードまたは並列接続用のハンドシェークモードで
作成され、バスＲ0により適正なノードに送信される。
Ｈ0は、バスＲ0に常駐し、希望するノード（０，０）〜
（０，ｎ）のいずれのノードにも書込みコマンドを送信
できる。コマンドを受信するノードは、次の説明の中で
１次ノードと呼ばれ、他のネットワークノードは２次ノ
ードと呼ばれている。このコマンドには、１次ノードに
よって次に行われる読出し／書込み動作と関連のある２
次ノードに関する情報が含まれている。この読出し／書
込み動作は、ＲＡＩＤレベル５の書込みコマンドを完了
させるために必要である。１次ノードは、コマンドを受
信すると、エラー状態が発生しない限り、その動作を行
う責任を負っている。１次ノードは、変則的な状態に備
えて、該当するホストプロセッサにその状態を知らせ
る。
配列記憶要求が受信され、これを実行するためにネット
ワーク１４内の指定ノードに送信される。配列動作の具
体例を挙げると、Ｈ0がＲＡＩＤレベル５の書込み動作
要求を送信できる。このコマンドは、直列接続用のパケ
ットモードまたは並列接続用のハンドシェークモードで
作成され、バスＲ0により適正なノードに送信される。
Ｈ0は、バスＲ0に常駐し、希望するノード（０，０）〜
（０，ｎ）のいずれのノードにも書込みコマンドを送信
できる。コマンドを受信するノードは、次の説明の中で
１次ノードと呼ばれ、他のネットワークノードは２次ノ
ードと呼ばれている。このコマンドには、１次ノードに
よって次に行われる読出し／書込み動作と関連のある２
次ノードに関する情報が含まれている。この読出し／書
込み動作は、ＲＡＩＤレベル５の書込みコマンドを完了
させるために必要である。１次ノードは、コマンドを受
信すると、エラー状態が発生しない限り、その動作を行
う責任を負っている。１次ノードは、変則的な状態に備
えて、該当するホストプロセッサにその状態を知らせ
る。
【００１８】前記データ記憶システムにより、配列アル
ゴリズムおよび機能を実行するために必要なコンピュー
タ機能を、汎用型ネットワークの各ノードに分散するこ
とができる。このネットワークは、前記配列アルゴリズ
ムおよび最も共通した機能が各配列ノードで実行される
ように、インテリジェントディスク駆動装置によって構
成することも可能である。
ゴリズムおよび機能を実行するために必要なコンピュー
タ機能を、汎用型ネットワークの各ノードに分散するこ
とができる。このネットワークは、前記配列アルゴリズ
ムおよび最も共通した機能が各配列ノードで実行される
ように、インテリジェントディスク駆動装置によって構
成することも可能である。
【００１９】ホストシステムは、配列記憶動作のかなり
の負担が軽減される。さらに、配列要求をいくつか同時
に実行でき、各要求は、別の１次ノードによって処理さ
れる。このため、前記システムによって、１台のハード
ウェア制御装置を用いた記憶システムの能力を上回るよ
うな性能の向上が実現できる。
の負担が軽減される。さらに、配列要求をいくつか同時
に実行でき、各要求は、別の１次ノードによって処理さ
れる。このため、前記システムによって、１台のハード
ウェア制御装置を用いた記憶システムの能力を上回るよ
うな性能の向上が実現できる。
【００２０】前記システムの２つの主な属性について、
以下に述べる。
以下に述べる。
【００２１】１．各ノードが、ホストプロセッサまたは
ハードウェア配列プロセッサの負担を軽減するのに充分
なプロセッサの能力を有していることから、パフォーマ
ンスが向上する。
ハードウェア配列プロセッサの負担を軽減するのに充分
なプロセッサの能力を有していることから、パフォーマ
ンスが向上する。
【００２２】２．複数の入出力パスが配列ノードの接続
に使用できることから、入出力の接続に関する帯域ボト
ルネックの負担を軽減できる。
に使用できることから、入出力の接続に関する帯域ボト
ルネックの負担を軽減できる。
【００２３】したがって、本発明は、様々なネットワー
ク構造にも極めて順応性が高く、ネットワーク記憶パフ
ォーマンスの点において改良が見られる。これは、ホス
トシステムのアプリケーションロードとは無関係にコン
ピュータの能力を利用できることによるものである。ま
た、本発明は、コンピュータネットワークの記憶容量の
増大と信頼性の向上を目指したものである。
ク構造にも極めて順応性が高く、ネットワーク記憶パフ
ォーマンスの点において改良が見られる。これは、ホス
トシステムのアプリケーションロードとは無関係にコン
ピュータの能力を利用できることによるものである。ま
た、本発明は、コンピュータネットワークの記憶容量の
増大と信頼性の向上を目指したものである。
【００２４】ネットワーク１４が、接続されている個々
の記憶装置に多数のパスを提供するような汎用型スイッ
チ構成にもできる点に注意されたい。
の記憶装置に多数のパスを提供するような汎用型スイッ
チ構成にもできる点に注意されたい。
【００２５】下の表は、本発明による記憶システムによ
って行われる動作の実行例を示すシナリオである。
って行われる動作の実行例を示すシナリオである。
【００２６】 動作Ｎｏ． ホスト １次ノード ２次ノード 動作 １ Ｈ0 （０，１） （１，１） 書込み ２ Ｈ1 （１，０） − 読出し ３ Ｈ2 （２，２） （１，２） 書込み 動作１：Ｈ0は、ノード（０，１）に対し、ＲＡＩＤレ
ベル５の書込み動作を指示する。Ｈ0は、コマンドおよ
びデータを、ノード（０，１）のプロセッサＰとバッフ
ァＢ１に対し、それぞれネットワークバスＲ0およびノ
ードバスのバス１によって送信する。ノード（０，１）
のプロセッサＰは、送信されたコマンドを復号化して、
読出し・修正・書込みサイクルが２次ノード（１，１）
に関して必要かどうか判断する。ノード（０，１）のプ
ロセッサＰは、ノード（０，１）がノード（１，１）へ
の送信元として識別された読出しコマンドを発行する。
発行されたコマンドは、バスＣ1を介してノード（１，
１）に送信される。
ベル５の書込み動作を指示する。Ｈ0は、コマンドおよ
びデータを、ノード（０，１）のプロセッサＰとバッフ
ァＢ１に対し、それぞれネットワークバスＲ0およびノ
ードバスのバス１によって送信する。ノード（０，１）
のプロセッサＰは、送信されたコマンドを復号化して、
読出し・修正・書込みサイクルが２次ノード（１，１）
に関して必要かどうか判断する。ノード（０，１）のプ
ロセッサＰは、ノード（０，１）がノード（１，１）へ
の送信元として識別された読出しコマンドを発行する。
発行されたコマンドは、バスＣ1を介してノード（１，
１）に送信される。
【００２７】同時に、ノード（０，１）のプロセッサＰ
は、旧データをＨＤＡ装置Ｄからバッファ１に読み出す
ために、ノード（０，１）のＨＤＡ装置Ｄに対して読出
しコマンドを発行する。
は、旧データをＨＤＡ装置Ｄからバッファ１に読み出す
ために、ノード（０，１）のＨＤＡ装置Ｄに対して読出
しコマンドを発行する。
【００２８】ノード（１，１）のノードプロセッサＰ
は、バスＣ1、インタフェースブロックＩ／Ｆ１、およ
びノードバスのバス１を介して読出しコマンドを受信す
る。ノード（１，１）のプロセッサＰは、受信した読出
しコマンドを復号化して、読み出したデータをＨＤＡ装
置Ｄからバッファ１へ取り出す。ノード（０，１）およ
び（１，１）は、各読出しコマンドを非同期に終了す
る。この読出しコマンドが終了すると、ノード（０，
１）は、バッファＢ１内に新データを、バッファＩに旧
データを入れる。また、ノード（１，１）は、旧パリテ
ィをそのバッファＩに入れ、旧パリティデータがバッフ
ァ内にあることをノード（０，１）に知らせる。ノード
（０，１）は、旧パリティデータを列方向のバスＣ１に
よりノード（０，１）のバッファＢ２に読み出す。これ
により、ノード（０，１）は、新データ、旧データ、お
よび旧パリティをバッファ内に保持していることにな
る。
は、バスＣ1、インタフェースブロックＩ／Ｆ１、およ
びノードバスのバス１を介して読出しコマンドを受信す
る。ノード（１，１）のプロセッサＰは、受信した読出
しコマンドを復号化して、読み出したデータをＨＤＡ装
置Ｄからバッファ１へ取り出す。ノード（０，１）およ
び（１，１）は、各読出しコマンドを非同期に終了す
る。この読出しコマンドが終了すると、ノード（０，
１）は、バッファＢ１内に新データを、バッファＩに旧
データを入れる。また、ノード（１，１）は、旧パリテ
ィをそのバッファＩに入れ、旧パリティデータがバッフ
ァ内にあることをノード（０，１）に知らせる。ノード
（０，１）は、旧パリティデータを列方向のバスＣ１に
よりノード（０，１）のバッファＢ２に読み出す。これ
により、ノード（０，１）は、新データ、旧データ、お
よび旧パリティをバッファ内に保持していることにな
る。
【００２９】ＲＡＩＤレベル５の書込み動作を終了する
ために、ノードプロセッサ（０，１）は、新規パリティ
データ生成のためバッファＢ１、バッファＢ２、および
バッファＩ内に記憶されているデータの排他的論理和を
指示する。この新規パリティはバッファＩ内に置かれ、
パリティ更新のためノード（１，１）への送信に備え
る。同時に、ノード（０，１）は、記憶装置Ｄへの書込
みを行うため、新データをバッファＢ１からバッファＢ
３へ書き込む。ノード（０，１）は、バッファＩから新
規パリティの通常の書込みコマンドを発行する。
ために、ノードプロセッサ（０，１）は、新規パリティ
データ生成のためバッファＢ１、バッファＢ２、および
バッファＩ内に記憶されているデータの排他的論理和を
指示する。この新規パリティはバッファＩ内に置かれ、
パリティ更新のためノード（１，１）への送信に備え
る。同時に、ノード（０，１）は、記憶装置Ｄへの書込
みを行うため、新データをバッファＢ１からバッファＢ
３へ書き込む。ノード（０，１）は、バッファＩから新
規パリティの通常の書込みコマンドを発行する。
【００３０】ノード（１，１）は、ノード（０，１）に
パリティの書込みが終了したことを知らせ、ノード
（０，１）が新データの書込みを終了したときは、ホス
トプロセッサＨ0にＲＡＩＤレベル５の書込みが終了し
たことを知らせる。
パリティの書込みが終了したことを知らせ、ノード
（０，１）が新データの書込みを終了したときは、ホス
トプロセッサＨ0にＲＡＩＤレベル５の書込みが終了し
たことを知らせる。
【００３１】動作２：ホストプロセッサＨ1は、行方向
のバスＲ1によりノード（１，０）に通常の読出しを指
示する。読出しが終了すると、ノード（１，０）は、バ
スＲ1により、プロセッサＨ1に対して動作が終了したこ
とを知らせる。
のバスＲ1によりノード（１，０）に通常の読出しを指
示する。読出しが終了すると、ノード（１，０）は、バ
スＲ1により、プロセッサＨ1に対して動作が終了したこ
とを知らせる。
【００３２】動作３：動作３は、コマンドとデータが行
方向のバスＲ2および列方向のバスＣ2によって送信され
且つ通知終了メッセージがバスＲ2を介してホストＨ2に
出される点以外は、動作１と同じである。
方向のバスＲ2および列方向のバスＣ2によって送信され
且つ通知終了メッセージがバスＲ2を介してホストＨ2に
出される点以外は、動作１と同じである。
【００３３】動作１、２、および３は、同時に実行でき
る。
る。
【００３４】前記シナリオに示す通り、この構造では、
ＲＡＩＤアルゴリズムをノードの配列上に分散する多重
並行動作が可能になる。このようなノードは、対等に機
能し合い、動的なクライアント／サーバ方式で動作す
る。本発明は、縦横両方向のノードの拡張を促すもので
ある。このような拡張により、ホストプロセッサの性能
に強い影響を与えずに、性能や容量の点で改善を図るこ
とができる。
ＲＡＩＤアルゴリズムをノードの配列上に分散する多重
並行動作が可能になる。このようなノードは、対等に機
能し合い、動的なクライアント／サーバ方式で動作す
る。本発明は、縦横両方向のノードの拡張を促すもので
ある。このような拡張により、ホストプロセッサの性能
に強い影響を与えずに、性能や容量の点で改善を図るこ
とができる。
【００３５】ノードの動作が汎用化されていることか
ら、各ノードは、１次または２次ノードとして機能し且
つ多数のチャネルにより通信できるように動作を実行す
ることが可能である。
ら、各ノードは、１次または２次ノードとして機能し且
つ多数のチャネルにより通信できるように動作を実行す
ることが可能である。
【００３６】このため、本発明により、ホストシステム
が管理する記憶システムや１台のハードウェア制御装置
を用いた記憶システムの能力を上回る高性能のデータ記
憶システムが提供されたことが理解できる。また、前記
システムでは、多重記憶動作を同時に実行することがで
き、各動作は、記憶ネットワーク内の別のノードによっ
て調整される。
が管理する記憶システムや１台のハードウェア制御装置
を用いた記憶システムの能力を上回る高性能のデータ記
憶システムが提供されたことが理解できる。また、前記
システムでは、多重記憶動作を同時に実行することがで
き、各動作は、記憶ネットワーク内の別のノードによっ
て調整される。
【００３７】この構造は、設計によって大きさを決める
ことができ、ノードを追加することにより縦横両方向に
拡張できる。さらに、前記構造は、磁気ディスク駆動装
置との使用に限定されるものではなく、他の直接アクセ
ス装置（例えば、光ディスクおよびメディア変換器）や
ロボット工学メディア変換記憶装置だけでなく、順次ア
クセス装置（例えば、ＱＩＣテープ、ＤＡＴテープ等）
に関するＲＡＩＤ技術が必要な場合にも使用できる。前
記システムは、１台のホストプロセッサに接続したり、
あるいは多重プロセッサによるコンピュータシステム内
の数台のホストプロセッサと相互接続することができ
る。
ことができ、ノードを追加することにより縦横両方向に
拡張できる。さらに、前記構造は、磁気ディスク駆動装
置との使用に限定されるものではなく、他の直接アクセ
ス装置（例えば、光ディスクおよびメディア変換器）や
ロボット工学メディア変換記憶装置だけでなく、順次ア
クセス装置（例えば、ＱＩＣテープ、ＤＡＴテープ等）
に関するＲＡＩＤ技術が必要な場合にも使用できる。前
記システムは、１台のホストプロセッサに接続したり、
あるいは多重プロセッサによるコンピュータシステム内
の数台のホストプロセッサと相互接続することができ
る。
【００３８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、複数のバスを介して互いに通信するために相互に
接続されたノードからなるネットワークを用いることに
より、ホストシステムの記憶動作の負担が軽減され且つ
ノードによる多重並行動作が可能になるので、データ記
憶システムの性能や記憶容量の点で改善を図ることがで
き、操作性が向上するという効果がある。
れば、複数のバスを介して互いに通信するために相互に
接続されたノードからなるネットワークを用いることに
より、ホストシステムの記憶動作の負担が軽減され且つ
ノードによる多重並行動作が可能になるので、データ記
憶システムの性能や記憶容量の点で改善を図ることがで
き、操作性が向上するという効果がある。
【図１】 本発明により構成されたマトリックス型ネッ
トワーク内に設置された複数のディスク駆動装置と低価
格プロセッサを具備するデータ記憶システムの線図であ
る。
トワーク内に設置された複数のディスク駆動装置と低価
格プロセッサを具備するデータ記憶システムの線図であ
る。
【図２】 図１に示すマトリックス型ネットワークの各
ノード内に設置されたプロセッサ、ディスク駆動装置、
および関連する構成要素を示すブロック図である。
ノード内に設置されたプロセッサ、ディスク駆動装置、
および関連する構成要素を示すブロック図である。
１２ ホストプロセッサ接続ブロック １４ ネットワーク Ｃ0、Ｃ1、Ｃ2、Ｃn 列方向のバス Ｈ0、Ｈ1、Ｈ2、Ｈm ホストプロセッサ Ｒ0、Ｒ1、Ｒ2、Ｒm 行方向のバス
Claims (2)
- 【請求項１】 複数のバスを介して互いに通信するため
に相互に接続されたノードのネットワークからなるデー
タ記憶システムにおいて、 前記ノードの各々が、 前記複数バスの少なくとも一つとデータの送受信を行う
ために接続されたデータ記憶装置と、 前記データ記憶装置におけるデータの記憶および検索を
制御する前記バスの少なくとも一つに接続され、且つ前
記複数バスを介して行われる前記複数ノード中の追加ノ
ードとの通信により前記追加ノードに対応づけられたデ
ータ記憶装置におけるデータの記憶および検索を制御で
きるノードプロセッサを具備することを特徴とする、デ
ータ記憶システム。 - 【請求項２】 ホストプロセッサおよびデータ記憶ノー
ドマトリックスの第１サブセット間でのデータ転送を制
御する前記データ記憶ノードのうちのいずれか一つを選
択する段階からなる前記ホストプロセッサおよび前記デ
ータ記憶ノードマトリックス間でのデータ転送方法にお
いて、各ノードがデータ記憶装置と複数のデータ記憶ノ
ードに対してデータ記憶動作の調整を行うための制御論
理回路を具備することを特徴とするデータ転送方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12465393A | 1993-09-07 | 1993-09-07 | |
| US08/124,653 | 1993-09-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0784876A true JPH0784876A (ja) | 1995-03-31 |
| JP3237736B2 JP3237736B2 (ja) | 2001-12-10 |
Family
ID=22416081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19389894A Expired - Fee Related JP3237736B2 (ja) | 1993-09-07 | 1994-08-18 | データ記憶装置のマトリックス構造 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5550986A (ja) |
| EP (1) | EP0646858B1 (ja) |
| JP (1) | JP3237736B2 (ja) |
| DE (1) | DE69409602T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5659289B1 (ja) * | 2013-12-27 | 2015-01-28 | 株式会社東芝 | ストレージシステム |
| JP2015064653A (ja) * | 2013-09-24 | 2015-04-09 | 株式会社東芝 | ストレージシステム |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0822444A (ja) * | 1994-07-05 | 1996-01-23 | Matsushita Electric Ind Co Ltd | データ転送装置 |
| US5748871A (en) * | 1995-08-11 | 1998-05-05 | Symbios Logic Inc. | Dual bus architecture for a storage device |
| US5815649A (en) * | 1995-10-20 | 1998-09-29 | Stratus Computer, Inc. | Distributed fault tolerant digital data storage subsystem for fault tolerant computer system |
| US6134630A (en) * | 1997-11-14 | 2000-10-17 | 3Ware | High-performance bus architecture for disk array system |
| US6711632B1 (en) * | 1998-08-11 | 2004-03-23 | Ncr Corporation | Method and apparatus for write-back caching with minimal interrupts |
| US6353446B1 (en) * | 1999-01-25 | 2002-03-05 | Network Associates, Inc. | Method and system for integrated network management applications |
| US7506034B2 (en) | 2000-03-03 | 2009-03-17 | Intel Corporation | Methods and apparatus for off loading content servers through direct file transfer from a storage center to an end-user |
| US7203731B1 (en) | 2000-03-03 | 2007-04-10 | Intel Corporation | Dynamic replication of files in a network storage system |
| US7266555B1 (en) | 2000-03-03 | 2007-09-04 | Intel Corporation | Methods and apparatus for accessing remote storage through use of a local device |
| US7281168B1 (en) | 2000-03-03 | 2007-10-09 | Intel Corporation | Failover architecture for local devices that access remote storage |
| US7428540B1 (en) | 2000-03-03 | 2008-09-23 | Intel Corporation | Network storage system |
| US6952737B1 (en) | 2000-03-03 | 2005-10-04 | Intel Corporation | Method and apparatus for accessing remote storage in a distributed storage cluster architecture |
| US6687851B1 (en) | 2000-04-13 | 2004-02-03 | Stratus Technologies Bermuda Ltd. | Method and system for upgrading fault-tolerant systems |
| US6820213B1 (en) | 2000-04-13 | 2004-11-16 | Stratus Technologies Bermuda, Ltd. | Fault-tolerant computer system with voter delay buffer |
| US6691257B1 (en) | 2000-04-13 | 2004-02-10 | Stratus Technologies Bermuda Ltd. | Fault-tolerant maintenance bus protocol and method for using the same |
| US6708283B1 (en) | 2000-04-13 | 2004-03-16 | Stratus Technologies, Bermuda Ltd. | System and method for operating a system with redundant peripheral bus controllers |
| US6633996B1 (en) | 2000-04-13 | 2003-10-14 | Stratus Technologies Bermuda Ltd. | Fault-tolerant maintenance bus architecture |
| US6735715B1 (en) | 2000-04-13 | 2004-05-11 | Stratus Technologies Bermuda Ltd. | System and method for operating a SCSI bus with redundant SCSI adaptors |
| US6862689B2 (en) | 2001-04-12 | 2005-03-01 | Stratus Technologies Bermuda Ltd. | Method and apparatus for managing session information |
| US6901481B2 (en) | 2000-04-14 | 2005-05-31 | Stratus Technologies Bermuda Ltd. | Method and apparatus for storing transactional information in persistent memory |
| US6802022B1 (en) | 2000-04-14 | 2004-10-05 | Stratus Technologies Bermuda Ltd. | Maintenance of consistent, redundant mass storage images |
| US6356803B1 (en) | 2000-05-19 | 2002-03-12 | International Business Machines Corporation | Automated data storage library distributed control system |
| US6718428B2 (en) * | 2000-12-18 | 2004-04-06 | Sun Microsystems, Inc. | Storage array interconnection fabric using a torus topology |
| US7401161B2 (en) | 2000-12-18 | 2008-07-15 | Sun Microsystems, Inc. | High performance storage array interconnection fabric using multiple independent paths |
| US6948010B2 (en) * | 2000-12-20 | 2005-09-20 | Stratus Technologies Bermuda Ltd. | Method and apparatus for efficiently moving portions of a memory block |
| US7266556B1 (en) | 2000-12-29 | 2007-09-04 | Intel Corporation | Failover architecture for a distributed storage system |
| US7072976B2 (en) | 2001-01-04 | 2006-07-04 | Sun Microsystems, Inc. | Scalable routing scheme for a multi-path interconnection fabric |
| US6886171B2 (en) * | 2001-02-20 | 2005-04-26 | Stratus Technologies Bermuda Ltd. | Caching for I/O virtual address translation and validation using device drivers |
| US6766479B2 (en) | 2001-02-28 | 2004-07-20 | Stratus Technologies Bermuda, Ltd. | Apparatus and methods for identifying bus protocol violations |
| US6766413B2 (en) | 2001-03-01 | 2004-07-20 | Stratus Technologies Bermuda Ltd. | Systems and methods for caching with file-level granularity |
| US6874102B2 (en) * | 2001-03-05 | 2005-03-29 | Stratus Technologies Bermuda Ltd. | Coordinated recalibration of high bandwidth memories in a multiprocessor computer |
| US6909695B2 (en) | 2001-05-07 | 2005-06-21 | Sun Microsystems, Inc. | Fault-tolerant, self-healing routing scheme for a multi-path interconnection fabric in a storage network |
| US7007189B2 (en) | 2001-05-07 | 2006-02-28 | Sun Microsystems, Inc. | Routing scheme using preferred paths in a multi-path interconnection fabric in a storage network |
| US20030037061A1 (en) * | 2001-05-08 | 2003-02-20 | Gautham Sastri | Data storage system for a multi-client network and method of managing such system |
| US7496654B2 (en) * | 2001-06-29 | 2009-02-24 | Microsoft Corporation | Multi-threaded system for activating a process using a script engine and publishing data descriptive of the status of the process |
| US7509645B2 (en) | 2002-10-17 | 2009-03-24 | Intel Corporation | Methods and apparatus for load balancing storage nodes in a distributed network attached storage system |
| US8145736B1 (en) * | 2003-06-30 | 2012-03-27 | Symantec Operating Corporation | Fast distributed object lookup for a computer network |
| US10019176B2 (en) * | 2012-10-30 | 2018-07-10 | Hewlett Packard Enterprise Development Lp | Smart memory buffers |
| JP5985403B2 (ja) | 2013-01-10 | 2016-09-06 | 株式会社東芝 | ストレージ装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124943A (en) * | 1977-04-08 | 1978-10-31 | Agency Of Ind Science & Technol | Composite information processor |
| DE3215080A1 (de) * | 1982-04-22 | 1983-10-27 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur kopplung von digitalen verarbeitungseinheiten |
| US4797882A (en) * | 1985-10-02 | 1989-01-10 | American Telephone And Telegraph Company, At&T Bell Laboratories | Mesh-based switching network |
| US4807184A (en) * | 1986-08-11 | 1989-02-21 | Ltv Aerospace | Modular multiple processor architecture using distributed cross-point switch |
| US4933933A (en) * | 1986-12-19 | 1990-06-12 | The California Institute Of Technology | Torus routing chip |
| US4821170A (en) * | 1987-04-17 | 1989-04-11 | Tandem Computers Incorporated | Input/output system for multiprocessors |
| US5041971A (en) * | 1988-11-30 | 1991-08-20 | Bolt Beranek And Newman Inc. | Memory accessing switch network |
| US5168572A (en) * | 1989-03-10 | 1992-12-01 | The Boeing Company | System for dynamic selection of globally-determined optimal data path |
| US5181017A (en) * | 1989-07-27 | 1993-01-19 | Ibm Corporation | Adaptive routing in a parallel computing system |
| US5124987A (en) * | 1990-04-16 | 1992-06-23 | Storage Technology Corporation | Logical track write scheduling system for a parallel disk drive array data storage subsystem |
| DE4019040A1 (de) * | 1990-06-14 | 1991-12-19 | Philips Patentverwaltung | Multirechnersystem |
| US5223968A (en) * | 1990-12-20 | 1993-06-29 | The United States Of America As Represented By The Secretary Of The Air Force | First come only served communications network |
| US5319638A (en) * | 1991-09-12 | 1994-06-07 | Bell Communications Research, Inc. | Link-by-link congestion control for packet transmission systems |
| JP2777301B2 (ja) * | 1992-01-07 | 1998-07-16 | 三菱電機株式会社 | 記録装置 |
-
1994
- 1994-08-18 JP JP19389894A patent/JP3237736B2/ja not_active Expired - Fee Related
- 1994-08-26 DE DE69409602T patent/DE69409602T2/de not_active Expired - Fee Related
- 1994-08-26 EP EP94306322A patent/EP0646858B1/en not_active Expired - Lifetime
-
1995
- 1995-10-05 US US08/539,663 patent/US5550986A/en not_active Expired - Lifetime
Cited By (4)
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| JP2015064653A (ja) * | 2013-09-24 | 2015-04-09 | 株式会社東芝 | ストレージシステム |
| JP5659289B1 (ja) * | 2013-12-27 | 2015-01-28 | 株式会社東芝 | ストレージシステム |
| WO2015098138A1 (ja) * | 2013-12-27 | 2015-07-02 | 株式会社東芝 | ストレージシステム |
| US9891841B2 (en) | 2013-12-27 | 2018-02-13 | Toshiba Memory Corporation | Storage system including a plurality of memory nodes connected through first and second groups of interfaces |
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