JPH0783338B2 - 同期符号検出装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、TDMA衛生通信方式などのバースト通信方式
において、バーストの受信タイミングを確定するのに必
要な同期符号を検出するための同期符号検出装置に関す
るものである。

［従来の技術］ バースト通信においては、バースト受信タイミングを確
定するために同期符号を検出する。この検出は唯一種類
の条件下でのみ行うのではなく、複数の異なる条件で行
うことを要求されるのが普通である。例えば互いに独立
な二つ以上の種類の同期符号をそれぞれ区別しながら同
期に検出したり、システムの動作状態に応じて異なった
同期符号検出条件すなわち、許容誤りビット数を変えて
検出することが要求される。更に、例えば、PSK変調信
号を扱う場合、同期符号は複数の信号系列に含まれる。

このような要求に応える一般的な構成は、例えば特開昭
58−177058号公報に示されている。この従来例の概要を
第４図〜第６図に示している。

第４図において、（1a），（1b）は入力信号、（10
a），（10b）は同期符号検出回路、（7a），（7b）は同
期検出信号である。

同期符号検出回路（10a），（10b）はそれぞれ第５図の
回路（10）のように構成されている。第５図において、
（11a），（11b）は入力信号（1a）と（1b）をそれぞれ
受けて、その入力信号と検出の対象とする同期符号との
間のハミング距離が所定の値より小さいか否かを判定し
て、その結果に従った信号を発生する検出回路、（12
a），（12b）は検出回路（11a），（11b）の出力信号で
ある。また（４）は検出回路（11a），（11b）が検出し
たハミング距離の値を加算する並列加算器、（５）は並
列加算器（４）がもたらすハミング距離の値（4a）とデ
ータ発生器（６）が与える同期符号検出条件に基づく数
値との大小関係を比較判定する比較器である。比較器
（５）の出力は同期検出信号（７）として外部に取り出
される。

検出回路（11a），（11b）はそれぞれ第６図の回路（1
1）のように構成されている。第６図において、（15）
は入力端子を通じて与えられる入力信号（１）を収容す
るシフトレジスタで、その長さは検出の対象とする同期
符号の符号長に等しく定められている。また（13）はシ
フトレジスタ（15）と符号発生器（８）との出力をビッ
ト毎に比較し、両者が一致している時に論理値“1"を、
不一致の時には論理値“0"をもたらす比較器、（８）は
検出の対象とする同期符号のレプリカを発生する符号発
生器、（14）は比較器（13）がもたらす比較結果が示す
“1"の数を例えば２進符号に変換する並列加算器、（1
2）は並列加算器（14）の出力信号である。

以上の構成の動作を説明する。入力信号（１）はシフト
レジスタ（15）で直並列変換され、その結果は比較器
（13）に導かれる。比較器（13）は、上記直並列変換の
出力と、符号発生器（８）の出力とのビット毎の比較を
行い、その結果一致が認られたビットに対応して論理値
“1"を、不一致ビットについては論理値“0"をそれぞれ
出力する。ここで、符号発生器（８）は、常時同期符号
のレプリカを発生しておくようにしておくことにより、
シフトレジスタ（15）に収容されている符号系列が丁度
同期符号に対応している時は比較器（13）は同期符号語
長に等しい数の“1"を出力する。また、シフトレジスタ
（15）に収容されている符号系列が同期符号に対してハ
ミング距離Ｐを持つ時は、Ｐ個の論理値“0"と符号語長
からＰを引いた個数の“1"が比較器（13）から出力され
る。続いて、並列加算器（14）は、その入力信号の中に
存在する論理値“1"の数を、対応する数値を表現する。
例えば２進符号に変換し、並列加算器出力信号（12）と
して出力する。

４相PSK変調された信号は２チャンネルの符号系列とな
るため、同期符号の検出は、並列に、しかも同時に行う
必要があるが、この場合には、第５図の同期符号検出信
号発生回路（10）を用いることによって特定の同期符号
の検出を行う。検出回路（11a），（11b）でそれぞれ独
立に得られた出力（12a），（12b）は、並列加算器
（４）でその和が計算される。並列加算器（４）の出力
信号は、例えば２進符号に変換され、比較器（５）でデ
ータ発生器（６）が発生する符号と比較される。比較器
（５）は、データ発生器（６）が発生する符号をＬ−Ｍ
に対応するように定めると、シフトレジスタ（15）の中
に検出の対象とする同期符号からのハミング距離がＭよ
り小さい符号が収容されている時に同期検出信号（７）
として論理値“1"を出力する。ここでＬは同期符号の符
号長である。

更に、例えばバースト通信方式では、各バース毎に同期
符号の種類やその検出条件を変えて検出することが要求
されるが、この場合には、第４図の同期符号検出信号発
生回路（10a），（10b）として第５図及び第６図で示し
た回路を適用することによって所要の機能を得る。

［発明が解決しようとする問題点］ 従来の同期符号検出回路は以上のように構成されている
ので、複数の並行する符号系列から特定の同期符号を検
出するために検出回路を符号系列の数だけ設ける必要が
あり、更に、異なった同期符号や同期符号検出条件に対
応するためには同期符号検出信号発生回路が複数個必要
となるため、回路構成が複雑かつ構成要素の数が多いな
どの問題点があった。

この発明は上述した従来の問題点に鑑みなされたもの
で、種類の異なった同期符号が用いられたり、異なった
検出条件が必要となる状況に対処できる同期符号検出装
置を、少ない素子数の簡単な回路構成で実現できるよう
にすることを目的としている。

［問題点を解決するための手段］ そこでこの発明では、第一の基準値と入力信号との相関
を求める相関演算手段と、相関値と第二の基準値とを比
較する比較手段と、を備えている。

また、本発明は、第一の基準値と第二の基準値とを選択
する選択手段を備えている。

［作用］ 上記選択手段にて第一及び第二の基準値を選択すれば、
所望の同期符号に対する同期検出、及び所望の検出条件
を設定することができる。

［実施例］ 以下、この発明の一実施例を図について説明する。第１
図において（1a），（1b）は検出の対象となる同期符号
を含んだ入力信号系列であり、外部から与えられる。
（１）は入力信号（1a），（1b）をビット多重化する多
重化回路、（２）は多重化回路（１）の出力である。こ
のように、多重化回路（１）は、第２図に示されている
ように、入力信号（1a），（1b）を時分割多重し、２倍
のビットレートの多重回路出力信号（２）を得ている。
ここで、P_N、Q_Nは、例えば“0"もしくは“1"の値を採る
デジタル値である。（16）は符号発生器で、検出の対象
とする同期符号のレプリカを発生する。このレプリカ
（16a）は比較器（３）に導かれる。比較器（３）は、
多重化回路の出力（２）と符号発生器（16）の出力（16
a）とを入力とし、両者をビット毎に比較する回路で、
一致すると論理値“1"を、不一致の場合には論理値“0"
を出力し、その出力信号（3a）を並列加算器（４）に導
く。

符号発生器（16）は例えば読出し専用メモリ（以下ROM
と呼ぶ）で構成され、計数回路（９）の出力をデータ読
出しアドレスとして入力する。符号発生器（16）から出
力される同期符号のレプリカ（16a）は並列２チャンネ
ルの入力信号（1a）と（1b）とに含まれる同期符号系列
が多重化回路にて多重化されて得られる同期パターンと
同一である。換言すれば、この同期符号のレプリカ（16
a）は多重化された同期パターンを出力している。

なお、第２図においては、入力信号（1a）に対する同期
パターンを“A"で、入力信号（1b）に対応する同期パタ
ーンを“B"でそれぞれ示している。すなわち、符号発生
器出力信号（16a）は、多重回路出力信号（２）に比べ
て高速なビットレートを有する信号である。例えば、パ
ターンを“A"“B"がそれぞれ16ビットであった場合に
は、符号発生器（16）の出力信号（16a）は多重回路出
力信号（２）に比べて32倍のビットレートを有する直列
信号である。計数回路（９）は、例えばカウンタで構成
され、識別する同期符号の符号長を種類を区別できる長
さを持っている。

並列加算器（４）は、比較器（３）が出力する“1"の数
を例えば２進符号データに変換する回路であり、変換信
号（4a）を比較器（５）に与える。本実施例における符
号発生器（16）と、比較器（３）と、並列加算器（４）
とが、本発明の相関演算手段に相当する。多重化回路
（１）及び符号発生器（16）の出力に基づいて上記のよ
うに変換信号（4a）を得ることが相関演算手段の動作の
一例である。（17）は並列加算器（４）がもたらす２進
符号データ（4a）と比較すべきデータを発生するデータ
発生器であり、符号発生器（16）と同様に、計数回路
（９）の出力信号によって同期符号検出条件を可変にで
きる。データ発生器（17）は例えばROMで構成される。
比較器（５）は並列加算器（４）の出力の変換信号（4
a）とデータ発生器（17）の出力信号との大小関係を比
較判定する。比較器（５）の出力は、同期検出信号
（７）として外部に取り出される。なお、多重化回路
（１）は多重化手段に相当し、比較器（３）と並列加算
器（４）と符号発生器（16）とは相関演算手段に相当
し、比較器（５）とデータ発生器（17）とは比較手段に
相当し、計算回路（９）は選択手段に相当する。

次に、以上の構成の動作を説明する。

第１図において、検出対象の同期符号を含む入力信号
（1a）（1b）は外部から与えられ、１ビットずつ多重化
回路に入力される。多重化回路（１）は、第２図の（1
a）（1b）（２）の示したタイミングで入力信号の時分
割多重化を行う。多重化された信号（２）は比較器
（３）の入力となる。一方、符号発生器（16）は同期符
号を１ビットずつ直列に出力する。このタイミングは、
多重化回路（１）がデータを出力する周期の間に、複数
個の同期パターンを直列に符号発生器（16）から読み出
させる速度に設定されている。例えば、第２図において
は、入力信号（1a）（1b）が１ビット出力される間に符
号発生器出力信号（16a）は、上述したように２つの同
期パターン“A"及び“B"を直列に出力している。この結
果、入力信号（1a）（1b）が１ビット入力される度に、
比較が行われる。同期符号A,Bは多重化回路出力（２）
が１ビットシフトする間に符号発生器（16）で交互に読
出されて比較器（３）に導かれる。本実施例において
は、このように、入力信号（1a）（1b）が１ビット入力
される度に、比較される同期パターンが符号発生器（1
6）によって発生される。そのため、入力信号（1a）（1
b）が１ビット入力されるごとに、異なる同期パターン
を比較器３に供給することが可能である。

すなわち、第２図においては、全て“A"パターン“B"パ
ターンとして表したが、これらのパターンの実際の値は
あるタイミングで異なっていても構わない。これによっ
て、異なる同期パターンの検出が単一の同期検出装置に
よって実現可能である。このため、多重化回路出力
（２）は１ビットシフトする毎に比較器（３）で異なる
同期符号A,Bとビット比較されるので、異なる同期符号
の検出を入力信号（1a）（1b）入力周期に対して同時に
行うことが可能である。

比較器（３）は信号（２）及び（16a）をビット単位で
直列に入力し、同期符号の符号長に相当するビットの比
較を行う。比較器（３）の具体的な構成要素を第３図に
示す。多重化回路出力（２）と符号発生器出力（16a）
はそれぞれ、同期符号長に等しい長さを持つシフトレジ
スタ（3b），（3c）に収容され、直列並列変換の後に比
較回路（3d）にビット単位の比較を行い、比較器出力
（3a）として導かれる。比較器出力（3a）は、シフトレ
ジスタ（3b）に収容されている符号系列が丁度シフトレ
ジスタ（3c）の符号に対応しているときには同期符号長
に対応する数の論理値“1"を、またシフトレジスタ（3
b）に収容されている符号系列が同期符号に対してハミ
ング距離Ｐを持つ時はＰ個の論理値“0"とＬ−Ｐ個の論
理値“1"をもたらす。

並列加算器（４）は論理値“1"の個数を例えば２進符号
に変換する回路であるから、比較器（３）で比較した結
果一致したビットの個数が例えば２進数で示される。こ
のため、データ発生器が２進数Ｌ−Ｍを発生するように
定めておけば、多重化回路（１）の入力信号（1a）（1
b）に、検出の対象とする同期符号からのハミング距離
がＭより小さい符号が収容されている場合に比較器
（５）の出力（７）が論理値“1"になる。第２図で
（７）で示した信号はこの１個である。

また、データ発生器（17）には、並列加算器（4a）と数
値比較を行うための同期符号検出条件が記録されてお
り、例えばROMで構成される。データ発生器（17）には
同期符号検出回路で検出すべきすべての同期符号に関す
る検出条件が記録してあり、符号発生器（16）と同様
に、計数回路（９）の出力信号をアドレスとして比較器
（５）に検出条件を与える。本実施例においては、この
データ発生器（17）も上述した符号発生器（16）と同様
に、入力信号（1a）（1b）が１ビット入力される度に、
比較器（５）に同期符号検出条件を出力するので、入力
信号（1a）（1b）が１ビット入力されるごとに検出条件
を設定することが可能である。この同期符号検出条件は
上述したように検出誤差の許容度を表す基準値であり、
この基準値を調整することにより、通信状態に応じた検
出条件をきめ細かく設定することが可能である。

符号発生器（16）及びデータ発生器（17）に同期符号、
同期符号検出条件の選択条件を与える計数回路（９）
は、例えばカウンタで構成される。

なお、上記実施例においては符号発生器（16）やデータ
発生器（17）としてROMを用いたが、RAMなどの他の記憶
手段を用いてもよいのは勿論である。

［発明の効果］ 以上詳細に説明したように、この発明に係る同期符号検
出回路によれば、１つの回路構成を共通に使って、種類
の異なった同期符号が用いられたり、異なった検出条件
が必要となる場合でも対応できるので、同じ機能をもっ
た従来の回路より格段に構成が簡単になり、低価格化を
実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例による同期符号検出回路の構
成図、第２図はその動作例を示すタイミング図、第３図
は第１図における回路要素の詳細図、第４図は従来の同
期符号検出回路の構成図、第５図は第４図の回路要素の
詳細図、第６図は第５図の回路要素の詳細図である。 図において、（１）は多重化回路、（1a），（1b）は入
力信号、（２）は多重化回路出力信号、（３）は比較
器、（3a）は比較回路出力信号、（3b），（3c）はシフ
トレジスタ、（3d）は比較回路、（４）は並列加算器、
（4a）は並列加算器出力信号、（５）は比較器、（６）
はデータ発生器、（７），（7a），（7b）は同期検出信
号、（８）は符号発生器、（９）は計数回路、（10），
（10a），（10b）は同期符号検出信号発生回路、（1
1），（11a），（11b）は同期検出回路、（12），（12
a），（12b）は同期検出回路出力信号、（13）は比較
器、（14）は並列加算器、（15）はシフトレジスタ、
（16）は符号発生器、（16a）は符号発生器出力信号、
（17）はデータ発生器である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】同期符号系列を含んだ複数の入力信号系列
   を多重化する多重化手段と、この多重化手段にて多重化
   された前記入力信号系列と前記入力信号系列に含まれる
   同期符号に基づいて予め設定された第１の基準値との相
   関を求める相関演算手段と、前記相関演算手段において
   求められた相関値と予め設定された第２の基準値とを比
   較し、この比較結果に基づき同期検出信号を出力する比
   較手段と、上記入力信号系列に含まれる同期符号に対し
   予め設定された条件に従って、上記第１の基準値と上記
   第２の基準値とをそれぞれ選択する選択手段とを備えた
   ことを特徴とする同期符号検出装置。