JPH0779236A - Ａｔｍ通信装置を介しての通信セルの伝送方法及び回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＡＴＭ通信装置により個々の通信セルの通信
伝送後もとの通信セル−流の再生のため夫々のバーチャ
ルサーキットないしバーチャルパスの通信セルの順序を
確保すること。 【構成】 非同期転送モード（ＡＴＭ）で動作する複数
の入力側（Ｅ１〜Ｅｎ）を有するＡＴＭ−通信装置を介
して少なくとも１つのバーチャルサーキット中に第１の
伝送ビットレートを以て中継（回）線上に現われる通信
セルを伝送するためインターフェース装置（ＳＳＥ）が
設けられる。上記インターフェース装置は上記の中継
（回）線（ＺＬ）に接続されたマスタ処理装置（ＭＢＨ
Ｅ）及び該マスタ処理装置により制御されるスレーブ処
理装置（ＳＢＨＥ１，…，ＳＢＨＥ３）を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は請求項１ないし４の上位
概念による方法及び回路装置に関する。

【０００２】

【従来の技術】その種方法及び回路装置は公開されてい
ないヨーロッパ特許出願公開公報第９２１１４７９８．
８号により提示されている。ここにおいてなされている
提案によれば、或１つのバーチャルサーキットに所属の
通信セルがパケット化解除（非パケット化）される。そ
れにひきつづいて、通信セル中に含まれている通信信号
が、順次連続する信号セクションに細分化される。その
際それらの信号セクションの夫々のビット数は次のよう
に一様に設定されている、即ち、当該の夫々のビット数
が、所定数の情報ビット数を加えられて、１つの通信セ
ルの情報部分中に有効信号として伝送可能なビットの数
に相応するように設定されている。その際それらの信号
セクションは順次連続して通信セルの情報部分中に挿入
され、その際当該情報部分中に、そのつど情報ビットと
して、連続的に変化する信号セクション（信号部分）−
シーケンス番号が記入される。次いで上記通信セルは第
１と第２の伝送ビットレートのビットレート比に相応す
る数の、ＡＴＭ網−入力側に分配され、当該の入力側を
介してこれに所属するＡＴＭ網−出力側へ伝送される。
当該の出力側に現われる通信セルからはここの中に含ま
れている信号セクション及び該信号セクションに所属す
る信号セクション−シーケンス番号が取出される。その
つどのバーチャルサーキットに対する信号セクションの
シーケンス番号からは次のような通信信号が形成され
る、即ち、それのビット数が１つの通信セルの情報部分
中に有効信号として伝送されるビットの数に相応する通
信信号が形成される。それにひきつづいて当該通信信号
は順次そのつどのバーチャルサーキットを表わす通信セ
ル中に挿入され、その際、その通信セルはもとの伝送ビ
ットレートで中継伝送される。

【０００３】更に、通信セル流を非同期伝送方式に従っ
て転送する伝送システムの通信セルを、モジュールで構
成されたスイッチフレームを介して交換接続する方法が
既に提案されている（公開されていないヨーロッパ特許
出願第９１１０７４３４．２号）。上記伝送システムの
伝送ビットレートは上記モジュールのスイッチング素子
の伝送ビットレートの倍数である。変換接続さるべき通
信セルは情報の付加のもとで、倍数に相応する数の入力
側に分配される。上記情報は次のようなモジュールすべ
てを表わす、即ち、当該モジュールを介して夫々の通信
セルをスイッチフレームの出力側へ貫通接続すべきモジ
ュールすべてを表わす。種々の出力側へ伝送される複数
通信セルは再び１つの通信セル流へまとめられる。ここ
において、当該通信セルにはスイッチフレームによる貫
通（スイッチング）接続前に、サイクリックに連続する
シーケンス番号が付加され、該シーケンス番号を用い
て、上記の通信セル流へまとめる際、各接続路（コネク
ション）に対して通信セルの順序が確保され、更に、上
記通信セルはスイッチフレーム入力側へサイクリックに
分配される。

【０００４】

【発明の目的】本発明の目的ないし課題とするところ
は、中継（回）線上に現われる通信セルをＡＴＭ通信装
置の複数入力側に分配し、そして、ＡＴＭ通信装置によ
り個々の通信セルの通過伝送後もとの通信セル−流の再
生（再形成）のため夫々のバーチャルサーキットないし
バーチャルパスの通信セルの順序を確保するように冒頭
に述べた形式の方法及び回路装置を提供することにあ
る。

【０００５】

【発明の構成】上記課題は請求項１記載の上位概念にお
いて、そこに規定された特徴事項の構成要件により解決
される。

【０００６】本発明の利点とするところは比較的わずか
な制御コストないし制御構成、操作を以てマスタ処理装
置によるすべての処理装置の制御により通信セルの受信
のみならず、ＡＴＭ通信装置の通信セルの中継伝送をも
行なわせるための同期化が確保されることである。もう
１つの利点とするところは、当該の同期化のため集中的
（中央）制御装置が必要でなくなり、自ら通信セルの受
信及び中継伝送に関与する処理装置の同期化が行なわれ
ることにある。

【０００７】本発明の方法、有利な発展形態は引用請求
項２及び３に示されている。

【０００８】前述の課題は、請求項４による上位概念の
回路装置において、当該請求項の特徴事項の構成要件に
より解決される。

【０００９】上記回路装置の利点とするところは、比較
的わずかな回路技術コストで、通信セルの受信及びＡＴ
Ｍ通信装置への中継伝送がバーチャルサーキットないし
バーチャルパスの通信セルの順序の考慮下で確保される
ことである。上記のわずかな回路技術上のコストは殊に
下記の事項に基づく、即ち、すべての処理装置が通信セ
ルの受信及び中継伝送のため一様な素子（エレメント）
を有し、マスタ処理装置のみが、付加的にすべての処理
装置の同期化用装置を有することに基づく。

【００１０】本発明の回路装置の有利な構成は請求項５
〜７に示されている。

【００１１】次に、本発明を図を用いて説明する。

【００１２】

【実施例】図１には非同期伝送方式（“Ａｓｙｎｃｈｒ
ｏｎｏｕｓ ＴｒａｎｓｆｅｒＭｏｄｅ”）により動作
するＡＴＭ通信装置ＡＴＭ−Ｋ、が例えば変換機の形態
で示されており、この変換機は複数の入力側Ｅ１〜Ｅ_n
及び複数の出力側Ａ１〜Ａ_nを有する。当該入力側及び
出力側は夫々所定の伝送ビットレートを有する通信セル
の受信及び中継伝送のために設計されており、上記通信
セルは夫々１つのセルヘッド及び情報部分を有する。そ
のようなセルヘッド中に、特に、夫々のバーチャルサー
キットないし夫々のバーチャルパスの識別子ないしシグ
ナリング符号ＶＣＩ，ＶＰＩが含まれている。少なくと
も所定数の入力側Ｅ１〜Ｅ６にはインターフェース装置
ＳＳＥが接続されており、この装置ＳＳＥは入力側が中
継（回）線ＺＬに接続されている。上記中継（回）線を
介しては当該入力側及び出力側に対して設定された伝送
ビットレートに比して比較的に高い伝送ビットレートを
以て通信セルの伝送が行なわれる。ここにおいて、イン
ターフェース装置ＳＳＥに接続された入力側の数は中継
（回）線に対して設定された伝送ビットレートと、ＡＴ
Ｍ通信装置の入力側及び出力側に対して設定された伝送
ビットレートとの比に相応する（以下後述する、インタ
ーフェース装置による通信セルの拡大の考慮下で）。

【００１３】上記インターフェース装置ＳＳＥは複数の
処理装置、本実施例では４つの処理装置を有し、該処理
装置は入力側にて共通に並列的に中継（回）線ＺＬに接
続されている。ＭＢＨＥで示す処理装置はマスタ処理装
置として用いられる。このマスタ処理装置によっては残
りの３つの処理装置ＳＢＨＥ１〜ＳＢＨＥ３がスレーブ
処理装置として制御される。当該の制御のため、スレー
ブ処理装置は２つの別個の制御バスＢＵＳ１，ＢＵＳ２
を介してマスタ処理装置と接続されている。更に、デー
タバスＢＵＳ３が設けられており、このデータバスＢＵ
Ｓ３を介してはすべての処理装置がメモリ装置ＲＡＭに
接続されている。

【００１４】図１を用いてインターフェース装置ＳＳＥ
の基本的構成について説明をしたので、それの作用につ
いて詳述する。中継（回）線ＺＬ上に順次現われる通信
セル（該通信セルはｍの異なるバーチャルサーキットに
配属され得る）は全部で４つ設けられている処理装置に
分配され、そこでは差当り中間記憶される。図１にて４
つの順次連続する通信セル１〜４の例について略示した
ように、最初の到来通信セル１はマスタ処理装置自体に
より引受けられ、一方、後続の通信セル２〜４は順次ス
レーブ処理装置ＳＢＨＥ１〜ＳＢＨＥ３に供給される。
上記のサイクリックな分配は後続の通信セルに対して継
続される。当該の分配の制御のためマスタ処理装置ＭＢ
ＨＥにより制御バスＢＵＳ１を介して順次個々の処理装
置を表わすアドレス信号が伝送され、該アドレス信号に
よっては夫々の処理装置が、通信セルの受信をするよう
作動される。当該アドレス信号は、本実施例では２ビッ
トの形態で伝送され得、その際ビット組合せ００はマス
タ処理装置に対応し、ビット組合せ０１，１０，１１は
スレーブ処理装置ＳＢＨＥ１，ＳＢＨＥ２，ＳＢＨＥ３
に対応するようにされ得る。

【００１５】マスタ処理装置ＭＢＨＥにはセルカウン
タ、例えばカウンタレジスタの形態のものが設けられて
おり、それのカウンタ状態により、処理装置内に瞬時に
中間記憶された通信セルすべてが検出される。初期カウ
ンタ状態（これは“０”であるとよい）から出発して、
当該処理装置のうちの１つへの通信セルの受信入力ごと
に瞬時のカウンタ状態がインクリメントされる。マスタ
処理装置はそのためにこれにそれぞれ前置された（先行
された）セルヘッドを用いて通信セルの生起を連続的に
監視する（図２右側）。

【００１６】マスタ処理装置を含めたすべての処理装置
では中間記憶された通信セルの処理のためサイクリック
に繰返されて内部的セルサイクルが活性化される（作用
状態におかれる）。その際個々の処理装置における当該
活性化はマスタ処理装置ＭＢＨＥにより設定された時間
ずれを以て行なわれる。更にマスタ処理装置は個々の処
理装置を自身を含めて所期のようにそのような処理のた
め解放（イネーブリング）する。このためにマスタ処理
装置ＭＢＨＥは上記のセルカウンタのカウンタ状態＞０
の場合に、換言すれば、当該の処理装置にて中間記憶さ
れた通信セルの存在下で、サイクリックに順次解放（イ
ネーブリング）アドレス（該アドレスにより個々の処理
装置が表わされる）を制御バスＢＵＳ２を介して送出す
る。解放アドレスの設定は処理装置内への通信セルの入
力受信のため設定された既述のアドレスに相応する。

【００１７】処理装置のそのような解放に基づいて、マ
スタ処理装置にてセルカウンタのカウンタ状態が、次の
内部的セルサイクルの活性化の時点にて、丁度解放され
た処理装置にてデクリメントされる（図２の左側に示し
たフローチャートの上方部分からも明らかなように）。
更に、解放された処理装置によって活性化された内部的
セルサイクルの過程にて次に中継伝送のため現われる通
信セルのセルヘッドが次のように評価される、即ち、当
該のバーチャルサーキットないしバーチャルパスの、当
該のセルヘッド中に含まれている識別子ないしシグナリ
ング符号が取出され、もって、データバスＢＵＳ３を介
して既述のメモリ装置ＲＡＭが制御されるようにして評
価される。上記のメモリ装置は中継（回）線ＺＬを介し
て可能なバーチャルサーキットないしバーチャルパスの
数に相応する数のメモリセルを有し、該メモリセルは当
該のバーチャルサーキットないしバーチャルパスに対応
しており、上記メモリセルを介しては通信セルのセルヘ
ッド中に含まれている識別子ないしシグナリング符号が
可制御である。上記のメモリセル中には夫々次のような
１つのシーケンス番号が夫々記憶されている、即ち、夫
々のバーチャルサーキットないしバーチャルパスの１つ
の通信セルに追加ないし添加さるべき１つのシーケンス
番号が夫々記憶されている。

【００１８】当該の処理装置から送出された識別子ない
しシグナリング符号によりメモリ装置ＲＡＭの前述の制
御に基づき、上記識別子に対応するメモリセルが制御さ
れ、その中に含まれているシーケンス番号が当該の処理
装置へ伝送される。それにひきつづいて、すなわち、丁
度活性化された内部制御サイクルの過程にて、当該の処
理装置により、丁度受信入力されたシーケンス番号に比
して数値１だけ高められたシーケンス番号が、メモリ装
置ＲＡＭの丁度アドレッシングされたメモリセル中に再
書込され、それもそれまで記憶されていたシーケンス番
号のオーバーライトのもとで再書込される。

【００１９】丁度解放された処理装置内に入力受信され
たシーケンス番号は本実施例では夫々のバーチャルサー
キットないしバーチャルパスに対して準備された内部セ
ルヘッド内に挿入され、その際そのセルヘッドは丁度中
継伝送さるべき通信セル内に含まれているセルヘッド
に、セルフルーティング−セルヘッド（自己経路選択セ
ルヘッド）として前置ないし先行配置されているもので
ある。それにつづいてそのようにして拡大された通信セ
ルは解放された処理装置により、該処理装置に接続され
た、ＡＴＭ通信装置ＡＴＭ−Ｋの入力側に供給される。

【００２０】夫々のバーチャルサーキットないしバーチ
ャルパスに対して設けられた内部的セルヘッドの選択の
ため、各処理装置中に、ローカルのメモリ装置が設けら
れており、該メモリ装置内に、個々のバーチャルサーキ
ットないしバーチャルパスに対して利用さるべき内部セ
ルヘッドが記憶されている。当該の内部的セルヘッドの
選択はメモリ装置ＲＡＭの制御の場合におけるように、
丁度中継伝送さるべき通信セルのセルヘッド内に含まれ
ている、バーチャルサーキットないしバーチャルパスの
識別子ないしシグナリング符号に従って行なわれる。

【００２１】本実施例では夫々の処理装置により、当初
通信セル内に含まれていたセルヘッドも、、当該のバー
チャルサーキットないしバーチャルパスの識別子ないし
シグナリング符号に関して次のようにして評価し直され
る、即ち、当該の識別子ないしシグナリングを変更修整
し、ここにおいて、当該の識別子によりそのつどのバー
チャルサーキットないしバーチャルパスがＡＴＭ通信装
置ＡＴＭ−Ｋの当該の出力側Ａ１〜Ａｎにて再び一義的
に表示されるように変更修整をするのである。そのよう
な表示し直しは既に公知であり本発明の対象ではないの
で、詳述はしない。

【００２２】それによりマスタ処理装置ＭＢＨＥにより
丁度解放された処理装置における内部的セルサイクルが
終了されている。次いで、マスタ装置によってはさらな
る解放（イネーブル）アドレスの伝送により、解放（イ
ネーブリング）サイクルにて後続する処理装置が解放さ
れ（図２）、該処理装置では丁度述べた制御過程が経過
する。

【００２３】先には先ず以下のことを基礎としていた、
即ち、解放（イネーブル）アドレスにより解放（イネー
ブル）された処理装置にて、内部的セルサイクルの活性
化と共に当該セルカウンタのカウンタ状態が値＞０を有
し、上記セルカウンタはマスタ処理装置内に設けられて
おり、中間記憶された通信セルの和を求めるものであ
り、換言すれば、通信セルは記憶され、そして、それに
ひきつづいてデクリメントされ、更に、当該の内部のセ
ルサイクルの終了後、変化された解放アドレスが、マス
タ処理装置により用意形成されることである。但し解放
された処理装置の内部セルサイクルの活性化と共にカウ
ンタ装置にてカウンタ状態０が生起する場合も起り得
る。この場合において図２から明らかなように、一方で
は当該カウンタ状態のデクリメントが中止され、他方で
はマスタ処理装置による、当該セルサイクルの終りにお
ける解放アドレスの変化が中止される。丁度解放（イネ
ーブル）された処理装置は丁度活性化された内部セルサ
イクルの過程で準備された空きセル（アイドルセル）を
ＡＴＭ通信装置ＡＴＭ−Ｋに転送する。このことはそれ
ぞれの内部セルサイクルの過程で当該の及びその他の処
理装置により次のような状態生起まで継続される、即
ち、丁度解放された処理装置にて再び中継伝送さるべき
通信セルが生じ、従って、マスタ処理装置のセルカウン
タが再びカウンタ状態＞０をとるまで継続される。それ
にひきつづいて、なおさらに解放（イネーブル）されて
いるマスタ処理装置は上述の手法で、受信入力された通
信セルを中継伝送し、マスタ処理装置は変化された解放
（イネーブル）アドレスの送出により、当該のサイクル
に後続する処理装置を解放（イネーブル）する。

【００２４】図３には前述の制御過程を再度略示する。
上方領域では個々の処理装置にてサイクリックに繰返し
経過する内部セルサイクルの活性化時点が番号付けした
矢印でマーキングされており、その際数字“０”はマス
タ処理装置（ＭＢＨＥ）を表わし、残りの数字１〜３は
スレーブ処理装置ＳＢＨＥ１〜ＳＢＨＥ３を表わす。そ
の下には０〜３で示す処理装置内への例えば１６の通信
セルのサイクリック受信入力が示してある。垂直の破線
は“＋１”により受信入力を表わし、“−１”により中
継伝送を表わす。上記マーキングは破線の傍らに付して
ある。マスタ処理装置にて設けられたセルカウンタの、
それにより生じるカウンタ状態はＺで示すラインから明
らかである。その下にあるＦＡＤＤＲ（解放アドレス）
では図３の上記領域に示す内部セルサイクルの各々にて
丁度マスタ処理装置により解放された処理装置が示され
ている。上記図の最後のラインには解放された処理装置
により中継伝送される通信セルの番号が記してある。そ
の際ＩＣは上述のアイドル（非作用）セルを表わす。

【００２５】図４には図１にて示した先に述べた処理装
置の構成例を示す。その場合、本発明の説明に必要な回
路素子のみを示す。処理装置はすべて同じように構成さ
れている。ここにおいて、唯当該処理装置のうちの１つ
においてのみの、上述のマスタ機能のため設けられた図
４中ＭＳＴで示す制御装置が活性化される。制御装置Ｍ
ＴＳはアップ／ダウンカウンタの形の既述のセルカウン
タＺを有する。このセルカウンタは入力側にてインクリ
メント入力側を介してセル受信装置ＺＥと接続されてい
る。更にマスタ制御装置ＭＳＴは２つのアドレス発生器
Ａ１，Ａ２を有する。アドレス発生器Ａ１は入力側にて
上述のセル受信装置ＺＥに接続され、出力側にて、図１
に示す制御バスＢＵＳ１に接続されていて、それにより
上記制御バスを介して個々の処理装置内への通信セルの
サイクリック受信入力に必要なアドレス信号が用意形成
される。これに反して、アドレス発生器Ａ２は入力側に
てセルカウンタＺの出力側に接続され、出力側にて制御
バスＢＵＳ２と接続されていて、当該制御バスＢＵＳ２
を介して個々の処理装置に対する解放アドレスが、当該
セルカウンタ内に中間記憶された通信セルの中継伝送の
ため伝送される。更に、セル受信装置ＺＥは制御バスＢ
ＵＳ１に接続されている。

【００２６】セル受信装置ＺＥは常時中継（回）線ＺＬ
上の通信セルの発生を監視する。各状態生起はマスタ処
理装置ＭＳＴにシグナリングされて、該装置内に含まれ
ているセルカウンタＺがインクリメントされる。その際
制御バスＢＵＳ１を介して、図示の処理装置を表わすア
ドレスが用意形成されると、セル受信装置ＺＥは上記ア
ドレスを中継伝送し、そうでない場合は当該中継伝送は
阻止される。そのような中継伝送された通信セルのうち
制御バスＢＵＳ２に接続されたスレーブ制御装置ＳＳＴ
の制御下で、セルヘッドはセルヘッドメモリＺＫＳＰ内
に転送され、これに反し、情報部分はデータメモリＤＳ
Ｐ内に転送される。上記メモリは夫々本実施例では複数
のセルヘッドないし情報部分の受信入力のための記憶容
量を有する。

【００２７】スレーブ制御装置ＳＳＴによっては上述の
セルサイクルが活性化される。制御バスＢＵＳ２上にて
図示の処理装置を表わす解放アドレスの発生の際、その
ような内部セルサイクルの活性化のもとで、先ずセルヘ
ッドメモリＺＫＳＰが制御されて、それにより夫々のバ
ーチャルサーキットないしバーチャルパスに対する、シ
グナリング符号ないし識別子（これは中継伝送さるべき
通信セル内に含まれている）が図１に示すメモリ装置Ｒ
ＡＭにデータバスＢＵＳ３を介して供給される。更に、
上記識別子は既述のローカルのメモリ装置ＬＲＡＭに供
給されて、それにより、当該のメモリ装置内にて次のよ
うなメモリセルが制御される、即ち、その中に夫々のバ
ーチャルサーキットないし夫々のバーチャルパスに対し
て規定的なセルヘッドが記憶されているメモリセルが制
御される。当該メモリセル内にはメモリ装置ＲＡＭから
データバスＢＵＳ３を介して伝送されるシーケンス番号
が転送される。同時に当該シーケンス番号は補正装置Ｓ
ＮＡに供給され、この補正装置は当該シーケンス番号を
補正し、それにひきつづいてメモリ装置ＲＡＭにデータ
バスＢＵＳ３を介して返送する。

【００２８】出力側にて、データメモリＤＳＰ、セルヘ
ッドメモリＺＫＳＰ、ローカルメモリ装置ＬＲＡＭはデ
ータ切換器ＤＷと接続されており、このデータ切換器は
中継伝送さるべき通信セルに対するスレーブ制御装置Ｓ
ＳＴの制御下で、先ず、ローカルメモリ装置により準備
形成される内部セルヘッド、それにひきつづいて、セル
ヘッドメモリＺＫＳＰ内に記憶されたもとのセルヘッ
ド、最後に、当該通信セルに対してデータメモリ内に記
憶されている情報部分をそれの出力側を介して中継伝送
する。当該出力側には４つのセルバッファＺＰ１〜ＺＰ
４が接続されており、上記セルバッファは夫々、ＡＴＭ
通信装置ＡＴＭ−Ｋの、図１に示す入力側のうちの１つ
に接続されている。スレーブ制御装置ＳＳＴによっては
データ切換器ＤＷから供給される通信セルの受信入力の
ための当該セルバッファのうちの１つが選択されて、当
該のセルバッファを介して通信セルがＡＴＭ通信装置に
中継伝送される。

【００２９】図４に示す処理装置は空き（アイドル）セ
ルの記憶のための、セルバッファに接続されたメモリＩ
Ｃを有し、このメモリＩＣは次のような際常にスレーブ
制御装置により活性化される、即ち、上述のように、処
理装置にて内部セルサイクルの活性化の時点で通信セル
が記憶されていない際常に活性化される。

【００３０】

【発明の効果】本発明においては比較的わずかな制御コ
ストないし制御構成、操作を以てマスタ処理装置による
すべての処理装置の制御により通信セルの受信のみなら
ず、ＡＴＭ通信装置への通信セルの中継伝送をも行なわ
せるための同期化が確保されるという利点が得られる。
更に当該の同期化のため集中的（中央）制御装置が必要
でなくなり、自ら通信セルの受信及び中継伝送に関与す
る処理装置の同期化が行なわれるというもう１つの利点
が得られる。

【図面の簡単な説明】

【図１】本発明を適用した回路装置の例を示すブロック
接続図である。

【図２】本発明の制御過程を説明するためのフローチャ
ートの図である。

【図３】本発明の制御過程を別の手法で概念的に説明す
るための概念図である。

【図４】図１に示す処理装置のうちの１つの構成例を示
すブロック接続図である。

【符号の説明】

ＡＴＭ−Ｋ ＡＴＭ通信装置 Ｅ１〜Ｅｎ 入力側 Ａ１〜Ａｎ 出力側 ＳＳＥ インターフェース装置 ＭＢＨＥ マスタ処理装置 ＳＢＨＥ１〜ＳＢＨＥ スレーブ処理装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブルーノ プフェッフェル ドイツ連邦共和国 ヘーエンキルヒェン− ジーゲルツブルン ザットラーシュトラー セ 15 (72)発明者 ミヒャエル シュテークヘル ドイツ連邦共和国 ノイビーベルク パッ ペルシュトラーセ ４ (72)発明者 リューディガー タンツケ ドイツ連邦共和国 ミュンヘン アン デ ア トゥーフブライヒェ 14

Claims (7)

【特許請求の範囲】
1. 【請求項１】 非同期転送モード（ＡＴＭ）で動作する
   複数の入力側（Ｅ１…Ｅｎ）を有するＡＴＭ−通信装置
   を介して少なくとも１つのバーチャルサーキット（接続
   路）ないしバーチャルパス中に第１の伝送ビットレート
   を以て中継（回）線上に現われる通信セルを伝送する方
   法であって上記通信セルは夫々のバーチャルサーキット
   ないしバーチャルパスに対する識別ないしシグナリング
   符号を有するセルヘッドと情報部分とから構成されてお
   り、ここにおいて、上記入力側は上記の第１の伝送ビッ
   トレートに比して低い第２の伝送ビットレートを以って
   通信セルを受信するように設計構成されているようにし
   た方法において上記の中継（回）線（ＺＬ）には１つの
   マスタ処理装置（ＭＢＨＥ）及び該処理装置により制御
   される複数のスレーブ処理装置（ＳＢＨＥ１，…ＳＢＨ
   Ｅ３）の形の複数の処理装置が接続され、上記処理装置
   は夫々出力側にてＡＴＭ通信装置（ＡＴＭ−Ｋ）の複数
   入力側のうちの少なくとも１つに接続され、上記処理装
   置に接続されたＡＴＭ通信装置入力側全体の数は上記の
   第１の伝送ビットレートと第２の伝送ビットレートとの
   比に相応し、上記の中継（回）線上に生じる通信セルは
   上記マスタ処理装置（ＭＢＨＥ）の制御下でサイクリッ
   クにすべての処理装置に分布分配され、そこに先ず中間
   記憶され、そして、上記マスタ処理装置（ＭＢＨＥ）に
   よっては当該処理装置にて受信された通信セルの和が検
   出され、そして、上記の当該の処理装置にて個別に個々
   のバーチャルサーキットないしバーチャルパスに対して
   当該のＡＴＭ通信装置へ次に中継伝送さるべき通信セル
   に対する１つの実際のシーケンス順序番号が用意形成さ
   れ、更に、上記処理装置（ＭＢＨＥ，ＳＢＨＥ１，…Ｓ
   ＢＨＥ３）においてそのつどサイクリックに順次、固定
   の所定の時間ずれを以て内部的セルサイクルが活性化な
   いし起動され、そして、上記マスタ処理装置（ＭＢＨ
   Ｅ）によっては付加的に上記マスタ処理装置それ自体及
   びスレーブ処理装置（ＳＢＨＥ１，…ＳＢＨＥＳ３）は
   個別に順次、中間記憶された情報セルの処理のため解放
   ないしイネーブリングされ、更に、丁度解放（イネーブ
   リング）された処理装置により、当該処理装置にて経過
   する次の内部的セルサイクルの活性化ないし起動に基づ
   き、中間記憶された通信セルは夫々の（そのつどの）バ
   ーチャルサーキットないしバーチャルパスに対して実際
   のシーケンス番号の付加、添加のもとでＡＴＭ通信装置
   （ＡＴＭ−Ｋ）へ転送（中継伝送）され、そして、当該
   の夫々のそのつどのバーチャルサーキットないしバーチ
   ャルパスの後続通信セルに対する丁度用意形成されたシ
   ーケンス番号が更新され、更に、解放された処理装置の
   内部的セルサイクルの活性化ないし発動、起動に基づ
   き、マスタ処理装置（ＭＢＨＥ）により、瞬時に中間記
   憶される通信セルに対して求められた和が＞０の際のみ
   当該の和はデクリメントされ、当該の内部的セルサイク
   ルの終りにて丁度解放された処理装置に後続する処理装
   置が解放されるようにしたことを特徴とするＡＴＭ通信
   装置を介しての通信セルの伝送方法。
2. 【請求項２】 処理装置（ＭＢＨＥ，ＳＢＨＥ１，…，
   ＳＢＨＥ３）により、内部セルサイクルの過程にて、空
   き（アイドル）セルをＡＴＭ通信装置（ＡＴＭ−Ｋ）へ
   中継伝送し、当該の中継伝送は夫々の処理装置にて瞬時
   にて通信セルが記憶されていない場合なされるようにし
   た請求項１記載の方法。
3. 【請求項３】 夫々の処理装置（ＭＢＨＥ，ＳＢＨＨ
   Ｅ，…，ＳＢＨＳ）により、中継伝送ないし転送さるべ
   きシーケンス番号は当該ＡＴＭ通信装置（ＡＴＭ−Ｋ）
   に対して設定された内部的セルヘッド中に挿入され、該
   セルヘッドは中継伝送さるべき通信セルのもとのセルヘ
   ッドに前置ないし先行して置かれるようにした請求項１
   又は２記載の方法。
4. 【請求項４】 非同期転送モード（ＡＴＭ）で動作する
   複数の入力側を有するＡＴＭ−通信装置を介して少なく
   とも１つのバーチャルサーキット（接続路）ないしバー
   チャルパス中に第１の伝送ビットレートを以て中継
   （回）線上に現われる通信セルを伝送する回路装置であ
   って上記通信セルは夫々のバーチャルサーキットないし
   バーチャルパスに対する識別ないしシグナリング符号を
   有するセルヘッドと情報部分とから形成されており、こ
   こにおいて、上記入力側は上記の第１の伝送ビットレー
   トに比して低い第２の伝送ビットレートを以って通信セ
   ルを受信するように設計構成されているようにして当該
   伝送を行なう回路装置において、上記の中継（回）線
   （ＺＬ）には１つのマスタ処理装置（ＭＢＨＥ）及び該
   マスタ処理装置により制御されるスレーブ処理装置（Ｓ
   ＢＨＥ１，…，ＳＢＨＥ３）の形の複数の処理装置が接
   続されており、該処理装置は夫々出力側にて少なくとも
   ＡＴＭ通信装置の複数入力側のうちの１つに接続されて
   おり、上記処理装置にすべて接続されている、ＡＴＭ通
   信装置−入力側の数は第１と第２の伝送ビットレートの
   比に相応しており、上記マスタ処理装置（ＭＢＨＥ）は
   第１の制御装置（ＭＳＴ）を有し、該制御装置は −中継（回）線（ＺＬ）にて生じる通信セルの受信のた
   めすべての処理装置（ＭＢＨＥ，ＳＢＨＥ１，…，ＳＢ
   ＨＥＳ）をサイクリックに順次制御し、 −その際、上記処理装置内に受信された通信セルの和を
   検出し、 −受信された通信信号の中継伝送のため上記処理装置
   （ＭＢＨＥ，ＳＢＨＥ，…，ＳＢＨＥＳ）を順次サイク
   リックに解放（イネーブリング）し、 −瞬時的に処理装置内に受信された通信セルに対して和
   ＞０の場合のみ当該和をデクリメントし、そして１つの
   通信セルの中継伝送後、丁度解放された処理装置により
   当該処理装置に後続する処理装置を解放し、 更に、すべての処理装置（ＭＢＨＥ，ＳＢＨＥ１，…，
   ＳＢＨＥ３）に夫々１つの第２の制御装置（ＳＳＴ）が
   設けられており、該第２制御装置（ＳＳＴ）は −第１制御装置（ＭＳＴ）による制御に基づき、夫々の
   処理装置内への１つの通信セルの受信を可能にし、 −当該の第１制御装置（ＭＳＴ）による解放に基づき内
   部的制御サイクルの過程にて夫々の処理装置内に受信入
   力された通信セルの、当該の通信装置（ＡＴＭ−Ｋ）へ
   の転送を行なわせ得、当該の通信セルの転送はそのつど
   のバーチャルサーキットないしバーチャルパスに対して
   用意形成されたシーケンス番号の添加ないし付加のもと
   に行なわれ、 −そのつどのバーチャルサーキットないしバーチャルパ
   スの後続の通信セルに対して丁度用意形成されたシーケ
   ンス番号を更新するように構成されている請求項１記載
   の方法を実施する装置。
5. 【請求項５】 すべての処理装置（ＭＢＨＥ，ＳＢＨＥ
   １，…，ＳＢＨＥ３）は第１及び第２制御装置（ＭＳ
   Ｔ，ＳＳＴ）を有し、ここにおいて当該の第１制御装置
   （ＭＳＴ）は上記の処理装置のうちの１つにおいてのみ
   作用状態におかれるように構成されている請求項４記載
   の回路装置。
6. 【請求項６】 すべての処理装置（ＭＢＨＥ，ＳＢＨＥ
   １，…，ＳＢＨＥ３）に共通に、複数のメモリセルを有
   する１つのシーケンス番号−メモリ（ＲＡＭ）が配属さ
   れており、上記メモリセル中には個々のバーチャルサー
   キットないしバーチャルパスに対して個々に丁度実際に
   該当する１つのシーケンス番号が記憶されており、更
   に、上記メモリセルは当該のマスタ処理装置により丁度
   解放された処理装置の１つの内部的セルサイクルの過程
   で、当該の識別子ないしシグナリング符号に従って個々
   に可制御であり、上記の識別子ないしシグナリング符号
   は中継伝送さるべき通信セルのもとのセルヘッド内に含
   まれており、更に、１つのメモリセルのそのような制御
   に基づき、当該のメモリセルにより、先ず、実際のシー
   ケンス番号が用意形成され、それにひきつづいて、その
   つどの処理装置の制御下で１つの変化されたシーケンス
   番号が、それまで実際に適用されていたシーケンス番号
   のオーバーライトのもとで受信入力される（受入れられ
   る）ように構成されている請求項４又は５記載の回路装
   置。
7. 【請求項７】 上記マスタ処理装置(ＭＢＨＥ)の第１制
   御装置(ＭＢＨＥ)は２つの別個の制御バス(ＢＵＳ１，
   ＢＵＳ２)を介してすべての処理装置（ＭＢＨＥ，ＳＢ
   ＨＥ１，…，ＳＢＨＥ３）の第２制御装置(ＳＳＴ)に接
   続されており、それにより、上記処理装置は当該制御バ
   スを介して通信セルの受信をすべく制御され、ないし受
   信された通信セルの中継伝送ないし転送をすべく解放さ
   れるように構成されている請求項１から６までのうちい
   ずれか１項記載の回路装置。