JPS6257399A - 回線設定方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル伝送路網の同期多重変換装置等に
おけるスイッチ回路網の回線設定方式に関するものであ
る。

（従来の技術） ディジタル伝送路網においては、従来、アナログ伝送路
網において実施されていた配分架による空間的回線設定
に代って、同期多重変換＠置によりディジタル多重レベ
ル上でのタイムスロット入替を行ない、時間的に回線設
定を実施することが可能となっている。

同期多重変換装置は、ディジタル伝送路とディジタル交
換機等の各種信号源との接続点に位置づけられ、１．５
４４Ｍ　ｂ／ｓ又は６．３１２Ｍ　ｂ／ｓのディジタル
伝送路を終端し、電話チャネル換算（１チヤネル＝６４
Ｋｂ／ｓ）にて６チヤネル単位（回線設定単位）の回線
設定を行ない、同単位にて回線を終端し、２．０４８Ｍ
　ｂ／ｓ又は８．１９２Ｍ　ｂ／ｓの局内インタフェー
スにより回線をディジタル交換機等の各種信号源に接続
する。

同期多重変換装置の回線設定機能は、多重信号列の時間
的タイムスロット変換を行なう時間スイッチ（Ｔスイッ
チ）、および空間的タイムスロット変換を行なう空間ス
イッチ（Ｓスイッチ）を組合せたスイッチ回路網により
実現される。Ｔスイッチは多重信号列の書込み、読出し
可能／Ｚプランムアクセスメモリにより実現され、また
、Ｓスイッチは複数の多重信号列のハイウェイ相互間を
時分割的に入替えるゲートマトリクスにより構成される
。

最も単純なスイッチ回路網は、Ｔスイッチ一段により時
間的タイムス【］ット変換を１回だけ行なうＴ１段スイ
ッチ回路網であるが、このＴ１段スイッチ回路網によっ
て大容量スイッチを構成するためには、前記スイッチメ
モリの動作速度を上げる必要があり、従ってメモリ素子
の動作速度の制約からＴ１段スイッチ回路網の大容量化
には限界がある。そこでＳスイッチを導入し、これとＴ
スイッチを組合せることにより、大官ωスイッチ回路網
を構成する方法が採用されている。

これらのＴスイッチＳ３よびＳスイッチには、それぞれ
回線設定内容（データ）を記憶し、これによって各スイ
ッチを制御する制御メモリが設けられ、この制御メモリ
の内容を外部より書込み可能な構成とすることにより回
線の設定、変更が行なわれる。

第２図にＴスイッチおよびＳスイッチを用いた従来のス
イッチ回路網の構成例を示す。ここでは二本のハイウェ
イから送られてくる多重信号列に対して、タイムスロッ
ト変換を行なうＴＳＴスイッチ回路網を示している。第
２図において、Ｔ１１゜Ｔ１２．　Ｔ２１．　Ｔ２２は
時間（Ｔ）スイッチ、Ｓは空間（Ｓ）スイッチ、ＡＣＭ
ｌｌ、ＡＣＭ１２．ＡＣＭ２１、ＡＣＭ２２．ＡＣＭＳ
は制御メモＩＪ、Ｃ０ＮＴは制御装置である。

入力多重信号端子１−ＩＷＩＩＮはＴスイッチＴ１１の
データ入力に接続され、制御メモリＡＣＭＩＩの制御信
号出力はＴスイッチＴ１１の制御入力に接続され、Ｔス
イッチＴ１１のデータ出力はＳスイッチＳのデータ入力
に接続される。また、入力多重信号端子ＨＷ２ＩＮはＴ
スイッチＴ２１のデータ入力に接続され、制御メモリＡ
ＣＭ２１の制御出力はＴスイッチＴ２１の制御入力に接
続され、■スイッチＴ２１のデータ出力はＳスイッチＳ
のデータ入力に接続される。また、制御メモリΔＣＭＳ
の制御出力はＳスイッチＳの制御入力に接続される。ま
た、ｓスイッチＳの二本のデータ出力の内、一本のデー
タ出力はＴスイッチＴ１２のデータ入力に接続され、制
御メモリＡＣＭ１２の制御出力はＴスイッチＴ１２の制
御入力に接続され、■スイッチＴ１２のデータ出力は出
力多重信号端子ＨＷＩＯＬＪＴに接続される。また、Ｓ
スイッチＳのもう一本のデータ出力はＴスイッチＴ２２
のデータ入力に接続され、制御メモリＡＣＭ２２の制御
出力はＴスイツ′ｆ−Ｔ２２の制御入力に接続され、Ｔ
スイッチＴ２２のデータ出力は出力多重信号端子ＦＩＷ
２ＯＵＴに接続される。また、制御装置Ｃ０ＮＴの制御
出力は各制御メモリの＄制御入力に接続される。

制御装置Ｃ０ＮＴは回線設定パスを指定する回線設定デ
ータを生成し、これを各制御メモリに転送する。各制御
メモリは制御装置Ｃ０ＮＴより転送されてきた回線設定
データを記憶するとともに、順次これを読出し各スイッ
チへ制御信号として与える。

入力多重信号端子ＨＷＩＩＮに与えられる入力多重信号
は、■スイッチＴ１１および制御メモリＡＣＭ１１によ
り時間軸上にてタイムスロット変換され、ＳスイッチＳ
へ送られる。、ＴスイッチＴ１１におけるタイムスロッ
ト変換の内容は、制御メモリＡＣＭ１１に記憶されてい
る回線設定データ（制御信号）より制御される。同様に
入力多重信号端子ＨＷ２ＩＮに与えられる入力多重信号
は、ＴスイッチＴ２１および制御メモリＡＣＭ２１によ
り時間軸上にてタイムスロット変換され、ＳスイッチＳ
へ送られる。ＴスイッチＴ２１におけるタイムスロット
変換の内容は、制御メモリＡＣＭ２１に記憶されている
制御信号により制御される。

■スイッチＴｌｌおよびＴ２１にて、時間軸上でのタイ
ムスロット変換がなされた２ハイウエイの多重信号は、
Ｓ−スイッチＳにおいてハイウェイ相互間でタイムスロ
ット変換され、それぞれＴスイッチＴ１２およびＴ２２
へ送られる。ＳスイッチＳにおけるタイムスロット変換
の内容は、制御メモリＡＣＭＳに記憶されている制御信
号により制御される。

ＳスイッチＳより送られてくる２ハイウエイの多重信号
の内の１本は、ＴスイッチＴ１２および制御メモリＡＣ
Ｍ１２により再度、時間軸上にてタイムスロット変換さ
れ、出力多重信号端子ＨＷ１０ｔＪＴより送出される。

ＴスイッチＴＩ２におけるタイムスロット変換の内容は
、制御メモリＡＣＭ１２に記憶されている制御信号によ
り制御される。

同様にＳスイッチＳより送られてくるもう１本の多重信
号は、■スイッチＴ２２および制御メモリＡＣＭ２２に
より再度、時間軸上にてタイムスロット変換され、出力
多重信号端子ＨＷ２ＯＵＴより送出される。Ｔスイッチ
Ｔ２２におけるタイムスロット変換の内容は制御メモリ
ＡＣＭ２２に記憶されている制御信号により制御される
。

以上の様に、入力多重信号端子ＨＷＩＩＮおよびＨＷ２
ＩＮに与えられる入力多重信号は、制御装置Ｃ０ＮＴに
おいて生成された回線設定データ（制御信号）に従って
、ＴスイッチＴ１１．　Ｔ１２゜Ｔ２１．　Ｔ２２およ
びＳスイッチＳによりタイムスロット変換され、それぞ
れ出力多重信号端子１」ＷｌｏＵＴおよびＨＷ２ＯＵＴ
へ送出される。

（発明が解決しようとＪる問題点） ところで、前述したＴスイッチおよびＳスイッチを組合
せたスイッチ回路網において、回線バスを順次増設して
いく場合、既設回線のバスの設定状態によっては入出力
ハイウェイに空タイムスロットが存在していながら増設
回線のバス設定が不可能になる、いわゆるブＬ１ツクと
いう状態が発生する場合がある。この場合には、既設回
線のバスを変更しながら、同時に増設回線のバスを設定
する必要があり、一般的には各Ｔスイッチ、Ｓスイッチ
用の制御メモリの内容の大巾又は全面的な変更を行なう
必要があり、このような回線設定バスの変更は、既設回
線に悪影響を及ぼすことなく、無瞬断にて行なわれる必
要がある。

ところが、■スイッチとＳスイッチを組合せたスイッチ
回路網においては、各スイッチに対応する制御メモリが
個別に設けられ、かつ各制御メモリの内容に相関性があ
るため、各制御メ七りの内容を独立に変更する方法によ
っては既設回線の瞬断を避けることはできなかった。

これを回避する一つの方法として、スイッチ回路網を全
系二重化し、回線設定パスの変更を行なう場合には、ま
ず予備系にて新しい回線設定パスを生成した上で、スイ
ッチ回路網の出力端にて現用系から予備系へ無瞬断にて
切替える方法が考えられるが、この場合はスイッチ回路
網を全系二重化する経済的負担を代償としなければなら
なかった。

本発明は前述した問題点を除去し、既設回線に影響を与
えることなく無瞬断にて回線設定の変更を実現し得る経
済的な回−線設定方式を提供することを目的とする。

（問題点を解決するための手段） 本発明では前記問題点を解決するため、時間スイッチお
よび空間スイッチを組合せたスイッチ回路網の回線設定
方式において、各スイッチにそれぞれ二重化された制御
メモリを設け、該二重化された制御メモリの一方に現用
系の回Ｆｉｌ設定データを蓄え、他方の制御メモリに変
更後の回線設定データを蓄え、各時間スイッチおよび空
間スイッチの動作位相に従って、制御メモリを順次切替
えるようになした。

（作用） 本発明によれば、現用系の回線設定データが書込まれた
制御メモリを、変更後の回線設定データが書込まれた制
御メモリに、その動作位相に従って切替えるのみで、既
設回線に影響を与えることなく無瞬断にて回線設定の変
更が行なわれる。

（実施例） 第１図は本発明の一実施例を示す構成図であって、ここ
では第２図と同様、二本のハイウェイから送られてくる
多重信号列に対してタイムスロット変換を行なうＴＳＴ
Ｓスイッチ用路網いて示Ｊ０第１図において、第２図と
同一構成部分は同一符号をもって表わす。即ち、Ｔ１１
．　ＴＩ２．　Ｔ２１゜Ｔ２２は時間（Ｔ＞スイッチ、
Ｓは空間（Ｓ）スイッチである。また、ＡＣＭＮｌｌ、
・ＡＣＭＮ１２゜ＡＣＭＮ２１．ＡＣＭＮ２２．ＡＣＭ
ＮＳは現用（Ｎ）系の制御メモリ、Ａ　ＣＭ　Ｅ　１１
．　ＡＣＭ　Ｅ　１２゜ＡＣＭＥ２１．ＡＣＭＥ２２．
ＡＣＭＥＳは矛備（Ｅ）系の制御メモリであり、Ｔスイ
ッチＴ１１には制御メモリＡＣＭＮ１１とΔＣＭＥ１１
が、ＴスイッチＴ１２には制御メ王りＡＣＭＮ１２とＡ
ＣＭＥ１２が、■スイッチＴ２１には制御メモリＡＣＭ
Ｎ２１とＡＣＭＥ２１が、■スイッチＴ２２には制御メ
モリＡＣＭＮ２２とＡＣＭＥ２２が、ＳスイッチＳには
制御メモリＡＣＭＮＳとＡＣＭＥＳがそれぞれ設けられ
、二重化されている。また、Ｃ０ＮＴＲは制御装置であ
り、第２図における制御装置Ｃ０ＮＴと同様の回線設定
データを生成し、これを各制御メモリへ転送する機能と
共に、各Ｔスイッチ、ＳスイッチがそれぞれＮ系／Ｅ系
のいずれの制御メモリによりタイムスロット変換を行な
うかを指令するＮ系／Ｅ系強制選択信号を発生ずる機能
を有している。各Ｔスイッチ、Ｓスイッチは制御装置Ｃ
０ＮＴＲにより指定された系の制御メモリによってタイ
ムスロット変換を行なう構成となっている。また、各制
御メモリは制御装置Ｃ０ＮＴＲからの制御によりＮ系、
Ｅ系にそれぞれ異なった回線設定データを書込むことが
可能な構成となっている。

次に前記構成による回線設定パスの変更について説明す
る。

初期状態としてＮ系の各制御メモリには、現用系、即ち
既設回線の回線設定データが記憶されており、各スイッ
チは全てこのＮ系の各制御メモリにより回線設定を行な
っているものとする。この状態において、回線設定パス
の変更は、まず制御装置Ｃ０ＮＴＲにて新しい回線設定
データを編集・生成し、これをＥ系の各制御メモリに転
送して記憶させ、次に制御装置Ｃ０ＮＴＲよりＥ系強制
選択信号を発生・送出し、各スイッチの制御メモリを順
次タイミングをとってＥ系に切替えることにより実現さ
れる。

各スイッチにおいてはタイムスロット変換に伴なう遅延
が存在するため、入力多重信号はスイッチを通るたびに
フレーム位相の遅延が付加されていく。従って、各スイ
ッチの対応する制御メモリは、こうした信号のフレーム
位相の遅延を考慮し、信号のフレーム位相に対応した位
相で各スイッチに制御信号を送出している。従って、一
般的に各制御メモリはそれぞれ異なったフレーム位相で
各スイッチを制御している。

このようすを第３図のタイムチャートにより説明する。

第３図において、■は第２図の入力端子ＨＷ１１Ｎおよ
びＨＷ２ＩＮに与えられる入力信号のフレーム位相であ
り、■は制御メモリ△ＣＭＮ１１（又はＡＣＭＥｌｌ）
およびＡＣＭＮ２１（又はＡＣＭＥ２１）の動作フレー
ム位相であり、■スイッチＴ１１およびＴ２１の出力信
号フレーム位相でもある。■は制御メモリＡＣＭＮＳお
よびＡＣＹＥＳの動作フレーム位相であり、Ｓスイッチ
Ｓの出力信号フレーム位相でもある。■は制御メモリＡ
ＣＭＮ１２（又はＡＣＭＥ１２）およびＡＣＭＮ２２（
又はＡＣＭＥ２２）の動作フレーム位相であり、Ｔスイ
ッチＴ１２およびＴ２２の出力信号、即ち出力端１４Ｗ
１０ＵＴおよびトＩＷ２０ＵＴの出力信号のフレーム位
相でもある。なお、ここでｔｌはＴスイッチの信号遅延
時間を、ｔ２はＳスイッチの信号遅延時間を示している
。

このような位相関係にて動作する各制御メモリに対して
、第３図の■に示す位相で制御装置Ｃ０ＮＴＲよりＥ系
強制選択信号を送出する。このＥ系強制選択信号を受け
て各制御メモリはそれぞれの動作フレーム位相の先頭の
時刻にてタイミングをとり、制御メモリＡＣＭＮ１１→
Ａ　ＣＭ　Ｅ　１１および制御メモリＡＣＭＮ２１→Ａ
ＣＭＥ２１の切替信号■、制御メモリＡＣＭＮＳ→へＣ
ＭＥＳの切替信号■、制御メモリＡＣＭＮ１２→ＡＣＭ
Ｅ１２およびＡＣＭＮ２２→ＡＣＭＥ２２の切替信号■
を作り、これらの■■■の切替信号によって各制御メモ
リを順次Ｅ系に切替える。

前述した切替動作によれば、各制御メモリの切替は必ず
各制御メモリの動作フレーム位相の先頭の時刻にて行わ
れるため、各スイッチを経過する信号に何ら影響を与え
ることなく切替が可能となる。

これまでの説明はスイッチ回路網の構成として、ＴＳＴ
スイッチ回路網の場合について示したが、本発明はＴＳ
Ｔスイッチ回路網に限定されず、時間スイッチ、空間ス
イッチを多数に接続した各種スイッチ回路網に適用可能
であることはいうまでもない。

（発明の効果） 以上説明したように本発明によれば、時間スイッチおよ
び空間スイッチを組合せたスイッチ回路網の回線設定方
式において、各スイッチにそれぞれ二重化された制御メ
モリを設け、該二重化された制御メモリの一方に現用系
の回線設定データを蓄え、他方の制御メモリに変更後の
回線設定データを蓄え、各時間スイッチおよび空間スイ
ッチの動作位相に従って、制御メモリを順次切替えるよ
うになしたため、既設回線の信号に何ら影響を与えるこ
となく無瞬断にて回線の切替が達成でき、また、二重化
部分は各制御メモリのみで良いため、構成上の経済負担
も少なくなる等の利点がある。

【図面の簡単な説明】

第１図は本発明方式を適用したＴＳＴスイッチ回路網を
示タブロック構成図、第２図は従来のＴＳＴスイッチ回
路網を示すブロック構成図、第３図は第１図のスイッチ
回路網において回線切替えを行なう場合のタイミング制
御を示寸タイムチャートである。 Ｔ１１．　Ｔ１２．　Ｔ２１．　Ｔ２２・・・時間（Ｔ
）スイッチ、Ｓ・・・空間（Ｓ）スイッチ、△ＣＭＮ１
１．ＡＣＭＮ１２．ＡＣＭＮ２１．ＡＣＭＮ２２．ＡＣ
ＭＮＳ・・・現用（Ｎ）系の制御メモリ、ＡＣＭＥｌｌ
、△ＣＭＥ１２．ＡＣＭＥ２１．ＡＣＭＥ２２．ＡＣＭ
ＥＳ・・・予備（Ｅ）系の制御メモリ、Ｃ０ＮＴＲ・・
・制御装置。 特許出願人　沖電気工業株式会社 日本電信電話株式会社

Claims (1)

1. 【特許請求の範囲】 時間スイッチおよび空間スイッチを組合せたスイッチ回
   路網の回線設定方式において、 各スイッチにそれぞれ二重化された制御メモリを設け、 該二重化された制御メモリの一方に現用系の回線設定デ
   ータを蓄え、他方の制御メモリに変更後の回線設定デー
   タを蓄え、 各時間スイッチおよび空間スイッチの動作位相に従つて
   、制御メモリを順次切替えるようになしたことを特徴と
   する 回線設定方式。