JPH06327073A - 時分割スイッチ構成方式 - Google Patents
時分割スイッチ構成方式Info
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- JPH06327073A JPH06327073A JP5115936A JP11593693A JPH06327073A JP H06327073 A JPH06327073 A JP H06327073A JP 5115936 A JP5115936 A JP 5115936A JP 11593693 A JP11593693 A JP 11593693A JP H06327073 A JPH06327073 A JP H06327073A
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 直列２段構成を採らずに時分割スイッチの大
容量化を計ることにより、通話路の遅延時間増大を回避
し、制御の簡易化を図る。 【構成】 時分割スイッチ制御部６、８が任意時刻にお
いて、出力タイムスロットの接続指定をした時に時分割
スイッチ５、７がいずれであるかをセレクタ制御部１４
が記憶しておき、該当時刻において、セレクタ１３を制
御し、時分割多重出力回線２０に記憶側の時分割スイッ
チの回線を選択する構成を採ることで時分割スイッチの
大容量化を計る。
容量化を計ることにより、通話路の遅延時間増大を回避
し、制御の簡易化を図る。 【構成】 時分割スイッチ制御部６、８が任意時刻にお
いて、出力タイムスロットの接続指定をした時に時分割
スイッチ５、７がいずれであるかをセレクタ制御部１４
が記憶しておき、該当時刻において、セレクタ１３を制
御し、時分割多重出力回線２０に記憶側の時分割スイッ
チの回線を選択する構成を採ることで時分割スイッチの
大容量化を計る。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル電子交換機
の時分割交換装置に関し、特に、時分割スイッチ構成方
式に関する。
の時分割交換装置に関し、特に、時分割スイッチ構成方
式に関する。
【０００２】
【従来の技術】従来の時分割交換装置における通話路交
換方式は、１つの時分割スイッチの最大容量以上の加入
者を収容する際には、最大容量超過分を別の時分割スイ
ッチに収容し、かつ時分割スイッチを２段構成とし、１
段目の時分割スイッチと２段目の時分割スイッチをマト
リクス接続する方式を採用していた。
換方式は、１つの時分割スイッチの最大容量以上の加入
者を収容する際には、最大容量超過分を別の時分割スイ
ッチに収容し、かつ時分割スイッチを２段構成とし、１
段目の時分割スイッチと２段目の時分割スイッチをマト
リクス接続する方式を採用していた。
【０００３】
【発明が解決しようとする課題】この従来の時分割交換
装置における通話路交換方式は、時分割スイッチを２段
通過するために、通話路の遅延時間が増大する課題と、
１段目の時分割スイッチと２段目の時分割スイッチの双
方の制御を行う必要があり、制御が複雑になるという課
題があった。
装置における通話路交換方式は、時分割スイッチを２段
通過するために、通話路の遅延時間が増大する課題と、
１段目の時分割スイッチと２段目の時分割スイッチの双
方の制御を行う必要があり、制御が複雑になるという課
題があった。
【０００４】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記諸課題を解決することを可能とした新規な時分
割スイッチ構成方式を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記諸課題を解決することを可能とした新規な時分
割スイッチ構成方式を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係る時分割スイッチ構成方式は、ディジタ
ル電子交換機の入力回線を任意の出力回線に接続する機
能を有する時分割スイッチと、この時分割スイッチの制
御メモリの制御データを出力する時分割スイッチ制御部
とからなる時分割交換装置において、時分割交換装置が
ｎ個配備される場合に、１番目からｎ番目の時分割交換
装置内の時分割スイッチの出力回線を入力とするｎ入力
１出力セレクタと、１番目からｎ番目の時分割スイッチ
制御部の出力を入力し任意時刻においてｎ個の時分割ス
イッチ間で出力回線として指定された最新の回線を選択
する制御データをｎ入力１出力セレクタに出力するセレ
クタ制御部とを具備して構成される。
に、本発明に係る時分割スイッチ構成方式は、ディジタ
ル電子交換機の入力回線を任意の出力回線に接続する機
能を有する時分割スイッチと、この時分割スイッチの制
御メモリの制御データを出力する時分割スイッチ制御部
とからなる時分割交換装置において、時分割交換装置が
ｎ個配備される場合に、１番目からｎ番目の時分割交換
装置内の時分割スイッチの出力回線を入力とするｎ入力
１出力セレクタと、１番目からｎ番目の時分割スイッチ
制御部の出力を入力し任意時刻においてｎ個の時分割ス
イッチ間で出力回線として指定された最新の回線を選択
する制御データをｎ入力１出力セレクタに出力するセレ
クタ制御部とを具備して構成される。
【０００６】
【実施例】次に、本発明をその好ましい一実施例につい
て図面を参照して具体的に説明する。
て図面を参照して具体的に説明する。
【０００７】図１は本発明の一実施例を示すブロック構
成図である。図１に示す実施例は時分割交換装置が２個
並列に配備した場合の例を示している。
成図である。図１に示す実施例は時分割交換装置が２個
並列に配備した場合の例を示している。
【０００８】図１を参照するに、回線制御装置１７は、
時分割多重入力回線１８上のタイムスロット０（以下Ｔ
Ｓ０と略記する）を例えば時分割多重出力回線２０上の
タイムスロット１（以下ＴＳ１と略記する）に、時分割
多重入力回線１９上のＴＳ１を例えば時分割多重出力回
線２０上のＴＳ０に、時分割多重入力回線１８上のＴＳ
１を例えば時分割多重出力回線２１上のＴＳ１に、時分
割多重入力回線１９上のＴＳ０を例えば時分割多重出力
回線２１上のＴＳ０にそれぞれ接続する場合には、制御
線３０を介して時分割交換装置１の時分割スイッチ制御
部６に入力ＴＳ０を出力ＴＳ１に、制御線３１を介して
時分割交換装置２の時分割スイッチ制御部８に入力ＴＳ
１を出力ＴＳ０に、制御線３２を介して時分割交換装置
３の時分割スイッチ制御部１０に入力ＴＳ１を出力ＴＳ
１に、制御線３３を介して時分割交換装置４の時分割ス
イッチ制御部１２に入力ＴＳ０を出力ＴＳ０に、それぞ
れパス接続するように要求を出力する。
時分割多重入力回線１８上のタイムスロット０（以下Ｔ
Ｓ０と略記する）を例えば時分割多重出力回線２０上の
タイムスロット１（以下ＴＳ１と略記する）に、時分割
多重入力回線１９上のＴＳ１を例えば時分割多重出力回
線２０上のＴＳ０に、時分割多重入力回線１８上のＴＳ
１を例えば時分割多重出力回線２１上のＴＳ１に、時分
割多重入力回線１９上のＴＳ０を例えば時分割多重出力
回線２１上のＴＳ０にそれぞれ接続する場合には、制御
線３０を介して時分割交換装置１の時分割スイッチ制御
部６に入力ＴＳ０を出力ＴＳ１に、制御線３１を介して
時分割交換装置２の時分割スイッチ制御部８に入力ＴＳ
１を出力ＴＳ０に、制御線３２を介して時分割交換装置
３の時分割スイッチ制御部１０に入力ＴＳ１を出力ＴＳ
１に、制御線３３を介して時分割交換装置４の時分割ス
イッチ制御部１２に入力ＴＳ０を出力ＴＳ０に、それぞ
れパス接続するように要求を出力する。
【０００９】時分割スイッチ制御部６では時分割多重入
力回線１８上の入力ＴＳ０のデータを多重出力回線２２
上の出力ＴＳ１に接続する接続指示制御データを制御回
線２６に出力し、時分割スイッチ制御部８では時分割多
重入力回線１９上の入力ＴＳ１のデータを多重出力回線
２３上の出力ＴＳ０に接続する接続指示制御データを制
御回線２７に出力する。
力回線１８上の入力ＴＳ０のデータを多重出力回線２２
上の出力ＴＳ１に接続する接続指示制御データを制御回
線２６に出力し、時分割スイッチ制御部８では時分割多
重入力回線１９上の入力ＴＳ１のデータを多重出力回線
２３上の出力ＴＳ０に接続する接続指示制御データを制
御回線２７に出力する。
【００１０】また、時分割スイッチ制御部１０では時分
割多重入力回線１８上の入力ＴＳ１のデータを多重出力
回線２４上の出力ＴＳ１に接続する接続指示制御データ
を制御回線２８に出力し、時分割スイッチ制御部１２で
は時分割多重入力回線１９上の入力ＴＳ０のデータを多
重出力回線２５上の出力ＴＳ０に接続する接続指示制御
データを制御回線２９に出力する。
割多重入力回線１８上の入力ＴＳ１のデータを多重出力
回線２４上の出力ＴＳ１に接続する接続指示制御データ
を制御回線２８に出力し、時分割スイッチ制御部１２で
は時分割多重入力回線１９上の入力ＴＳ０のデータを多
重出力回線２５上の出力ＴＳ０に接続する接続指示制御
データを制御回線２９に出力する。
【００１１】時分割スイッチ５、時分割スイッチ７、時
分割スイッチ９および時分割スイッチ１１は指定の入力
ＴＳと出力ＴＳを接続するように各時分割スイッチの制
御メモリの内容を更新する。
分割スイッチ９および時分割スイッチ１１は指定の入力
ＴＳと出力ＴＳを接続するように各時分割スイッチの制
御メモリの内容を更新する。
【００１２】セレクタ制御部１４は、制御回線２６と制
御回線２７の接続指示制御データからＴＳ０の出力時刻
には多重出力回線２３を、ＴＳ１の出力時刻には多重出
力回線２２を選択するように内部データを更新し、該当
時刻がくるとセレクタ１３に選択信号を出力し、時分割
多重出力回線２０上のＴＳ０には多重出力回線２３上の
データが、ＴＳ１には多重出力回線２２上のデータが出
力される。
御回線２７の接続指示制御データからＴＳ０の出力時刻
には多重出力回線２３を、ＴＳ１の出力時刻には多重出
力回線２２を選択するように内部データを更新し、該当
時刻がくるとセレクタ１３に選択信号を出力し、時分割
多重出力回線２０上のＴＳ０には多重出力回線２３上の
データが、ＴＳ１には多重出力回線２２上のデータが出
力される。
【００１３】上記と同様に、セレクタ制御部１６では、
制御回線２８と制御回線２９の接続指示制御データから
ＴＳ０の出力時刻には多重出力回線２５を、ＴＳ１の出
力時刻には多重出力回線２４を選択するように内部デー
タを更新し、該当時刻がくるとセレクタ１５に選択信号
を出力し、時分割多重出力回線２１上のＴＳ０には多重
出力回線２５上のデータが、ＴＳ１には多重出力回線２
４上のデータが出力される。
制御回線２８と制御回線２９の接続指示制御データから
ＴＳ０の出力時刻には多重出力回線２５を、ＴＳ１の出
力時刻には多重出力回線２４を選択するように内部デー
タを更新し、該当時刻がくるとセレクタ１５に選択信号
を出力し、時分割多重出力回線２１上のＴＳ０には多重
出力回線２５上のデータが、ＴＳ１には多重出力回線２
４上のデータが出力される。
【００１４】図２は本発明に係るセレクタ制御部１４の
前記実施例に従った受信動作例を示すフローチャートで
あり、図３は本発明に係るセレクタ制御部１４の前記実
施例に従ったセレクタ選択信号生成動作例を示すフロー
チャートである。
前記実施例に従った受信動作例を示すフローチャートで
あり、図３は本発明に係るセレクタ制御部１４の前記実
施例に従ったセレクタ選択信号生成動作例を示すフロー
チャートである。
【００１５】図２、図３を参照するに、図１に示された
セレクタ制御部１４は、例えばメモリにより形成された
接続指示制御データ受信手段と、セレクタ選択信号を生
成する例えばカウンタにより形成されたセレクタ選択信
号生成手段とを有し、図２は制御回線２６、２７からの
接続指示制御データを受信する受信手段の動作例を、図
３はセレクタ１３に出力するセレクタ選択信号を生成す
る信号生成手段の動作例をそれぞれ示している。
セレクタ制御部１４は、例えばメモリにより形成された
接続指示制御データ受信手段と、セレクタ選択信号を生
成する例えばカウンタにより形成されたセレクタ選択信
号生成手段とを有し、図２は制御回線２６、２７からの
接続指示制御データを受信する受信手段の動作例を、図
３はセレクタ１３に出力するセレクタ選択信号を生成す
る信号生成手段の動作例をそれぞれ示している。
【００１６】図２を参照するに、ステップ１においては
前提として、本発明の前記実施例に従ってセレクタ制御
部１４に入力される制御回線２６の接続指示制御データ
はセレクタ１３に入力される多重出力回線２２側、制御
回線２７の接続指示制御データはセレクタ１３に入力さ
れる多重出力回線２３側に設定される。次にステップＳ
２として、セレクタ制御部１４の制御データ受信手段
は、制御回線２６から、多重出力回線２２のＴＳ１接続
要求を受信し、ＴＳ１は多重出力回線２２を選択するよ
うに記憶する。次いでステップＳ３として、制御回線２
７から、多重出力回線２３のＴＳ０接続要求を受信し、
ＴＳ０は多重出力回線２３を選択するように記憶する。
前提として、本発明の前記実施例に従ってセレクタ制御
部１４に入力される制御回線２６の接続指示制御データ
はセレクタ１３に入力される多重出力回線２２側、制御
回線２７の接続指示制御データはセレクタ１３に入力さ
れる多重出力回線２３側に設定される。次にステップＳ
２として、セレクタ制御部１４の制御データ受信手段
は、制御回線２６から、多重出力回線２２のＴＳ１接続
要求を受信し、ＴＳ１は多重出力回線２２を選択するよ
うに記憶する。次いでステップＳ３として、制御回線２
７から、多重出力回線２３のＴＳ０接続要求を受信し、
ＴＳ０は多重出力回線２３を選択するように記憶する。
【００１７】図３を参照するに、ステップＳ１１におい
ては、ＴＳ０選択時刻になると、記憶されているＴＳ０
の選択データ（前記した本実施例では多重出力回線２３
側選択データ）が読み出される。次にＴＳ０選択時刻に
なると、記憶されているＴＳ１の選択データ（本実施例
では多重出力回線２２側選択データ）が読み出される
（ステップ１２）。また、ステップ１３ではＴＳｎ選択
時刻になると、記憶されているＴＳｎの選択データが読
み出される。図２、図３に示された動作フローは前記し
た本発明の一実施例に対応している。
ては、ＴＳ０選択時刻になると、記憶されているＴＳ０
の選択データ（前記した本実施例では多重出力回線２３
側選択データ）が読み出される。次にＴＳ０選択時刻に
なると、記憶されているＴＳ１の選択データ（本実施例
では多重出力回線２２側選択データ）が読み出される
（ステップ１２）。また、ステップ１３ではＴＳｎ選択
時刻になると、記憶されているＴＳｎの選択データが読
み出される。図２、図３に示された動作フローは前記し
た本発明の一実施例に対応している。
【００１８】セレクタ制御部１６もセレクタ制御部１４
と同様に構成され、同様に動作する。
と同様に構成され、同様に動作する。
【００１９】図４は本発明の一実施例を示すタイムチャ
ートであり、前記した実施例と対応している。
ートであり、前記した実施例と対応している。
【００２０】図４を参照するに、時分割多重入力回線１
８のＴＳ０上のデータＡは多重出力回線２２のＴＳ１、
セレクタ１３を介して時分割多重出力回線２０のＴＳ１
に接続されている。同様に時分割多重入力回線１８のＴ
Ｓ１上のデータＣは多重出力回線２４、セレクタ１５を
介して時分割多重出力回線２１のＴＳ１に接続されてい
る。
８のＴＳ０上のデータＡは多重出力回線２２のＴＳ１、
セレクタ１３を介して時分割多重出力回線２０のＴＳ１
に接続されている。同様に時分割多重入力回線１８のＴ
Ｓ１上のデータＣは多重出力回線２４、セレクタ１５を
介して時分割多重出力回線２１のＴＳ１に接続されてい
る。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
時分割スイッチを直列２段構成にすることなく、１つの
時分割スイッチの最大容量以上の加入者を収容して、回
線交換可能な構成としたために、従来方式で問題となる
通話路の遅延時間増大を回避する効果が得られる。
時分割スイッチを直列２段構成にすることなく、１つの
時分割スイッチの最大容量以上の加入者を収容して、回
線交換可能な構成としたために、従来方式で問題となる
通話路の遅延時間増大を回避する効果が得られる。
【００２２】本発明によればまた、任意の入力回線と出
力回線を接続する際に必要な時分割スイッチ制御を１回
にしているために、制御が簡略化される効果が得られ
る。
力回線を接続する際に必要な時分割スイッチ制御を１回
にしているために、制御が簡略化される効果が得られ
る。
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明に係るセレクタ制御部の受信動作例を示
すフローチャートである。
すフローチャートである。
【図３】本発明に係るセレクタ制御部のセレクタ選択信
号生成動作例を示すフローチャートである。
号生成動作例を示すフローチャートである。
【図４】本発明の動作例を示すタイムチャートである。
１〜４…時分割交換スイッチ ５、７、９、１１…時分割スイッチ ６、８、１０、１２…時分割スイッチ制御部 １３、１５…セレクタ １４、１６…セレクタ制御部 １７…回線制御部 １８、１９…時分割多重入力回線 ２０、２１…時分割多重出力回線 ２２〜２５…多重出力回線 ２６〜２９…制御回線 ３０〜３３…制御線
Claims (2)
- 【請求項１】 ディジタル電子交換機の入力回線を任意
の出力回線に接続する機能を有する時分割スイッチと、
前記時分割スイッチの制御メモリの制御データを出力す
る時分割スイッチ制御部とからなる時分割交換装置にお
いて、前記時分割交換装置がｎ個配備される場合に、１
番目からｎ番目の時分割交換装置内の時分割スイッチの
出力回線を入力とするｎ／２入力１出力セレクタと、１
番目からｎ番目の時分割スイッチ制御部の出力を入力し
任意時刻においてｎ個の時分割スイッチ間で出力回線と
して指定された最新の回線を選択する制御データを前記
セレクタに出力するセレクタ制御部とを具備することを
特徴とする時分割スイッチ構成方式。 - 【請求項２】 前記セレクタ制御部は前記時分割スイッ
チ制御部から出力される接続指示制御データを受信し記
憶する受信手段と、前記接続指示制御データに従ってセ
レクタ選択信号を生成して前記セレクタに出力するセレ
クタ選択信号生成手段とを有することを更に特徴とする
請求項１に記載の時分割スイッチ構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11593693A JP2507958B2 (ja) | 1993-05-18 | 1993-05-18 | 時分割スイッチ構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11593693A JP2507958B2 (ja) | 1993-05-18 | 1993-05-18 | 時分割スイッチ構成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06327073A true JPH06327073A (ja) | 1994-11-25 |
| JP2507958B2 JP2507958B2 (ja) | 1996-06-19 |
Family
ID=14674857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11593693A Expired - Fee Related JP2507958B2 (ja) | 1993-05-18 | 1993-05-18 | 時分割スイッチ構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507958B2 (ja) |
-
1993
- 1993-05-18 JP JP11593693A patent/JP2507958B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2507958B2 (ja) | 1996-06-19 |
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