JP2957223B2 - コールプロセッサの負荷分散制御方式 - Google Patents
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Description
【発明の詳細な説明】 〔概要〕 非同期転送モード（ATM）方式の広帯域交換機におい
て、スイッチ網の制御を行う複数のコールプロセッサの
負荷分散制御方式に関し、 ATM交換機のスイッチ網の制御を行う複数のコールプ
ロセッサの負荷を均等に分散させることを目的とし、 スイッチ網の制御を行う複数のコールプロセッサCPR
を有する非同期転送モード交換機において、発呼に対す
る呼処理を該発呼の生起順に１つずつ該複数のコールプ
ロセッサに順次割り当てるメインプロセッサと、該スイ
ッチ網を構成する複数の各バッファの使用状況を管理す
るスイッチ状態管理手段とを備え、呼処理を割り当てら
れたコールプロセッサが該スイッチ状態管理手段の有す
る情報を基にATMセルのルーティングを行うように構成
する。
て、スイッチ網の制御を行う複数のコールプロセッサの
負荷分散制御方式に関し、 ATM交換機のスイッチ網の制御を行う複数のコールプ
ロセッサの負荷を均等に分散させることを目的とし、 スイッチ網の制御を行う複数のコールプロセッサCPR
を有する非同期転送モード交換機において、発呼に対す
る呼処理を該発呼の生起順に１つずつ該複数のコールプ
ロセッサに順次割り当てるメインプロセッサと、該スイ
ッチ網を構成する複数の各バッファの使用状況を管理す
るスイッチ状態管理手段とを備え、呼処理を割り当てら
れたコールプロセッサが該スイッチ状態管理手段の有す
る情報を基にATMセルのルーティングを行うように構成
する。
本発明は広帯域交換方式に係り、さらに詳しくは非同
期転送モード（ATM）方式の広帯域交換機において、ス
イッチ網の制御を行う複数のコールプロセッサの負荷分
散制御方式に関する。
期転送モード（ATM）方式の広帯域交換機において、ス
イッチ網の制御を行う複数のコールプロセッサの負荷分
散制御方式に関する。
近年データ通信の普及に伴い、従来の音声ばかりでな
く重要なデータも公衆回線を使用して通信されるように
なってきたため、将来の通信網では高品質の転送、交換
が要求される。音声や低速データばかりでなく動画像等
の高速度データを提供できる通信サービス用のネットワ
ークとして、広帯域ISDN（Ｂ−ISDN）が実用段階を迎
え、各種インタフェースにおける標準化が行われてい
る。Ｂ−ISDNでは従来の交換方式と異なり、非同期転送
モード（ATM）を用いることによって音声、低速デー
タ、動画像等の異なった速度の情報を同じように扱い、
しかも連続情報とバースト情報を一元化することができ
る。
く重要なデータも公衆回線を使用して通信されるように
なってきたため、将来の通信網では高品質の転送、交換
が要求される。音声や低速データばかりでなく動画像等
の高速度データを提供できる通信サービス用のネットワ
ークとして、広帯域ISDN（Ｂ−ISDN）が実用段階を迎
え、各種インタフェースにおける標準化が行われてい
る。Ｂ−ISDNでは従来の交換方式と異なり、非同期転送
モード（ATM）を用いることによって音声、低速デー
タ、動画像等の異なった速度の情報を同じように扱い、
しかも連続情報とバースト情報を一元化することができ
る。
ATM網では帯域の異なった情報が従来のパケット通信
と区別する意味でセルと呼ばれる一定長の単位に収容さ
れて転送、交換される。セル単位で回線データとパケッ
トデータを区別することなく多重化することから、異な
る転送速度を要求するサービスに柔軟に対処でき、転送
路を効率的に利用できる。
と区別する意味でセルと呼ばれる一定長の単位に収容さ
れて転送、交換される。セル単位で回線データとパケッ
トデータを区別することなく多重化することから、異な
る転送速度を要求するサービスに柔軟に対処でき、転送
路を効率的に利用できる。
ATM通信網においては、ユーザ情報はその長さに応じ
ていくつかに分割され、ヘッダが付加されてセル化され
る。セルのヘッダ部は、例えば数バイト、データ部は32
〜120バイト程度である。ヘッダにはどのユーザからの
データかを区別するためのチャネル識別子（VCI）が付
けられる。ユーザ情報はセル化された後、ATMハイウェ
イ上で多重され転送、交換される。
ていくつかに分割され、ヘッダが付加されてセル化され
る。セルのヘッダ部は、例えば数バイト、データ部は32
〜120バイト程度である。ヘッダにはどのユーザからの
データかを区別するためのチャネル識別子（VCI）が付
けられる。ユーザ情報はセル化された後、ATMハイウェ
イ上で多重され転送、交換される。
この交換は交換機のスイッチ内でどのバッファにその
セルデータがライトされるべきかがチャネル識別子に対
応して交換機のプロセッサから指定され、セルデータは
自律的にネットワーク内を流れていくため自己ルーティ
ングと呼ばれる。受信側ではATMハイウェイからチャネ
ル識別子を基にして必要なセルを抽出し、ヘッダを取り
除いてユーザ情報を再生する。
セルデータがライトされるべきかがチャネル識別子に対
応して交換機のプロセッサから指定され、セルデータは
自律的にネットワーク内を流れていくため自己ルーティ
ングと呼ばれる。受信側ではATMハイウェイからチャネ
ル識別子を基にして必要なセルを抽出し、ヘッダを取り
除いてユーザ情報を再生する。
第８図はATM交換機のマルチステージ自己ルーティン
グ部（MSSR）の構成例である。MSSRはそれぞれ複数の入
力と出力とをもつ自己ルーティングモジュール（SRM）
を複数段（通樹は３段）備えており、セルは自己ルーテ
ィングモジュール（SRM）のどの入力線から入力されて
どの出力線から出力されるか、また次段のSRMが複数個
存在する場合には次段のどのSRMに出力されるかによりM
SSR内をルーティングされる。なお第８図ではATM交換機
のうちで一方向に転送されるセルの交換用のMSSRのみを
示しているが、逆方向に転送されるセルに対しても同様
のMSSRが備えられることは当然である。
グ部（MSSR）の構成例である。MSSRはそれぞれ複数の入
力と出力とをもつ自己ルーティングモジュール（SRM）
を複数段（通樹は３段）備えており、セルは自己ルーテ
ィングモジュール（SRM）のどの入力線から入力されて
どの出力線から出力されるか、また次段のSRMが複数個
存在する場合には次段のどのSRMに出力されるかによりM
SSR内をルーティングされる。なお第８図ではATM交換機
のうちで一方向に転送されるセルの交換用のMSSRのみを
示しているが、逆方向に転送されるセルに対しても同様
のMSSRが備えられることは当然である。
第９図は自己ルーティングモジュール（SRM）の構成
例である。同図においてSRMは複数の入力および出力、
ここではそれぞれ４本づつを持ち、それぞれの入力線と
出力線のクロスポイントにはバッファが設けられる。こ
の場合には４入力、４出力に対してバッファの数は16個
となる。
例である。同図においてSRMは複数の入力および出力、
ここではそれぞれ４本づつを持ち、それぞれの入力線と
出力線のクロスポイントにはバッファが設けられる。こ
の場合には４入力、４出力に対してバッファの数は16個
となる。
SRMおよびSRMが複数接続されたMSSR内では前述のVCI
が格納されているテーブルを用いてタグ（ATG）と呼ば
れる情報がセルに付加され、そのタグによってパス選定
が行われる。タグはSRMの各段においてどのバッファに
データを書き込むかを指定するものであり、SRMが３段
接続されている場合には、例えば各段毎に２ビットのタ
グが割り当てられ、合計６ビットのタグによってパス選
択が行われる。
が格納されているテーブルを用いてタグ（ATG）と呼ば
れる情報がセルに付加され、そのタグによってパス選定
が行われる。タグはSRMの各段においてどのバッファに
データを書き込むかを指定するものであり、SRMが３段
接続されている場合には、例えば各段毎に２ビットのタ
グが割り当てられ、合計６ビットのタグによってパス選
択が行われる。
上述のような構成のMSSRを備えたATM交換機では、呼
処理を制御するためにコールプロセッサが用いられる
が、マルチステージ自己ルーティング部を構成する自己
ルーティングモジュール（SRM）の段数が増加しMSSRの
規模が大きくなるにつれて、多数のコールプロセッサが
必要となる。これらのコールプロセッサは互いにバスで
接続され、スイッチ網を制御することになる。
処理を制御するためにコールプロセッサが用いられる
が、マルチステージ自己ルーティング部を構成する自己
ルーティングモジュール（SRM）の段数が増加しMSSRの
規模が大きくなるにつれて、多数のコールプロセッサが
必要となる。これらのコールプロセッサは互いにバスで
接続され、スイッチ網を制御することになる。
例えばMSSRが３段のSRMによって構成される場合に
は、各段におけるスイッチ（バッファ）の制御をそれぞ
れ３台のコールプロセッサで分担することも考えられ
る。しかしながら各段のバッファの使用量は必ずしも均
等ではないため、各コールプロセッサの負荷をいかにし
て均一にするかが効率的に交換を行うために重要な問題
点となる。
は、各段におけるスイッチ（バッファ）の制御をそれぞ
れ３台のコールプロセッサで分担することも考えられ
る。しかしながら各段のバッファの使用量は必ずしも均
等ではないため、各コールプロセッサの負荷をいかにし
て均一にするかが効率的に交換を行うために重要な問題
点となる。
本発明は、ATM交換機のスイッチ網の制御を行う複数
のコールプロセッサの負荷を均等に分散させることを目
的とする。
のコールプロセッサの負荷を均等に分散させることを目
的とする。
第１図は本発明の原理ブロック図である。同図はスイ
ッチ網１の制御を行う複数のコールプロセッサCPR2a,2
b,・・・を有する非同期転送モード（ATM）交換機にお
けるコールプロセッサの負荷分散制御方式の原理ブロッ
ク図である。第１図（ａ）は第１の発明の原理ブロック
図である。同図において、メインプロセッサ３は発呼に
対する呼処理をその生起順に１つずつ複数のコールプロ
セッサ（2a,2b,・・・）に次々と割り当てる。またスイ
ッチ状態管理手段４はATM交換機のスイッチ網１を構成
する複数の各バッファの使用状況を収集する。
ッチ網１の制御を行う複数のコールプロセッサCPR2a,2
b,・・・を有する非同期転送モード（ATM）交換機にお
けるコールプロセッサの負荷分散制御方式の原理ブロッ
ク図である。第１図（ａ）は第１の発明の原理ブロック
図である。同図において、メインプロセッサ３は発呼に
対する呼処理をその生起順に１つずつ複数のコールプロ
セッサ（2a,2b,・・・）に次々と割り当てる。またスイ
ッチ状態管理手段４はATM交換機のスイッチ網１を構成
する複数の各バッファの使用状況を収集する。
第１図（ｂ）は第２の発明の原理ブロック図である。
同図において、スイッチ状態管理手段４の作用は第１図
（ａ）に示す第１の発明のおけると作用同様である。チ
ャネル識別子記憶手段５は、例えばメインプロセッサ３
のメモリ内に設けられるテーブルであって、各コールプ
ロセッサが処理を担当する呼に付けられるチャネル識別
子を各コールプロセッサに対して記憶する。またメイン
プロセッサ３はチャネル識別子記憶手段５の記憶内容に
従って発呼に対する呼処理をコールプロセッサ2a,2b,・
・・に割り当て、かつスイッチ状態管理手段４の有する
情報に基づいて負荷をさらに均等化させるために、定期
的にチャネル識別子記憶手段５の内容を更新する。
同図において、スイッチ状態管理手段４の作用は第１図
（ａ）に示す第１の発明のおけると作用同様である。チ
ャネル識別子記憶手段５は、例えばメインプロセッサ３
のメモリ内に設けられるテーブルであって、各コールプ
ロセッサが処理を担当する呼に付けられるチャネル識別
子を各コールプロセッサに対して記憶する。またメイン
プロセッサ３はチャネル識別子記憶手段５の記憶内容に
従って発呼に対する呼処理をコールプロセッサ2a,2b,・
・・に割り当て、かつスイッチ状態管理手段４の有する
情報に基づいて負荷をさらに均等化させるために、定期
的にチャネル識別子記憶手段５の内容を更新する。
本発明においては、ATM交換機のスイッチ網１の制御
を行う複数のコールプロセッサ2a,2b,・・・に対する呼
処理の割り当てがメインプロセッサ３によって統一的に
制御される。第１の発明の原理を示す第１図（ａ）で
は、メインプロセッサ３によって発呼はその生起順に複
数のコールプロセッサ2a,2b,・・・に順次割り当てら
れ、呼処理を割り当てられたコールプロセッサはスイッ
チ状態管理手段４が有する情報を基にしてATMセルのル
ーティングを行う。
を行う複数のコールプロセッサ2a,2b,・・・に対する呼
処理の割り当てがメインプロセッサ３によって統一的に
制御される。第１の発明の原理を示す第１図（ａ）で
は、メインプロセッサ３によって発呼はその生起順に複
数のコールプロセッサ2a,2b,・・・に順次割り当てら
れ、呼処理を割り当てられたコールプロセッサはスイッ
チ状態管理手段４が有する情報を基にしてATMセルのル
ーティングを行う。
第２の発明の原理を示す第１図（ｂ）においては、メ
インプロセッサ３は発呼が生起するとその呼に付けられ
たチャネル識別子によってチャネル識別子記憶手段５の
内容を参照し、その呼の処理を行うコールプロセッサを
判定して、そのプロセッサに呼処理を割り当てる。呼処
理が割り当てられたプロセッサは、第１の発明における
と同様にスイッチ状態管理手段４の有する情報を基にAT
Mセルのルーティングを行う。またメインプロセッサ３
は各コールプロセッサ2a,2b,・・・の負荷をさらに均一
化するために、スイッチ状態管理手段４の有する情報に
基づいて定期的にチャネル識別子記憶手段５の内容を更
新する。
インプロセッサ３は発呼が生起するとその呼に付けられ
たチャネル識別子によってチャネル識別子記憶手段５の
内容を参照し、その呼の処理を行うコールプロセッサを
判定して、そのプロセッサに呼処理を割り当てる。呼処
理が割り当てられたプロセッサは、第１の発明における
と同様にスイッチ状態管理手段４の有する情報を基にAT
Mセルのルーティングを行う。またメインプロセッサ３
は各コールプロセッサ2a,2b,・・・の負荷をさらに均一
化するために、スイッチ状態管理手段４の有する情報に
基づいて定期的にチャネル識別子記憶手段５の内容を更
新する。
以上のように、本発明においては呼処理が発呼の生起
順に１つずつ複数のコールプロセッサに順次割り当てら
れるか、あるいは呼に付けられたチャネル識別子に従っ
て各コールプロセッサに割り当てられることによって負
荷分散が行われる。
順に１つずつ複数のコールプロセッサに順次割り当てら
れるか、あるいは呼に付けられたチャネル識別子に従っ
て各コールプロセッサに割り当てられることによって負
荷分散が行われる。
第２図は本発明におけるATM交換機の実施例の全体構
成ブロック図である。同図においてATMスイッチ網は、A
TMセルに付加されているチャネル識別子（VCI）を、例
えばMSSR7内のスイッチマトリックスでのルーティング
情報としてのタグに変換するVCI変換部（VCC）６と、複
数段の自己ルーティングモジュール（SRM）で構成され
るマルチステージ自己ルーティング部（MSSR）７とから
成っている。複数のコールプロセッサ（CPR）2a,2b,2c
は互いにコモンバス（Ｃ−バス）８で接続され、さらに
発呼検出などを行う局間信号処理部（SIG）９もＣ−バ
ス８に接続され、これらは全てメインプロセッサ（MP
R）３によって制御される。
成ブロック図である。同図においてATMスイッチ網は、A
TMセルに付加されているチャネル識別子（VCI）を、例
えばMSSR7内のスイッチマトリックスでのルーティング
情報としてのタグに変換するVCI変換部（VCC）６と、複
数段の自己ルーティングモジュール（SRM）で構成され
るマルチステージ自己ルーティング部（MSSR）７とから
成っている。複数のコールプロセッサ（CPR）2a,2b,2c
は互いにコモンバス（Ｃ−バス）８で接続され、さらに
発呼検出などを行う局間信号処理部（SIG）９もＣ−バ
ス８に接続され、これらは全てメインプロセッサ（MP
R）３によって制御される。
第２図の実施例において、第１図のスイッチ状態管理
手段４は帯域管理処理部（BWC）としてMPR3の中に設け
られる。ATM交換において、呼の接続要求を発する端末
は、接続先の情報と共にその呼の占有する帯域幅がいく
らであるかという情報を交換機側へ通知する。
手段４は帯域管理処理部（BWC）としてMPR3の中に設け
られる。ATM交換において、呼の接続要求を発する端末
は、接続先の情報と共にその呼の占有する帯域幅がいく
らであるかという情報を交換機側へ通知する。
帯域管理処理部（BWC）は実際にスイッチのバッファ
の使用量そのものを監視する代わりに、発信端末からの
占有帯域幅情報、例えば音声の場合には64Kbps,動画像
であれば50Mbpsのような値と、その呼が実際に接続され
た時MSSR7内のどの経路を経て接続されたかという情報
を管理することで、スイッチの状態を管理する。この帯
域管理処理部を用いることにより、ソフトウェアで簡単
にスイッチ状態の管理を行うことができる。
の使用量そのものを監視する代わりに、発信端末からの
占有帯域幅情報、例えば音声の場合には64Kbps,動画像
であれば50Mbpsのような値と、その呼が実際に接続され
た時MSSR7内のどの経路を経て接続されたかという情報
を管理することで、スイッチの状態を管理する。この帯
域管理処理部を用いることにより、ソフトウェアで簡単
にスイッチ状態の管理を行うことができる。
第３図は、第２図におけるMSSR7を構成する自己ルー
ティングモジュール（SRM）の実施例の構成である。こ
の実施例は自己ルーティングモジュールが２×２の格子
点（バッファ）で構成されている例を示し、この格子点
Cxy（C00〜C11）において、入力ハイウェイ1HWから入力
されるATMセルを出力ハイウェイOHWにスイッチすること
により、ATM交換が実現される。
ティングモジュール（SRM）の実施例の構成である。こ
の実施例は自己ルーティングモジュールが２×２の格子
点（バッファ）で構成されている例を示し、この格子点
Cxy（C00〜C11）において、入力ハイウェイ1HWから入力
されるATMセルを出力ハイウェイOHWにスイッチすること
により、ATM交換が実現される。
第４図は第２図のVCI変換部（VCC）の実施例の構成ブ
ロック図である。同図において、VCC6は入力ハイウェイ
IHW0〜IHW3から入力されるセルに対してCPRからの命令
に応じてVCI変換および、例えばタグ情報などのスイッ
チ情報を付加するVCNV0〜VCNV3,10a〜10d,およびこれら
のVCNVと各コールプロセッサとのインタフェースとして
のVCCC11から構成される。
ロック図である。同図において、VCC6は入力ハイウェイ
IHW0〜IHW3から入力されるセルに対してCPRからの命令
に応じてVCI変換および、例えばタグ情報などのスイッ
チ情報を付加するVCNV0〜VCNV3,10a〜10d,およびこれら
のVCNVと各コールプロセッサとのインタフェースとして
のVCCC11から構成される。
第５図は第１の発明においてMPRのメモリ内に格納さ
れる呼処理割付用データの実施例である。同図において
呼処理割付用データはMAXCPFとCPFという２つのデータ
から成り、MAXCPFは交換機内のCPRの台数を示してい
る。このMAXCPFは交換機の構成が変わらない限り不変で
あり、第２図の実施例ではその値は３である。また呼処
理割付フラグCPFは次に呼処理を割付けるべきCPRの番号
を示すものであり、第２図の例では呼処理の割付けが行
われる毎に、CPFは１→２→３→１→２→３→１・・・
と変化することになる。
れる呼処理割付用データの実施例である。同図において
呼処理割付用データはMAXCPFとCPFという２つのデータ
から成り、MAXCPFは交換機内のCPRの台数を示してい
る。このMAXCPFは交換機の構成が変わらない限り不変で
あり、第２図の実施例ではその値は３である。また呼処
理割付フラグCPFは次に呼処理を割付けるべきCPRの番号
を示すものであり、第２図の例では呼処理の割付けが行
われる毎に、CPFは１→２→３→１→２→３→１・・・
と変化することになる。
第６図は、第２の発明においてMPRのメモリ内に設け
られる呼処理割付テーブルの実施例である。このテーブ
ルは第１図（ｂ）におけるチャネル識別子記憶手段５に
相当し、本実施例ではこれもスイッチ状態管理手段４と
同様にMPR3の中に設けられる。
られる呼処理割付テーブルの実施例である。このテーブ
ルは第１図（ｂ）におけるチャネル識別子記憶手段５に
相当し、本実施例ではこれもスイッチ状態管理手段４と
同様にMPR3の中に設けられる。
第６図において呼処理割付テーブル（ATBL）は、接続
要求を出している呼に付加されているチャネル識別子を
示す入力VCIとしてのIVCIと、その入力VCIを受け持つコ
ールプロセッサ（CPR）の番号を示すCNOとから成ってい
る。この例ではIVCIは１から６の６個であり、例えば入
力VCIとして‘3'を持つ呼の接続処理はCPR＃２に割付け
られる。このテーブルATBLの内容を更新することによっ
て、各CPRの負荷を調整することができる。
要求を出している呼に付加されているチャネル識別子を
示す入力VCIとしてのIVCIと、その入力VCIを受け持つコ
ールプロセッサ（CPR）の番号を示すCNOとから成ってい
る。この例ではIVCIは１から６の６個であり、例えば入
力VCIとして‘3'を持つ呼の接続処理はCPR＃２に割付け
られる。このテーブルATBLの内容を更新することによっ
て、各CPRの負荷を調整することができる。
第７図は、第1,第２の発明においてスイッチ状態管理
手段４に相当する帯域情報管理部が保持するスイッチ状
態管理テーブルの実施例である。同図においてスイッチ
状態管理テーブル（SST）はMPR3のメモリ内に保持され
ており、第３図のように２×２個のバッファで構成され
る自己ルーティングモジュール（SRM）Sxy内のクロスポ
イントClmで現在スイッチされている呼の帯域幅の合計
を示すSxy，Clmと、１つのクロスポイントでスイッチ可
能な帯域幅の最大値を示すMAXとから成り、本実施例で
はMAXの値は150Mbpsである。このテーブルでは、例えば
SRMSoo内のクロスポイントCooにおいて75Mbpsの帯域が
使用されていることが示されており、MAXの値が150Mbps
であることから、このクロスポイントではさらに75Mbps
の帯域幅を持つ呼をスイッチできることになる。
手段４に相当する帯域情報管理部が保持するスイッチ状
態管理テーブルの実施例である。同図においてスイッチ
状態管理テーブル（SST）はMPR3のメモリ内に保持され
ており、第３図のように２×２個のバッファで構成され
る自己ルーティングモジュール（SRM）Sxy内のクロスポ
イントClmで現在スイッチされている呼の帯域幅の合計
を示すSxy，Clmと、１つのクロスポイントでスイッチ可
能な帯域幅の最大値を示すMAXとから成り、本実施例で
はMAXの値は150Mbpsである。このテーブルでは、例えば
SRMSoo内のクロスポイントCooにおいて75Mbpsの帯域が
使用されていることが示されており、MAXの値が150Mbps
であることから、このクロスポイントではさらに75Mbps
の帯域幅を持つ呼をスイッチできることになる。
次に本発明におけるMPRによる呼処理割付処理と帯域
管理処理、およびCPRによる呼接続処理の実施例につい
て詳細に説明するが、これらの処理の実施例は２×２個
のバッファから構成されるSRMを２列、３段接続したMSS
Rを持つATM交換機に対するものであり、またMPRでは呼
処理割付処理と帯域管理処理との２つの処理（プログラ
ム）が独立して動作していることと、各CPRでは呼接続
処理がそれぞれ独立に動作していることが前提となって
いる。なお第１の発明と第２の発明とではMPRによる呼
処理割付処理のみが異なっている。
管理処理、およびCPRによる呼接続処理の実施例につい
て詳細に説明するが、これらの処理の実施例は２×２個
のバッファから構成されるSRMを２列、３段接続したMSS
Rを持つATM交換機に対するものであり、またMPRでは呼
処理割付処理と帯域管理処理との２つの処理（プログラ
ム）が独立して動作していることと、各CPRでは呼接続
処理がそれぞれ独立に動作していることが前提となって
いる。なお第１の発明と第２の発明とではMPRによる呼
処理割付処理のみが異なっている。
まず第１の発明におけるMPR3による呼処理割付処理は
次のステップ１〜ステップ５から成っている。
次のステップ１〜ステップ５から成っている。
STEP1:局間信号処理部９より接続要求を受ける。
STEP2:呼処理割付フラグ（CPF）を読む。
STEP3:CPF＝ｉであれば、CPR＃ｉに呼処理を割当てると
ともに、呼処理に必要な入力VCI等の情報をCPR＃ｉに通
知する。
ともに、呼処理に必要な入力VCI等の情報をCPR＃ｉに通
知する。
STEP4:CPFの値に１を加算し、これを新しいCPFとし、CP
Fをメモリに格納する。このとき、CPF＞MAXCPFであれ
ば、CPF＝１とし、それを格納する。
Fをメモリに格納する。このとき、CPF＞MAXCPFであれ
ば、CPF＝１とし、それを格納する。
STEP5:終了。
次に第２の発明における呼処理割付処理は次のステッ
プ１〜ステップ３から成る。
プ１〜ステップ３から成る。
STEP1:局間信号処理部９より接続要求を受ける。
STEP2:接続要求呼の入力VCIをもとに第６図の呼処理割
付テーブル（ATBL）を参照し、呼処理を割付けるべきCP
R番号を決定する。
付テーブル（ATBL）を参照し、呼処理を割付けるべきCP
R番号を決定する。
STEP3:STEP2で決定したCPRに対して必要な情報を通知
し、呼処理を割付けて、処理を終了する。
し、呼処理を割付けて、処理を終了する。
MPRから呼処理を割付けられたコールプロセッサ（CP
R）は呼接続処理を開始する。CPRによる呼接続処理は次
のステップ１〜ステップ６から成る。
R）は呼接続処理を開始する。CPRによる呼接続処理は次
のステップ１〜ステップ６から成る。
STEP1:MPR3からの情報（入力VCI、接続先電番）を受
け、出力VCI及び出力ハイウェイ番号を決定する。
け、出力VCI及び出力ハイウェイ番号を決定する。
STEP2:STEP1で決定した入力ハイウェイ番号及び出力ハ
イウェイ番号から可能なルート設定を全て選択する。
イウェイ番号から可能なルート設定を全て選択する。
STEP3:STEP2で選択したルート案の１つと、接続しよう
とする呼の帯域幅をMPR3の帯域管理処理部に通知する。
とする呼の帯域幅をMPR3の帯域管理処理部に通知する。
STEP4:MPR3からの回答がルート案設定可能であれば次の
STEP5に、不可能であればSTEP6に移行する。
STEP5に、不可能であればSTEP6に移行する。
STEP5:STEP1で決定した出力VCI及びルート設定情報をVC
C6に通知し、処理を終了する。
C6に通知し、処理を終了する。
STEP6:STEP2で選択したルート案のうち、STEP4で不適と
されたものを除いてSTEP3に戻る。もし、ルート案がな
くなれば、その呼は接続せずに処理を終了する。
されたものを除いてSTEP3に戻る。もし、ルート案がな
くなれば、その呼は接続せずに処理を終了する。
CPRから呼接続処理のステップ３においてルート案と
呼の帯域幅を通知されたMPR3は帯域管理処理を開始し、
ルート案の適否をCPRに回答する。この帯域管理処理は
次の２つのステップから成る。
呼の帯域幅を通知されたMPR3は帯域管理処理を開始し、
ルート案の適否をCPRに回答する。この帯域管理処理は
次の２つのステップから成る。
STEP1:CPR＃ｉよりMSSRのルート設定案、すなわち３段
スイッチのどのクロスポイントを経由しておくるか、そ
の呼の占有帯域はいくらかであるかを受ける。
スイッチのどのクロスポイントを経由しておくるか、そ
の呼の占有帯域はいくらかであるかを受ける。
STEP2:MPR3は第７図のスイッチ状態管理テーブル（SS
T）を参照し、CPR＃ｉからのルート設定案にあるクロス
ポイントの使用帯域幅に、接続する呼の帯域幅の値を加
算し、各クロスポイントで、その呼を割付けることによ
って、使用帯域値がスイッチの最大使用帯域幅を越える
かどうかチェックする。もし、越えるクロスポイント
が、１つでもあれば、そのルート設定案は不適であるこ
とを、CPR＃ｉに通知し、処理を終了する。もし、越え
るクロスポイントが１つもなければルート設定可能であ
ることをCPR＃ｉに通知し、SSTの内容を更新し、処理を
終了する。
T）を参照し、CPR＃ｉからのルート設定案にあるクロス
ポイントの使用帯域幅に、接続する呼の帯域幅の値を加
算し、各クロスポイントで、その呼を割付けることによ
って、使用帯域値がスイッチの最大使用帯域幅を越える
かどうかチェックする。もし、越えるクロスポイント
が、１つでもあれば、そのルート設定案は不適であるこ
とを、CPR＃ｉに通知し、処理を終了する。もし、越え
るクロスポイントが１つもなければルート設定可能であ
ることをCPR＃ｉに通知し、SSTの内容を更新し、処理を
終了する。
最後に第１の発明におけるMPR3による呼処理割付処理
開始からCPRによる呼接続処理終了までの動作例を以下
の〜の手順によって説明する。
開始からCPRによる呼接続処理終了までの動作例を以下
の〜の手順によって説明する。
局間信号処理部９より、入力VC1＝３、接続先電番×
×××の呼接続要求がＣ−バス８を介してMPRへ通知さ
れる。この呼はMSSR7の入力ハイウェイIHW0に導かれて
いるものとする。
×××の呼接続要求がＣ−バス８を介してMPRへ通知さ
れる。この呼はMSSR7の入力ハイウェイIHW0に導かれて
いるものとする。
MPR3で呼処理割付処理が起動される。
MPR3は、メモリのCPF（第５図）を参照する。この時C
PF＝３であるとするとCPR＃３に入力VCI、接続先電番等
の必要な情報をＣ−バス８を介して通知する。
PF＝３であるとするとCPR＃３に入力VCI、接続先電番等
の必要な情報をＣ−バス８を介して通知する。
MPR3の呼処理割付処理は終了する。
CPR＃３の呼接続処理がにより起動される。
の情報を元に出力VCi及び出力ハイウェイ番号OHW＝
２と決定（したと）する。
２と決定（したと）する。
CPR＃３はでの決定を元に、第２図，第３図におい
てIHW＝０からOHW＝２への可能なルートを選択する。こ
の場合可能なルートは下記の通りである。
てIHW＝０からOHW＝２への可能なルートを選択する。こ
の場合可能なルートは下記の通りである。
ルート案1:S00C00→S01C01→S12C01 ルート案2:S00C01→S11C01→S12C10 CPR＃３はルート案１と、呼の帯域幅（本例では100Mb
psとする）をMPR3に通知し、ルート案の可否の通知を待
つ。
psとする）をMPR3に通知し、ルート案の可否の通知を待
つ。
により、MPR3の帯域管理処理が起動される。
MPR3はで通知されたルート案中にあるクロスポイン
トの使用帯域を第７図のSSTから参照する。
トの使用帯域を第７図のSSTから参照する。
の結果、SSTの内容はS00C00＝30,S01C01＝45,S12C
01＝10とすると、MPRはこれらの値にそれぞれ接続要求
呼の帯域幅である100を加算する。
01＝10とすると、MPRはこれらの値にそれぞれ接続要求
呼の帯域幅である100を加算する。
の結果、全てのクロスポイントにおいてMAX＝150を
越えないので、このルートは適当であるとMPR3は判断
し、SSTに新しい値を書き込む。すなわちS00C00＝130,S
01C01＝145,S12C01＝110となる。
越えないので、このルートは適当であるとMPR3は判断
し、SSTに新しい値を書き込む。すなわちS00C00＝130,S
01C01＝145,S12C01＝110となる。
MPR3はCPR＃３に対して呼接続の許可をＣ−バス８を
介して通知する。
介して通知する。
MPR3は帯域管理処理を終了する。
CPR＃３は、許可の通知を受け、入出力VCI、ルート設
定データをSP−バス12を介してVCC6に通知する。
定データをSP−バス12を介してVCC6に通知する。
CPR＃３は呼接続処理を終了する。
以上のように本発明によれば、ハード的およびソフト
的に簡単な手法で効率よくコールプロセッサの負荷分散
を行うことができ、ATM交換機の交換効率工場に寄与す
るところが大きい。
的に簡単な手法で効率よくコールプロセッサの負荷分散
を行うことができ、ATM交換機の交換効率工場に寄与す
るところが大きい。
第１図は、本発明の原理ブロック図、 第２図は、本発明におけるATM交換機の実施例の全体構
成を示すブロック図、 第３図は、自己ルーティングモジュールの実施例の構成
を示すブロック図、 第４図はVCI変換部（VCC）の実施例の構成を示すブロッ
ク図、 第５図は、第１の発明においてMPRのメモリ内に格納さ
れる呼処理割付データの実施例を示す図、 第６図は、第２の発明においてMPRのメモリ内に設けら
れる呼処理割付テーブルの実施例を示す図、 第７図は、第1,第２の発明において帯域情報管理部が保
持するスイッチ状態管理テーブルの実施例を示す図、 第８図はATM交換機のマルチステージ自己ルーティング
部の構成例を示す図、 第９図は、自己ルーティングモジュールの構成例を示す
図である。 １……スイッチ網、2a,2b,・・・,2n……コールプロセ
ッサ（CPR）、３……メインプロセッサ（MPR）、６……
VCI変換部（VCC）、７……マルチステージ自己ルーティ
ングモジュール（MSSR）、９……局間信号処理部（SI
G）．
成を示すブロック図、 第３図は、自己ルーティングモジュールの実施例の構成
を示すブロック図、 第４図はVCI変換部（VCC）の実施例の構成を示すブロッ
ク図、 第５図は、第１の発明においてMPRのメモリ内に格納さ
れる呼処理割付データの実施例を示す図、 第６図は、第２の発明においてMPRのメモリ内に設けら
れる呼処理割付テーブルの実施例を示す図、 第７図は、第1,第２の発明において帯域情報管理部が保
持するスイッチ状態管理テーブルの実施例を示す図、 第８図はATM交換機のマルチステージ自己ルーティング
部の構成例を示す図、 第９図は、自己ルーティングモジュールの構成例を示す
図である。 １……スイッチ網、2a,2b,・・・,2n……コールプロセ
ッサ（CPR）、３……メインプロセッサ（MPR）、６……
VCI変換部（VCC）、７……マルチステージ自己ルーティ
ングモジュール（MSSR）、９……局間信号処理部（SI
G）．
───────────────────────────────────────────────────── フロントページの続き (72)発明者 麻生 泰弘 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 村山 雅美 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 信学技報 ＳＳＥ88−187 信学技報 ＳＳＥ89−38 信学技報 ＳＳＥ89−110 (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 12/56,12/28
Claims (2)
- 【請求項１】スイッチ網の制御を行う複数のコールプロ
セッサCPRを有する非同期転送モード（ATM）交換機にお
いて、 発呼に対する呼処理を該発呼の生起順に１つずつ該複数
のコールプロセッサに順次割り当てるメインプロセッサ
と、 該スイッチ網を構成する複数の各バッファの使用状況を
発信端末からの占有帯域情報と各発呼の接続時の該スイ
ッチ網における経路情報により管理するスイッチ状態管
理手段とを備え、 呼処理を割り当てられたコールプロセッサが該スイッチ
状態管理手段の有する情報を基にATMセルのルーティン
グを行う ことを特徴とするコールプロセッサの負荷分散制御方
式。 - 【請求項２】スイッチ網の制御を行う複数のコールプロ
セッサCPRを有する非同期転送モード（ATM）交換機にお
いて、 該スイッチ網を構成する複数の各バッファの使用状況を
発信端末からの占有帯域情報と各発呼の接続時の該スイ
ッチ網における経路情報により管理するスイッチ状態管
理手段と、 該各コールプロセッサがそれぞれ処理を担当する呼に付
けられたチャネル識別子を記憶するチャネル識別子記憶
手段と、 該チャネル識別子記憶手段の記憶内容に従って発呼に対
する呼処理をコールプロセッサに割り当て、かつ該スイ
ッチ状態管理手段の有する情報に基づき定期的に該チャ
ネル識別子記憶手段の内容を更新するメインプロセッサ
とを備え、 呼処理を割り当てられたコールプロセッサが該スイッチ
状態管理手段の有する情報を基にATMセルのルーティン
グを行う ことを特徴とするコールプロセッサの負荷分散制御方
式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005990A JP2957223B2 (ja) | 1990-03-20 | 1990-03-20 | コールプロセッサの負荷分散制御方式 |
| US07/671,921 US5239539A (en) | 1990-03-20 | 1991-03-19 | Controller for distributing loads among call processors |
| CA 2038587 CA2038587C (en) | 1990-03-20 | 1991-03-19 | Controller for distributing loads among call processors |
| EP19910104333 EP0449095B1 (en) | 1990-03-20 | 1991-03-20 | A controller for distributing loads among call processors |
| DE1991621268 DE69121268T2 (de) | 1990-03-20 | 1991-03-20 | Steuerungsvorrichtung zur Lastverteilung auf Anrufbehandlungseinheiten |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7005990A JP2957223B2 (ja) | 1990-03-20 | 1990-03-20 | コールプロセッサの負荷分散制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03270436A JPH03270436A (ja) | 1991-12-02 |
| JP2957223B2 true JP2957223B2 (ja) | 1999-10-04 |
Family
ID=13420599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7005990A Expired - Lifetime JP2957223B2 (ja) | 1990-03-20 | 1990-03-20 | コールプロセッサの負荷分散制御方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5239539A (ja) |
| EP (1) | EP0449095B1 (ja) |
| JP (1) | JP2957223B2 (ja) |
| CA (1) | CA2038587C (ja) |
| DE (1) | DE69121268T2 (ja) |
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| US7058062B2 (en) * | 1986-09-16 | 2006-06-06 | Hitachi, Ltd. | Packet switching system having self-routing switches |
| EP0603424A1 (de) * | 1992-12-21 | 1994-06-29 | Siemens Aktiengesellschaft | Verfahren und Schaltungsanordnung zum Übertragen von Nachrichtenzellen über eine ATM-Kommunikationseinrichtung |
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| US8117298B1 (en) | 1996-02-26 | 2012-02-14 | Graphon Corporation | Multi-homed web server |
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