JP3437683B2 - バッファメモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の入力回線から入
力されるデータをそれぞれ複数のバッファメモリに一時
記憶し、その複数のバッファメモリのいずれかから前記
データを読出して出力回線に転送するバッファメモリ装
置、および、前記複数のバッファメモリにおいて前記デ
ータの書込アドレス、読出アドレスを管理するアドレス
管理方法に関する。

【０００２】

【従来の技術】ＡＴＭは、Ｂ−ＩＳＤＮの基盤技術とし
て採用されて以来、近年その優れた特徴により、公衆
網、私設網にわたり幅広く適用されている。

【０００３】ＡＴＭでは、端末から発生する全ての情報
をセルと呼ばれる固定長のブロックに分解し、各セルに
宛先などの制御情報を含んだヘッダを付与して、ネット
ワークに接続された相手端末に転送するものである。

【０００４】ＡＴＭネットワーク内では、各端末から送
出されたセルは、交換ノードにおいて、各セルのヘッダ
内に書き込まれた仮想チャンネル識別子（ＶＣＩ）に基
づき、次の交換ノードへ転送されるようになっている。
各交換ノードにおけるＡＴＭ交換機能は、ＶＣＩなどの
ヘッダ情報を保持するヘッダ変換部と、セルを目的の出
力回線に転送するＡＴＭスイッチで構成される。各交換
ノードで受信されたセルのヘッダ内の情報が、ヘッダ変
換部で必要に応じて書換えられると、ＡＴＭスイッチで
はセルヘッダから出力回線を読取り、その値に従って目
的の出力回線に転送するようになている。

【０００５】ＡＴＭスイッチとして、例えば、共通メモ
リ型スイッチがある。これは、複数の入力回線からの到
着セルを１つの共通バッファメモリに書込み、このバッ
ファメモリ内でセルは出力回線毎にまとめられ、おのお
のの出力回線に転送するものである。

【０００６】このような共通メモリ型のＡＴＭスイッチ
に用いられるバッファメモリ装置の構成は、例えば、図
２１に示すものであった。すなわち、従来のバッファメ
モリ装置は、複数の入力回線から入力されるデータを時
分割多重する多重化装置４００、その多重されたデータ
を記憶する記憶装置（バッファメモリ）１００、書き込
みアドレスを生成する書き込みアドレス生成装置２０
０、読み出しアドレスを生成する読み出しアドレス生成
装置３００から構成されている。

【０００７】従来のバッファ装置の動作を説明する。ま
ず、複数の入力回線から多重化装置４００に同時にデー
タが入力される。入力されたデータは、多重化装置４０
０で時分割多重される。

【０００８】書き込みアドレス生成装置２００は、入力
されたそれぞれのデータに対して、記憶装置１００の使
用されていないアドレスを、記憶装置１００へ転送する
と同時に、読み出しアドレス生成装置３００へ転送す
る。

【０００９】記憶装置１００では、時分割多重されて入
力されたデータを書き込みアドレス生成装置２００で生
成されたそれぞれのアドレスへデータを書き込む。

【００１０】読み出しアドレス生成装置３００は、書き
込みアドレス生成装置２００で生成された書き込みアド
レスを受信し、その中からある手順、例えば、最初に来
たものを最初に出力するＦＩＦＯ（First In First Ou
t）動作にしたがって、読み出しアドレスを生成する。

【００１１】生成された読み出しアドレスは、記憶装置
１００へ転送されると同時に、書き込みアドレス生成装
置２００へも転送される。記憶装置１００では、生成さ
れた読み出しアドレスに書き込まれたデータを読み出
し、出力回線へデータを出力する。

【００１２】書き込みアドレス生成装置２００では、読
み出されたアドレスが空きアドレスとなったので、後に
入力されるデータを書き込むための空きアドレスとして
保持しておく。

【００１３】

【発明が解決しようとする課題】このような従来のバッ
ファメモリ装置では、複数の入力回線を介して入力され
るデータを同時に１つの記憶装置１００に書き込む際、
それらをまず多重化装置４００で時分割多重してから書
き込むようになっていたため、記憶装置１００の書き込
み動作速度が、同時に入力される入力回線数に比例して
高速になるという問題点があった。

【００１４】また、記憶装置１００へのアクセスは高速
多重することを前提としているため、記憶装置１００へ
アクセスするための回路構成が複雑化し、反射等による
データの乱れが生じるなどといった不都合が生じてい
た。

【００１５】そこで、本発明は、この問題点を鑑みてな
されたものであり、複数の入力回線を介して入力される
データを一時記憶するバッファメモリに対するアクセス
動作速度の低速化が図れるバッファメモリ装置、およ
び、前記バッファメモリ装置に対するデータの書込み、
読出しアドレスを管理するアドレス管理方法を提供する
ことを目的とする。

【００１６】

【課題を解決するための手段】本発明のバッファメモリ
装置は、複数の入力回線を介して入力される情報データ
を一時記憶する複数のバッファメモリと、前記複数のバ
ッファメモリのそれぞれに対応して設けられた各バッフ
ァメモリの空きアドレスのキューに従って、前記情報デ
ータを前記複数のバッファメモリのいずれかに記憶する
際の書込アドレスを生成する書込アドレス生成手段と、
この書込アドレス生成手段で生成された書込アドレスを
もとに、前記複数のバッファメモリのいずれかから前記
情報データを読出す際に参照される読出アドレスのキュ
ーを生成する第１の生成手段と、前記複数のバッファメ
モリのいずれかから、そのバッファメモリに一時記憶さ
れた情報データを読出す際の読出アドレスを、前記第１
の生成手段で生成された読出アドレスのキューに従って
読出す読出アドレス読出手段と、この読出アドレス読出
手段で読出された読出アドレスで特定される前記バッフ
ァメモリから所望の情報データを読出す読出手段と、前
記読出アドレス読出手段で読出された読出アドレスに対
応する前記バッファメモリの空きアドレスのキューに、
前記読出アドレスを追加することにより前記空きアドレ
スのキューを生成する第２の生成手段とを具備してい
る。

【００１７】また、本発明のバッファメモリは、複数の
入力回線を介して入力される少なくとも読出優先情報を
含む情報データを一時記憶する複数のバッファメモリ
と、前記複数のバッファメモリのそれぞれに対応して設
けられた各バッファメモリの空きアドレスのキューに従
って、前記情報データを前記複数のバッファメモリのい
ずれかに記憶する際の書込アドレスを生成する書込アド
レス生成手段と、前記複数のバッファメモリのそれぞれ
に前記情報データを書き込む際、その情報データの読出
優先情報を抽出する抽出手段と、この抽出手段で抽出さ
れた読出優先情報に対応して、前記書込アドレス生成手
段で生成された書込アドレスをポインタ情報とする読出
アドレスのキューを生成する第１の生成手段と、前記複
数のバッファメモリのいずれかから、そのバッファメモ
リに一時記憶された情報データを読出す際の読出アドレ
スを、所望の前記読出優先情報に対応する前記第１の生
成手段で生成された読出アドレスのキューに従って読出
す読出アドレス読出手段と、この読出アドレス読出手段
で読出された読出アドレスで特定される前記バッファメ
モリから所望の情報データを読出す読出手段と、前記読
出アドレス獲得手段で獲得された読出アドレスで特定さ
れる前記バッファメモリの空きアドレスのキューに、前
記読出アドレスを追加することにより前記空きアドレス
のキューを生成する第２の生成手段とを具備している。

【００１８】また、本発明のバッファメモリ装置は、複
数の入力回線を介して入力される少なくとも読出優先情
報を有する情報データを一時記憶する複数のバッファメ
モリと、前記複数のバッファメモリのそれぞれに対応し
て設けられ、各バッファメモリの空きアドレスをポイン
タ情報として生成された空きアドレスのキューに従っ
て、前記情報データを記憶する際の書込アドレスを生成
する書込アドレス生成手段と、前記複数のバッファメモ
リのそれぞれに前記情報データを書き込む際、その情報
データの読出優先情報を抽出する抽出手段と、この抽出
手段で抽出された読出優先情報に対応して、前記書込ア
ドレス生成手段で生成された書込アドレスをポインタ情
報とする読出アドレスのキューを生成する第１の生成手
段と、前記複数のバッファメモリのいずれかから、その
バッファメモリに一時記憶された情報データを読出す際
の読出アドレスを、所望の前記読出優先情報に対応する
前記第１の生成手段で生成された読出アドレスのキュー
に従って読出す読出アドレス読出手段と、この読出アド
レス読出手段で読出された読出アドレスで特定される前
記バッファメモリから所望の情報データを読出す読出手
段と、前記読出アドレス読出手段で読出された読出アド
レスをポインタ情報として、前記読出アドレスで特定さ
れるバッファメモリに対応する前記空きアドレスのキュ
ーを生成する第２の生成手段とを具備している。

【００１９】本発明のアドレス管理方法は、数の入力回
線を介して入力される情報データを一時記憶する複数の
バッファメモリに対し、前記情報データの書込み、読出
しを行う際の書込アドレス、読出アドレスを管理するア
ドレス管理方法であって、前記複数のバッファメモリの
それぞれに対応して設けられた各バッファメモリの空き
アドレスのキューに従って、前記情報データを前記複数
のバッファメモリのいずれかに記憶する際の書込アドレ
スを生成し、その生成された書込アドレスとをもとに前
記複数のバッファメモリのいずれかから前記情報データ
を読出す際に参照される読出アドレスのキューを生成
し、前記複数のバッファメモリのいずれかから、そのバ
ッファメモリに一時記憶された情報データを読出す際、
その読出アドレスを、前記生成された読出アドレスのキ
ューに従って読出し、その読出された読出アドレスで特
定される前記バッファメモリの空きアドレスのキュー
に、前記読出アドレスを追加することにより、前記空き
アドレスのキューを生成すること特徴とする。

【００２０】また、本発明のアドレス管理方法は、複数
の入力回線を介して入力される少なくとも読出優先情報
を含む情報データを一時記憶する複数のバッファメモリ
に対し、前記情報データの書込み、読出しを行う際の書
込アドレス、読出アドレスを管理するアドレス管理方法
であって、前記複数のバッファメモリのそれぞれに対応
して設けられた各バッファメモリの空きアドレスのキュ
ーに従って、前記情報データを前記複数のバッファメモ
リのいずれかに記憶する際の書込アドレスを生成し、前
記情報データを書き込む際に、その情報データから抽出
された読出優先情報に対応して、前記生成された書込ア
ドレスをポインタ情報とする読出アドレスのキューを生
成し、前記複数のバッファメモリのいずれかから、その
バッファメモリに一時記憶された情報データを読出す際
の読出アドレスを、所望の前記読出優先情報に対応する
前記読出アドレスのキューに従って読出し、この読出さ
れた読出アドレスで特定される前記バッファメモリに対
応する空きアドレスのキューに、前記読出アドレスを追
加することにより前記空きアドレスのキューを生成する
ことを特徴とする。

【００２１】また、本発明のバッファメモリ装置は、複
数の入力回線を介して入力される少なくとも読出優先情
報を有するデータを一時記憶する複数のバッファメモリ
と、前記複数の入力回線を介して入力されるデータを前
記複数のバッファメモリに均等に分配するよう、前記入
力回線のそれぞれに適当な前記バッファメモリを選択し
て接続するスイッチと、前記複数のバッファメモリのそ
れぞれにおいて前記スイッチで接続され入力回線を介し
て入力されたデータを書き込む際の書込アドレスを、そ
のバッファメモリの空きアドレスのキューに従って生成
する書込アドレス生成手段と、前記複数のバッファメモ
リのそれぞれにおいて前記データを書き込む際、そのデ
ータの読出優先情報を抽出する抽出手段と、前記書込ア
ドレス生成手段で書込アドレスが生成されたデータの前
記抽出手段で抽出された読出優先情報に対応して、その
書込アドレスをポインタ情報とするキューを構築する構
築手段と、前記複数のバッファメモリのいずれかから、
そのバッファメモリに一時記憶されたデータを読出す際
の読出アドレスを、所望の前記読出優先情報に対応する
前記構築手段で構築されたキューに従って生成する読出
アドレス生成手段と、この読出アドレス生成手段で生成
された読出アドレスに対応する前記バッファメモリにつ
いて、前記読出アドレスを前記空きアドレスのキューに
追加する空きアドレス追加手段と、前記読出アドレス生
成手段で生成された読出アドレスで特定される前記バッ
ファメモリから所望のデータを読出す読出手段とを具備
している。

【００２２】また、本発明のバッファメモリ装置は、複
数の入力回線を介して入力される少なくとも読出優先情
報を有するデータを一時記憶する前記入力回線の数より
多く設けられた複数のバッファメモリと、前記複数の入
力回線のそれぞれに適当な前記バッファメモリを選択し
て接続するスイッチと、前記複数のバッファメモリのそ
れぞれにおいて、前記スイッチで接続された入力回線を
介して入力されたデータを書き込む際の書込アドレス
を、そのバッファメモリの空きアドレスのキューに従っ
て生成する書込アドレス生成手段と、前記複数のバッフ
ァメモリのそれぞれにおいて前記データを書き込む際、
そのデータの読出優先情報を抽出する抽出手段と、前記
書込アドレス生成手段で書込アドレスが生成されたデー
タの前記抽出手段で抽出された読出優先情報に対応し
て、その書込アドレスをポインタ情報とするキューを構
築する構築手段と、前記複数のバッファメモリのいずれ
かから、そのバッファメモリに一時記憶されたデータを
読出す際の読出アドレスを、所望の前記読出優先情報に
対応する前記構築手段で構築されたキューに従って生成
する読出アドレス生成手段と、この読出アドレス生成手
段で生成された読出アドレスに対応する前記バッファメ
モリについて、前記読出アドレスを前記空きアドレスの
キューに追加する空きアドレス追加手段と、前記読出ア
ドレス生成手段で生成された読出アドレスで特定される
前記バッファメモリから所望のデータを読出す読出手段
と、必要に応じて、前記複数のバッファメモリのうち、
あらかじめ定められた予備のバッファメモリを選択し
て、前記複数の入力回線のいずれかを接続するよう前記
スイッチを制御する制御手段とを具備している。

【００２３】また、本発明のＡＴＭスイッチは、複数の
入力回線を介して入力されるセルを出力回線側で自回線
宛てのセルのみを抽出し、その抽出されたセルをバッフ
ァメモリに一時記憶してから対応の出力回線に転送する
ＡＴＭスイッチであって、前記出力回線に対応して設け
られた複数のバッファメモリと、前記複数の入力回線の
それぞれに対応して設けられ、前記入力回線を介して入
力されるセルのヘッダ情報の変換処理を行う入力処理部
と、この入力処理部でヘッダ情報の変換処理が行われた
前記複数の入力回線を介して入力されたセルを、前記複
数のバッファメモリのそれぞれに分配する分配手段と、
この分配手段で分配されたセルのうち、そのヘッダ情報
をもとに、自回線宛てのセルのみを抽出する抽出手段
と、この抽出手段で抽出されたセルを対応の前記バッフ
ァメモリに書き込む際の書込アドレスを、そのバッファ
メモリの空きアドレスのキューに従って生成する書込ア
ドレス生成手段と、この書込アドレス生成手段で生成さ
れた書込アドレスをもとに、その書込アドレスが生成さ
れたバッファメモリに対応させて、前記複数のバッファ
メモリのいずれかから前記セルを読出す際に参照される
読出アドレスのキューを構築する構築手段と、前記複数
のバッファメモリのいずれかから、そのバッファメモリ
に一時記憶されたセルを読出す際の読出アドレスを、前
記構築手段で構築された読出アドレスのキューに従って
生成する読出アドレス生成手段と、この読出アドレス生
成手段で生成された読出アドレスに対応する前記バッフ
ァメモリについて、前記読出アドレスを前記空きアドレ
スのキューに追加する空きアドレス追加手段と、前記読
出アドレス生成手段で生成された読出アドレスに対応す
る前記バッファメモリから所望のセルを読出して、対応
の出力回線に転送する読出手段とを具備している。

【００２４】また、本発明のＡＴＭスイッチは、複数の
入力回線を介して入力されるセルを出力回線側で自回線
宛てのセルのみを抽出し、その抽出されたセルをバッフ
ァメモリに一時記憶してから対応の出力回線に転送する
ＡＴＭスイッチであって、前記出力回線に対応して設け
られた複数のバッファメモリと、前記複数の入力回線を
介して入力されたセルを前記複数のバッファメモリのそ
れぞれに分配する分配手段と、この分配手段で分配され
たセルのうち、そのヘッダ情報をもとに、自回線宛ての
セルのみを抽出する抽出手段と、この抽出手段で抽出さ
れたセルを対応の前記バッファメモリに書き込む際の書
込アドレスを、そのバッファメモリの空きアドレスのキ
ューに従って生成する書込アドレス生成手段と、この書
込アドレス生成手段で生成された書込アドレスをもと
に、その書込アドレスが生成されたバッファメモリに対
応させて、前記複数のバッファメモリのいずれかから前
記セルを読出す際に参照される読出アドレスのキューを
構築する構築手段と、前記複数のバッファメモリのいず
れかから、そのバッファメモリに一時記憶されたセルを
読出す際の読出アドレスを、前記構築手段で構築された
読出アドレスのキューに従って生成する読出アドレス生
成手段と、この読出アドレス生成手段で生成された読出
アドレスに対応する前記バッファメモリについて、前記
読出アドレスを前記空きアドレスのキューに追加する空
きアドレス追加手段と、前記読出アドレス生成手段で生
成された読出アドレスに対応する前記バッファメモリか
ら所望のセルを読出す読出手段と、この読出手段で読み
出されたセルのヘッダ情報の変換処理を行い、対応の出
力回線に転送する転送手段とを具備している。

【００２５】また、本発明のＡＴＭスイッチは、複数の
入力回線を介して入力されるセルを出力回線側で自回線
宛てのセルのみを抽出し、その抽出されたセルをバッフ
ァメモリに一時記憶してから対応の出力回線に転送する
ＡＴＭスイッチであって、前記出力回線に対応して設け
られた複数のバッファメモリと、前記複数の入力回線の
それぞれに対応して設けられ、前記入力回線を介して入
力されるセルのヘッダ情報の変換処理を行う入力処理部
と、この入力処理部でヘッダ情報の変換処理が行われた
前記複数の入力回線を介して入力されたセルを、前記複
数のバッファメモリのそれぞれに分配する分配手段と、
この分配手段で分配されたセルのうち、そのヘッダ情報
をもとに、自回線宛てのセルのみを抽出する抽出手段
と、この抽出手段で抽出されたセルを対応の前記バッフ
ァメモリに書き込む際の書込アドレスを、そのバッファ
メモリの空きアドレスのキューに従って生成する書込ア
ドレス生成手段と、前記複数のバッファメモリのそれぞ
れにおいて前記セルを書き込む際、そのセルのヘッダ情
報に含まれる読出優先情報を抽出する抽出手段と、前記
書込アドレス生成手段で書込アドレスが生成されたセル
の前記抽出手段で抽出された読出優先情報に対応して、
その書込アドレスをポインタ情報とするキューを構築す
る構築手段と、前記複数のバッファメモリのいずれかか
ら、そのバッファメモリに一時記憶されたセルを読出す
際の読出アドレスを、所望の前記読出優先情報に対応す
る前記構築手段で構築されたキューに従って生成する読
出アドレス生成手段と、この読出アドレス生成手段で生
成された読出アドレスに対応する前記バッファメモリに
ついて、前記読出アドレスを前記空きアドレスのキュー
に追加する空きアドレス追加手段と、前記読出アドレス
生成手段で生成された読出アドレスで特定される前記バ
ッファメモリから所望のセルを読出して、対応の出力回
線に転送する読出手段とを具備している。

【００２６】また、本発明のＡＴＭスイッチは、複数の
入力回線を介して入力されるセルを出力回線側で自回線
宛てのセルのみを抽出し、その抽出されたセルをバッフ
ァメモリに一時記憶してから対応の出力回線に転送する
ＡＴＭスイッチであって、前記出力回線に対応して設け
られた複数のバッファメモリと、前記複数の入力回線を
介して入力されたセルを、前記複数のバッファメモリの
それぞれに分配する分配手段と、この分配手段で分配さ
れたセルのうち、そのヘッダ情報をもとに、自回線宛て
のセルのみを抽出する第１の抽出手段と、この第１の抽
出手段で抽出されたセルを対応の前記バッファメモリに
書き込む際の書込アドレスを、そのバッファメモリの空
きアドレスのキューに従って生成する書込アドレス生成
手段と、前記複数のバッファメモリのそれぞれにおいて
前記セルを書き込む際、そのセルのヘッダ情報に含まれ
る読出優先情報を抽出する第２の抽出手段と、前記書込
アドレス生成手段で書込アドレスが生成されたデータの
前記第２の抽出手段で抽出された読出優先情報に対応し
て、その書込アドレスをポインタ情報とするキューを構
築する構築手段と、前記複数のバッファメモリのいずれ
かから、そのバッファメモリに一時記憶されたセルを読
出す際の読出アドレスを、所望の前記読出優先情報に対
応する前記構築手段で構築されたキューに従って生成す
る読出アドレス生成手段と、この読出アドレス生成手段
で生成された読出アドレスに対応する前記バッファメモ
リについて、前記読出アドレスを前記空きアドレスのキ
ューに追加する空きアドレス追加手段と、前記読出アド
レス生成手段で生成された読出アドレスで特定される前
記バッファメモリから所望のセルを読出す読出手段と、
この読出手段で読み出されたセルのヘッダ情報の変換処
理を行い、対応の出力回線に転送する転送手段とを具備
している。

【００２７】また、本発明の光ネットワークシステム
は、複数の端末装置を接続し、それらから発生するデー
タを光波長多重して互いに通信を行う光ネットワークシ
ステムであって、前記複数の端末装置のそれぞれから発
生するデータを、その端末装置にあらかじめ割り当てら
れた波長の光信号に変換する複数の第１の変換手段と、
この複数の第１の変換手段のそれぞれで変換された光信
号を波長多重し、その波長多重された光信号を前記複数
の端末装置のそれぞれに出力するスターカプラと、この
スターカプラから出力された波長多重された光信号を所
定の波長に分解する光分波手段と、この光分波手段で分
解されたそれぞれの波長の光信号を電気信号に変換する
複数の第２の変換手段と、この複数の第２の変換手段に
対応して設けられた複数のバッファメモリと、この複数
のバッファメモリのそれぞれにおいて、前記第２の変換
手段で電気信号に変換されたデータを書き込む際の書込
アドレスを、そのバッファメモリの空きアドレスのキュ
ーに従って生成する書込アドレス生成手段と、この書込
アドレス生成手段で生成された書込アドレスをもとに、
その書込アドレスが生成されたバッファメモリに対応さ
せて、前記複数のバッファメモリのいずれかから前記デ
ータを読出す際に参照される読出アドレスのキューを構
築する構築手段と、前記複数のバッファメモリのいずれ
かから、そのバッファメモリに一時記憶されたデータを
読出す際の読出アドレスを、前記構築手段で構築された
読出アドレスのキューに従って生成する読出アドレス生
成手段と、この読出アドレス生成手段で生成された読出
アドレスに対応する前記バッファメモリについて、前記
読出アドレスを前記空きアドレスのキューに追加する空
きアドレス追加手段と、前記読出アドレス生成手段で生
成された読出アドレスに対応する前記バッファメモリか
ら所望のデータを読出す読出手段と、この読出手段で読
み出されたデータを対応の前記端末装置に出力し、その
端末装置から発生したデータを前記第１の変換手段に出
力するインタフェイスを司るインタフェイス手段とを具
備している。

【００２８】また、本発明の光ネットワークシステム
は、複数の端末装置を接続し、それらから発生するデー
タを光波長多重して互いに通信を行う光ネットワークシ
ステムであって、前記複数の端末装置のそれぞれから発
生する少なくとも読出優先情報を含むデータを、その端
末装置にあらかじめ割り当てられた波長の光信号に変換
する複数の第１の変換手段と、この複数の第１の変換手
段で変換された全ての光信号を波長多重し、その波長多
重された光信号を前記複数の端末装置のそれぞれに出力
するスターカプラと、このスターカプラから出力された
波長多重された光信号を所定の波長に分解する光分波手
段と、この光分波手段で分解されたそれぞれの波長の光
信号を電気信号に変換する複数の第２の変換手段と、こ
の複数の第２の変換手段に対応して設けられた複数のバ
ッファメモリと、この複数のバッファメモリのそれぞれ
において、前記第２の変換手段で電気信号に変換された
データを書き込む際の書込アドレスを、そのバッファメ
モリの空きアドレスのキューに従って生成する書込アド
レス生成手段と、前記複数のバッファメモリのそれぞれ
において前記データを書き込む際、そのデータの読出優
先情報を抽出する抽出手段と、前記書込アドレス生成手
段で書込アドレスが生成されたデータの前記抽出手段で
抽出された読出優先情報に対応して、その書込アドレス
をポインタ情報とするキューを構築する構築手段と、前
記複数のバッファメモリのいずれかから、そのバッファ
メモリに一時記憶されたデータを読出す際の読出アドレ
スを、所望の前記読出優先情報に対応する前記構築手段
で構築されたキューに従って生成する読出アドレス生成
手段と、この読出アドレス生成手段で生成された読出ア
ドレスに対応する前記バッファメモリについて、前記読
出アドレスを前記空きアドレスのキューに追加する空き
アドレス追加手段と、前記読出アドレス生成手段で生成
された読出アドレスで特定される前記バッファメモリか
ら所望のデータを読出す読出手段と、この読出手段で読
み出されたデータを対応の前記端末装置に出力し、その
端末装置から発生したデータを前記第１の変換手段に出
力するインタフェイスを司るインタフェイス手段とを具
備している。

【００２９】

【作用】複数の入力回線に対応して複数のバッファメモ
リを設け、前記複数の入力回線を介して入力されるデー
タをそれぞれのバッファメモリにおいて書き込む制御を
行い、また、書込アドレスは、各バッファメモリ毎に、
空きアドレスのキューを構築して管理し、読出アドレス
は、前記データに含まれる読出優先情報毎に書込アドレ
スをポインタ情報として構築された読出アドレスのキュ
ーにより管理することにより、複数の入力回線を介して
入力されるデータを一時記憶するバッファメモリに対す
るアクセス動作速度の低速化が図れる。

【００３０】

【実施例】以下、本発明の実施例について、図面を参照
して説明する。

【００３１】まず、第１の実施例について説明する。

【００３２】図１は、第１の実施例に係るバッファメモ
リ装置の構成を概略的に示したものである。

【００３３】図１において、バッファメモリ装置は、Ｎ
本の入力回線（データ入力＃１〜＃Ｎ）から同時にデー
タが入力され、Ｎ本の出力回線（データ出力＃１〜＃
Ｎ）のうちの１つからデータを出力するものである。

【００３４】このバッファメモリ装置は、Ｎ本の入力回
線に対応して、Ｎ個の記憶装置（バッファメモリ）１１
００−ｉ（ｉ＝１〜Ｎ）と、Ｎ個の書き込みアドレス生
成装置１２００−ｉ（ｉ＝１〜Ｎ）と、読み出しアドレ
ス生成装置１３００で構成されている。

【００３５】データ入力＃１〜＃Ｎは、それぞれ、記憶
装置＃１〜＃Ｎ（１１００−ｉ）に接続されている。

【００３６】書き込みアドレス生成装置＃１〜＃Ｎ（１
２００−ｉ）は、それぞれ記憶装置＃１〜＃Ｎ（１１０
０−ｉ）に対応して設けられ、入力回線からのデータを
対応の記憶装置１１００−ｉに書き込む際のアドレスの
生成を行なう。書き込みアドレス生成装置１２００−ｉ
で生成された書き込みアドレスは、対応の記憶装置１１
００−ｉと読み出しアドレス生成装置１３００へ転送さ
れる。

【００３７】記憶装置＃１〜＃Ｎ（１１００−ｉ）で
は、入力回線を介して入力されたデータが、対応の書き
込みアドレス生成装置＃１〜＃Ｎ（１２００−ｉ）で生
成された書き込みアドレスへ書き込まれる。

【００３８】読み出しアドレス生成装置１３００には、
書き込みアドレス生成装置１２００−ｉで生成された書
き込みアドレスが入力され保持される。読み出しアドレ
ス生成装置１３００では、あらかじめ決められた手順に
したがって、入力され、保持されている書き込みアドレ
スの中から一つの読み出しアドレスを選択し、それを読
み出しアドレスとして出力する。

【００３９】読み出し手順には、最初に入力されたもの
から順に読み出す手順（ＦＩＦＯ）や、各記憶装置１１
００−ｉから均等にデータを読み出す手順などがある。

【００４０】読み出しアドレス生成装置１３００から出
力された読み出しアドレスは、読み出すデータが記憶さ
れている記憶装置１１００−ｉに転送されると、その記
憶装置１１００−ｉから対応のデータが読み出される。
同時に、その記憶装置１１００−ｉに対応の書き込みア
ドレス生成装置１２００−ｉへも読み出しアドレスが転
送され、ここで、その読み出しアドレスは、データを書
き込む時の空きアドレスとして保持される。

【００４１】図２は、書き込みアドレス生成装置１２０
０−ｉの第１の構成例を示したものである。

【００４２】図２において、書き込みアドレス生成装置
１２００−ｉは、入力された順番に出力するＦＩＦＯ
（First In First Out）メモリ１２１０で構成されてい
て、読み出しアドレスが、ＦＩＦＯメモリ１２１０に入
力された順番に書き込みアドレスとして出力されるよう
になっている。すなわち、ＦＩＦＯメモリ１２１０は、
対応の記憶装置１１００−ｉのアドレス空間のうち、デ
ータの読み出しが行われて、データが記憶されていない
アドレス、すなわち、空きアドレスを保持している。

【００４３】図３は、図２のＦＩＦＯメモリ１２１０の
動作について説明するためのものである。

【００４４】ＦＩＦＯメモリ１２１０は、図３（ａ）に
示す初期状態において、対応の記憶装置１１００−ｉの
利用可能なアドレスが記憶されている。

【００４５】書き込みアドレスの要求があった時、ＦＩ
ＦＯメモリ１２１０から先頭の内容が読み出される。す
なわち、図３（ｂ）に示すように、先頭にある書込アド
レス「０」が出力される。また、読み出しアドレス生成
装置から読み出しアドレスが入力された場合は、読み出
しアドレスは、空きアドレスとなるので、ＦＩＦＯメモ
リ１２１０の最後に入力される。すなわち、図３（ｃ）
に示すように、ＦＩＦＯメモリ１２１０の終りに読み出
しアドレスとして「０」が入力される。

【００４６】図４は、書き込みアドレス生成装置１２０
０−ｉの第２の構成例を示したものである。

【００４７】図４において、書き込みアドレス生成装置
１２００−ｉは、ＦＩＦＯ（FirstIn First Out）メモ
リ１２２０と、初期アドレス生成回路１２２１と選択回
路１２２２とで構成されている。

【００４８】初期アドレス生成回路１２２１は、書き込
みアドレス生成装置１２００−ｉがリセットされてか
ら、対応の記憶装置１１００−ｉのすべてのアドレスを
生成するまで、書き込みアドレスが要求された時、対応
する記憶装置への書き込みアドレスを生成する。

【００４９】ＦＩＦＯメモリ１２２０は、読み出しアド
レスが入力されたときに、そのアドレスが書き込まれ、
書き込みアドレスが要求された時に、先頭のアドレスが
読み出される。

【００５０】選択回路１２２２は、ＦＩＦＯメモリ１２
２０から読み出されたアドレスと初期アドレス生成回路
から生成されたアドレスとの選択を行なう。

【００５１】初期アドレス生成回路１２２１は、書き込
みアドレス生成装置１２００−ｉがリセットされてか
ら、記憶装置のすべてのアドレスを生成するまでは、初
期アドレス生成回路の出力が選択され、その後は、ＦＩ
ＦＯメモリ１２２０からの出力が選択される。

【００５２】図２の第１の構成例の場合、ＦＩＦＯメモ
リ１２１０は、初期化処理において、書込アドレス
「０」〜「７」をあらかじめ書き込む処理を行うため、
初期化に時間がかかるが、図４の第２の構成例の場合、
初期アドレス生成回路１２２１は、例えばカウンタ回路
で構成されていて、リセット信号の入力により、初期化
されて、順次カウンタ値出力することにより、書込アド
レスが生成するようになっているので、初期化に係る時
間が短縮できるという利点がある。

【００５３】図５は、読み出しアドレス生成装置１３０
０の構成の具体例を示したものである。

【００５４】図５において、読み出しアドレス生成装置
１３００は、ＦＩＦＯメモリ１３１０と、多重化装置１
３１１と、分離装置１３１２とで構成されている。

【００５５】ＦＩＦＯメモリ１３１０には、記憶装置１
１００−ｉにデータが書き込まれた際、そのデータが書
き込まれた記憶装置１１００−ｉを識別するための記憶
装置識別子と、多重化装置１３１１からのそのデータが
書き込まれた書き込みアドレスが記憶される。

【００５６】多重化装置１３１１は、Ｎ個の書き込みア
ドレス生成装置１２００−ｉから転送された書き込みア
ドレスを時分割多重してＦＩＦＯメモリ１３１０へ転送
する。

【００５７】分離装置１３１２は、ＦＩＦＯメモリ１３
１０から読み出された記憶装置識別子にしたがって、Ｆ
ＩＦＯメモリ１３１０から読み出されたアドレスを対応
する記憶装置１１００−ｉへ転送する。

【００５８】図６を参照して、図５の読み出しアドレス
生成装置１３００の動作について説明する。

【００５９】読み出しアドレス生成装置１３００のＦＩ
ＦＯ１３１０には、図６（ａ）に示すように、初期状態
では、データは一つも保持されていないので、記憶装置
識別子、書き込みアドレスともに何も記憶されていない
（「ｎｕｌｌ」）。この状態から多重化装置１３１１に
おいて、Ｎ個の記憶装置１１００−ｉからの書き込みア
ドレス（例えば、全て「０」）が多重化されたものが入
力されると、図６（ｂ）に示すように、ＦＩＦＯメモリ
１３１０の先頭に詰められて、記憶装置識別子とアドレ
スの対が記憶される。

【００６０】読み出しアドレス生成装置１３００から読
み出しアドレスを１つ読出す場合、図６（ｃ）に示すよ
うに、ＦＩＦＯメモリ１３１０の先頭の内容、すなわ
ち、記憶装置識別子「１」、アドレス「０」の対が出力
され、ＦＩＦＯメモリ１３１０から消去される。

【００６１】図５に示したような構成の読み出しアドレ
ス生成装置１３００では、ＦＩＦＯメモリ１３１０に記
憶装置識別子、書き込みアドレスを記憶する際、多重化
装置１３１１においてＮ本の入力データが多重されるた
め、ＦＩＦＯメモリ１３１０に対するアクセス動作速度
が高速になるが、この場合、処理対象のデータ量（記憶
装置識別子、書き込みアドレス）は少ないので、処理速
度が高速であっても特に問題はない。

【００６２】以上、説明したように、上記第１の実施例
によれば、Ｎ本の入力回線のそれぞれに対応してＮ個の
記憶装置１１００−ｉが割り当てられ、各入力回線を介
して処理対象の入力データ＃１〜＃Ｎが入力されると、
対応の記憶装置１１００−ｉに一時記憶し、その際、そ
の書き込みアドレスは、書き込みアドレス生成装置１２
００−ｉで管理されている空きアドレスのキュー（ＦＩ
ＦＯリスト）の先頭から獲得し、また、その獲得された
書込みアドレスは読み出しアドレス生成装置１３００に
転送して、そのデータが書き込まれた記憶装置の識別子
とともに、読み出しアドレスのキューに追加し、一方、
記憶装置１１００−ｉに記憶されているデータを読出す
際には、この読み出しアドレスのキューの先頭から読み
出し対象のデータのアドレスを獲得し、その読み出しア
ドレスを対応の記憶装置１１００−ｉに転送して所望の
データを読出すとともに、対応の書込みアドレス生成装
置１２００−ｉにも転送され、ここで、空きアドレスの
キューの終りに追加することにより、複数の入力回線を
介して入力されるデータを一時記憶する記憶装置（バッ
ファメモリ）へのアクセス動作速度の低速化、すなわ
ち、従来のバッファメモリ装置の場合と比較してアクセ
ス動作速度を１／Ｎにすることができる。

【００６３】次に、第２の実施例について説明する。

【００６４】図７は、第２の実施例に係るバッファメモ
リ装置の構成を概略的に示したもので、このバッファメ
モリ装置の処理対象のデータには、読み出し優先情報が
含まれる。

【００６５】図７において、バッファメモリ装置は、Ｎ
本の入力回線に対応して、Ｎ個の記憶装置（バッファメ
モリ）２１００−ｉ（ｉ＝１〜Ｎ）と、Ｎ個のメモリ制
御装置２２００−ｉ（ｉ＝１〜Ｎ）と、読み出し制御装
置２３００と、データ選択装置２４００で構成されてい
る。

【００６６】各記憶装置＃１〜＃Ｎ（２１００−ｉ）
は、それぞれメモリ制御装置＃１〜＃Ｎ（２２００−
ｉ）に接続され、データ入出力バスＤＡＴＡ、読み出し
／書き込み選択信号Ｒ／Ｗ、動作許可信号ＣＥにより、
データの書き込み、読み出しが制御されるようになって
いる。

【００６７】データ入力＃１〜＃Ｎは、それぞれに対応
するメモリ制御装置＃１〜＃Ｎ（２２００−ｉ）へ接続
される。メモリ制御装置２２００−ｉは、対応の記憶装
置２１００−ｉへ入力されたデータを転送し、また、記
憶装置２１００−ｉから読み出されたデータを受信す
る。そして、記憶装置２１００−ｉから受信したデータ
をデータ選択装置２４００へ送出する。

【００６８】メモリ制御装置２２００−ｉは、読み出し
制御装置２３００へ書き込みアドレスＷＡＤ１〜Ｎ、デ
ータに付加されている読み出し優先情報ＷＲＰ１〜Ｎを
転送する。また、読み出し制御装置２３００から転送さ
れた読み出しアドレスＲＡＤと記憶装置選択信号ＲＭＩ
Ｄによって、対応の記憶装置２１００−ｉの読み出しを
制御する。

【００６９】読み出し制御装置２３００は、メモリ制御
装置２２００−ｉのそれぞれから書き込みアドレスＷＡ
Ｄ１〜Ｎと読み出し優先情報ＷＲＰ１〜Ｎを受信し、受
信したそれらの情報を保持し、保持しているそれらの情
報から、あらかじめ決められたアルゴリズムにしたがっ
て読み出すデータを決定し、その読み出しアドレスＲＡ
Ｄと記憶装置選択信号ＲＭＩＤを送出する。

【００７０】データ選択装置２４００は、メモリ制御装
置２２００−ｉから送出されたデータを、読み出し制御
装置２３００から転送された記憶装置選択信号ＲＭＩＤ
によって選択して出力する。

【００７１】メモリ制御装置２２００−ｉは、入力され
たデータを記憶装置２１００−ｉに書き込むためのデー
タフォーマットに変換、入力されたデータを記憶装置２
１００−ｉに書き込むための書き込みアドレスＷＡＤ１
〜Ｎを生成し、データに付加された読み出し優先情報Ｗ
ＲＰ１〜Ｎを抽出し、読み出し制御装置２３００から転
送された読み出しアドレスにしたがって記憶装置２１０
０−ｉからデータを読み出し、必要ならば、データフォ
ーマットを変換し出力する。

【００７２】図８にメモリ制御装置２２００−ｉの構成
例を示したものである。

【００７３】図８において、メモリ制御装置２２００−
ｉは、入力データ処理部２２１０と、出力データ処理部
２２２０と、記憶装置制御部２２３０と、書き込みアド
レス生成部２２４０とで構成されている。

【００７４】入力データ処理部２２１０は、入力データ
の同期をとり、例えば、シリアル形式で入力されたデー
タをパラレル形式に変換し、データに付加された読み出
し優先情報ＷＲＰｉ（ｉ＝１〜Ｎ）を抽出する。また、
データが入力されたことを書き込みアドレス生成部２２
４０へ知らせる。

【００７５】書き込みアドレス生成部２２４０は、デー
タが入力された時、入力されたデータを書き込むアドレ
スＷＡＤｉ（ｉ＝１〜Ｎ）を生成する。また、入力処理
部２２１０から転送された読み出し優先情報ＷＲＰｉを
解析し、必要なデータに変換して送出する。また、書き
込みアドレス生成部２２４０は、図２、図４に示したよ
うな構成の書き込みアドレス生成回路も具備し、入力回
線を介して入力されたデータを対応の記憶装置２１００
−ｉに書き込む際の書き込みアドレスの生成も行うよう
になっている。

【００７６】記憶装置制御部２２３０は、例えば、記憶
装置２１００−ｉがシングルポートのＲＡＭのように、
データバスを入力と出力で共有していた場合に、データ
の入出力の調停を行なう。

【００７７】出力データ処理部２２２０は、パラレル形
式のデータをシリアル形式のデータに変換する。

【００７８】図９は、読み出し制御装置２３００の構成
例を示したものである。

【００７９】図９において、読み出し制御装置２３００
は、多重化装置２３１１、２３１２と、入力制御装置２
３１３と、出力制御装置２３１４と、記憶装置選択回路
２３１５と、タイミング制御装置２３１６と、アドレス
変換装置２３２１、２３２２とポインタテーブル２３３
０と、終りポインタテーブル２３４１と、先頭ポインタ
テーブル２３４２とで構成される。

【００８０】多重化装置２３１１は、それぞれのメモリ
制御装置２２００−ｉから転送された書き込みアドレス
ＷＡＤ１〜ＷＡＤＮを、入力制御装置２３１３から指示
された記憶装置選択信号ＷＭＩＤによって切替えて、ア
ドレス変換装置２３２１へ出力する。

【００８１】多重化装置２３１２は、それぞれのメモリ
制御装置２２００−ｉから転送された読み出し優先情報
ＷＲＰ１〜ＷＲＰＮを、入力制御装置２３１３から指示
された記憶装置選択信号ＷＭＩＤによって切替えて、終
りポインタテーブル２３４１と出力制御装置２３１４へ
出力する。

【００８２】入力制御装置２３１３は、タイミング制御
装置２３１６からのタイミング信号によって、多重化装
置２３１１、２３１２の多重制御を行ない、また、選択
した記憶装置の番号ＷＭＩＤをアドレス変換装置２３２
１へ転送する。

【００８３】アドレス変換装置２３２１は、入力された
書き込みアドレスＷＡＤと記憶装置番号ＷＭＩＤから、
ポインタテーブル２３３０のアドレス空間上のアドレス
ＰＷＤへの変換を行なう。ポインタテーブル２３３０の
アドレス空間の大きさは、それぞれの記憶装置２１００
−ｉのアドレス空間の合計に等しい。

【００８４】図１０は、アドレス変換装置２３２１にお
けるアドレス変換について説明するための図である。

【００８５】図１０において、記憶装置２１００−ｉの
アドレス空間の大きさがすべてＭの場合で、入力された
書き込みアドレスＷＡＤと記憶装置番号ＷＭＩＤから、
ポインタテーブル２３３０の大きさＭ×Ｎのアドレス空
間上のアドレスに変換されるようになっている。

【００８６】このように、アドレス変換装置２３２１
は、記憶装置番号ＷＭＩＤとその記憶装置のアドレスＷ
ＡＤからポインタテーブル２３３０のアドレスを生成す
る。

【００８７】アドレス変換装置２３２２は、逆に、ポイ
ンタテーブル２３３０からのアドレスＰＲＤから記憶装
置番号ＲＭＩＤｉと記憶装置２１００−ｉ内のアドレス
ＲＡＤｉを生成する。例えば、記憶装置２１００−ｉの
アドレス空間の大きさがすべてＭの場合では、 ＰＡＤ＝（ＩM −１）×Ｍ＋Ａ （１） の関係が成り立つ。ここで、アドレスＰＡＤはポインタ
テーブル２３３０内の実アドレス、ＩM は記憶装置２１
００−ｉの番号、Ｍは記憶装置２１００−ｉのアドレス
空間の大きさ、Ａは記憶装置２１００−ｉ内のアドレス
である。

【００８８】従って、記憶装置の番号を上位ビット、各
記憶装置内のアドレスを下位ビットに割り当てれば、ビ
ットの結合／分離によってアドレスの変換をすることも
可能となる。

【００８９】ポインタテーブル２３３０は、それぞれの
記憶装置２１００−ｉのアドレス空間の合計に等しい容
量のメモリを含む。ポインタテーブル２３３０のアドレ
スは、記憶装置２１００−ｉのアドレスと一対一に対応
づけられている（図１０参照）。ポインタテーブル２３
３０では、読み出し優先情報に基づく同じ優先度を持つ
データが書き込まれている実アドレスに対応するポイン
タが記憶されている。

【００９０】先頭ポインタテーブル２３４２は、それぞ
れの優先度を持つデータが記憶されているポインタの中
で、もっとも先に読み出されるポインタが記憶されてい
る。

【００９１】終りポインタテーブル２３４１は、それぞ
れの優先度を持つデータが記憶されているポインタの中
で、もっとも最後に読み出されるポインタが記憶されて
いる。

【００９２】出力制御装置２３１４には、各記憶装置２
１００−ｉにデータを書き込む際に、読み出し優先情報
ＷＲＰが入力されるようになっている。出力制御装置２
３１４には、読み出し優先情報の値毎にカウンタが設け
られ、入力された読み出し優先情報ＷＲＰの値にしたが
って、各カウンタの値がインクリメントされ、その値に
よって、読み出す優先順位を決定し、決定された読み出
し優先情報ＲＲＰを先頭ポインタテーブル２３４２へ転
送するようになている。同時に、読み出した優先情報の
値に対応するカウンタの値をデクリメントする。

【００９３】先頭ポインタテーブル２３４２では、入力
された読み出し優先情報ＲＲＰに対応する先頭ポインタ
の値をポインタテーブル２３３０に対し読み出しアドレ
スＰＲＡＤとして出力するようになっている。そして、
ポインタテーブル２３３０からは、そのアドレスＰＲＡ
Ｄに対応するデータが出力される。このポインタテーブ
ル２３３０から読み出されたデータは、その読み出し優
先情報に対応するデータの、次に出力されるデータが記
憶されているアドレスを示している。

【００９４】先頭ポインタテーブル２３４２から出力さ
れたアドレスＰＲＡＤは、アドレス変換装置２３２２に
も転送され、記憶装置番号ＲＭＩＤとそのアドレスＲＡ
Ｄに変換されるようになっている。この変換されたアド
レスＲＡＤは、すべてのメモリ制御装置２２００−ｉに
転送されるようになっている。記憶装置番号ＲＭＩＤ
は、記憶装置選択回路２３１５に入力され、対応する記
憶装置の選択信号のみが活性化されて、記憶装置選択信
号ＲＭＩＤｉ（ｉ＝１〜Ｎ）として出力されるようにな
っている。

【００９５】それぞれのメモリ制御装置２２００−ｉで
は、対応の記憶装置選択信号ＲＭＩＤｉが活性化した場
合に、入力された読み出しアドレスＲＡＤに記憶されて
いるデータを出力するようになっている。

【００９６】次に、図１１を参照して、先頭ポインタ、
終りポインタの更新方法について説明する。

【００９７】図１１（ａ）は、更新前のポインタテーブ
ル２３３０、先頭ポインタテーブル２３４２、終りポイ
ンタテーブル２３４１の状況を表したものである。

【００９８】図１１（ａ）において、読み出し優先情報
は「０」と「１」の２種類あり、記憶装置２１００−ｉ
として＃１（２１００−１）と＃２（２１００−２）の
２つの場合について説明する。記憶装置＃１、＃２は、
それぞれ「０」から「７」までのアドレス空間を持つ。
この場合、ポインタテーブル２３３０のアドレス空間
は、「０」から「１５」で、アドレス「０」から「７」
までのアドレス空間が記憶装置＃１に対応し、アドレス
「８」から「１５」までのアドレス空間が記憶装置＃２
に対応している。

【００９９】読み出し優先情報が「０」のデータは、到
着の順番に、アドレス「１１」、「９」、「６」、
「３」、「０」に記憶されており、読み出し優先情報が
「１」のデータは、到着の順番に、アドレス「１５」、
「１３」、「１０」、「７」、「４」に記憶されてい
る。

【０１００】このとき、先頭ポインタの値は、読み出し
優先情報「０」についてはアドレス「１１」、読み出し
優先情報「１」についてはアドレス「１５」である。ま
た、終りポインタの値は、読み出し優先情報「０」につ
いてはアドレス「０」、読み出し優先情報「１」につい
てはアドレス「４」である。

【０１０１】また、図１１において、読み出し優先情報
「０」の読み出しアドレスのリストの先頭はＨＰ０、読
み出し優先情報「０」の読み出しアドレスのリストの終
りはＴＰ０、読み出し優先情報「１」の読み出しアドレ
スのリストの先頭はＨＰ１、読み出し優先情報「１」の
読み出しアドレスのリストの終りはＴＰ１で示されてい
る。

【０１０２】まず、任意の入力回線から入力されたデー
タを記憶装置２１００−ｉに書き込む際のポインタ更新
方法について説明する。すなわち、図１１（ａ）に示す
ような状態のとき、読み出し優先情報「１」のデータが
記憶装置＃１のアドレス「１」に書き込まれた場合の読
み出し制御装置２３００の動作について説明する。

【０１０３】記憶装置＃１（２１００−１）の書き込み
アドレス「１」は、メモリ制御装置＃１（２２００−
１）の書き込みアドレス生成回路から生成される。

【０１０４】読み出し制御装置２３００には、メモリ制
御装置＃１（２２００−１）から読み出し優先情報
「１」、書き込みアドレス「１」が入力される。入力さ
れた書き込みアドレスと優先情報は、それぞれ、多重装
置２３１１と多重装置２３１２へ転送され、入力制御装
置２３１３の制御信号によって、他の記憶装置から入力
された書き込みアドレスと優先情報の中から選択され、
アドレス変換装置２３２１へ転送される。

【０１０５】アドレス変換装置２３２１では、入力制御
装置２３１３から転送された記憶装置識別子ＷＭＩＤと
書き込みアドレスＷＡＤからポインタテーブル２３３０
上の実アドレスＰＷＤに変換される。この例の場合、
（１）式によれば、実アドレスとして「１」が出力され
る。

【０１０６】一方、多重装置２３１２から転送された読
み出し優先情報は、終りポインタテーブル２３４１と出
力制御装置２３１４に転送される。

【０１０７】終りポインタテーブル２３４１では、入力
された読み出し優先情報に対応する終りポインタが出力
される。この例では、読み出し優先情報が「１」の終り
ポインタとして「４」が出力される。

【０１０８】ポインタテーブル２３３０では、終りポイ
ンタテーブル２３４１から出力されたアドレス「４」を
書き込みアドレスとして、アドレス変換装置２３２１か
ら出力されたアドレス「１」を書き込む。そして、多重
装置２３１２から転送された優先情報の終りポインタテ
ーブル２３４１の値は、アドレス変換装置２３２１から
出力されたアドレス「１」に、書き換えられる。このよ
うな動作により、各ポインタテーブルは、図１１（ａ）
から図１１（ｂ）に更新される。このとき、図１１
（ａ）の実線の矢印で構成される読み出しアドレスのリ
ストは、その終り（アドレス「４」）にアドレス「１」
が追加されて、図１１（ｂ）の実線の矢印で構成される
リストに更新される。

【０１０９】次に、記憶装置２１００−ｉに書き込まれ
たデータを読出す際のポインタ更新方法について説明す
る。

【０１１０】記憶装置２１００−ｉに書き込まれたデー
タを読出す際の読み出し優先順位の決定方法には、いろ
いろなアルゴリズムが考えられるが、ここでは、記憶さ
れているデータの中でもっとも読み出し優先情報の値が
大きいものから順にデータを読み出すものとする。尚、
別のアルゴリズムとしては、記憶装置２１００−ｉ内に
記憶されているデータの個数に依存して読み出す優先順
位を決定する方法などがある。

【０１１１】図１１において、読み出し優先情報の値が
「１」のデータと「０」のデータが存在するので、ま
ず、読み出し優先情報の値が「１」のデータから読み出
される。

【０１１２】ここでは、ポインタテーブル２３３０、終
りポインタテーブル２３４１、先頭ポインタテーブル２
３４２が図１１（ｂ）の状態のとき、読み出し制御装置
２３００から読み出し優先情報の値「１」のデータの読
み出しアドレスを出力するときの動作を説明する。

【０１１３】図１１（ｂ）に示すように、先頭ポインタ
テーブル２３４２には、読み出し優先情報ＲＲＰとして
「１」が入力され、それに対応したアドレス「１５」が
信号ＰＲＡＤとして、ポインタテーブル２３３０とアド
レス変換装置２３２２に入力される（図１１（ｂ）の実
線の矢印で示されたリスト参照）。

【０１１４】ポインタテーブル２３３０からは、アドレ
ス「１５」に記憶されたポインタの値「１３」が読み出
され、先頭ポインタテーブル２３４２へ転送され、先頭
ポインタテーブル２３４２の読み出し優先情報「１」の
先頭ポインタの値は、「１５」から「１３」に更新され
る（図１１（ｂ）参照）。

【０１１５】アドレス変換装置２３２２に転送されたア
ドレス「１５」は、アドレス変換装置２３２２によって
記憶装置番号「２」のアドレス「７」に変換される。ア
ドレス「７」は、すべての記憶装置２１００−ｉに転送
される。また、記憶装置選択回路２３１５によって、記
憶装置＃２（２１００−２）を制御するメモリ制御装置
＃２（２２００−２）に接続された記憶装置選択信号Ｒ
ＭＩＤ２が活性化される。メモリ制御装置＃２（２１０
０−２）では、記憶装置選択信号ＲＭＩＤ２が活性化さ
れているので、入力されたアドレス「７」のデータの読
み出し動作を開始する。さらに、メモリ制御装置＃２
（２１００−２）では、アドレス「７」をを書き込みア
ドレス生成装置に入力し、空きアドレスのリストの終り
に追加する。

【０１１６】他のメモリ制御装置（メモリ制御装置＃１
（２２００−１））は、対応の記憶装置選択信号ＲＭＩ
Ｄ１が活性化しないので、読み出し動作を行なわない。

【０１１７】したがって、記憶装置＃２（２２００−
２）からのみデータが読み出され、データ選択装置２４
００へ転送される。データ選択装置２４００では、読み
出し制御装置２３００から転送された記憶装置選択信号
ＲＭＩＤｉにしたがって、入力されたデータのうち、記
憶装置＃２から出力されたデータのみを出力するように
なっている。

【０１１８】以上、説明したように、上記第２の実施例
によれば、Ｎ本の入力回線のそれぞれに対応してＮ個の
記憶装置２１００−ｉが割り当てられ、各入力回線を介
して、読み出し優先情報が含まれる処理対象の入力デー
タ＃１〜＃Ｎが入力されると、対応の記憶装置２１００
−ｉに一時記憶し、その際、その書き込みアドレスは、
各記憶装置２１００−ｉに対応して設けられたメモリ制
御装置２２００−ｉで管理されている書き込みアドレス
のリストの先頭から獲得し、また、その書き込みアドレ
スを読み出し制御装置２３００に転送して、読み出し優
先情報毎に管理されている読み出しアドレスのリストの
うち、書き込むデータの読み出し優先情報に対応したリ
ストの終りに追加し、一方、記憶装置２１００−ｉに記
憶されているデータを読出す際には、読み出し制御装置
２３００に管理されている所望の読み出し優先情報に対
応する読み出しアドレスのリストの先頭から読み出しア
ドレスを獲得して、その読み出しアドレスを対応のメモ
リ制御装置２２００−ｉに転送して所望のデータを読出
す制御を行うとともに、データの読み出しを行って空き
となったアドレスを書き込みアドレスのリストの終りに
追加して管理することにより、複数の入力回線を介して
入力されるデータを一時記憶する記憶装置（バッファメ
モリ）へのアクセス動作速度の低速化が可能となる。

【０１１９】また、読み出しアドレスのキューを入力回
線を介して入力されるデータが有する読み出し優先情報
毎に管理することにより、その読み出し優先情報に基づ
く優先順位にしたがって入力されたデータを出力するこ
とが可能となる。

【０１２０】次に、第３の実施例について、図１２を参
照して説明する。

【０１２１】この第３の実施例は、第２の実施例を変形
したもので、複数の入力回線がスイッチ２５００に接続
されて、そのスイッチ２５００の出力が各メモリ制御装
置２２００−ｉに入力されているところが異なる。

【０１２２】スイッチ２５００は、例えば、各記憶装置
２１００−ｉ内のデータ数を均等にするために用いられ
る。第２の実施例で説明したように、読み出し優先情報
を指定してデータを読み出す場合に、ある記憶装置２１
００−ｉに、ある読み出し優先情報を有するデータ集中
してしまうと、記憶装置２１００−ｉ内のデータ数に不
均衡を生じてしまう。また、入力データの入力パターン
によっても記憶装置２１００−ｉ内のデータ数に不均衡
が生じてしまう。データ数に不均衡が生じると、記憶装
置２１００−ｉの容量制限によって、データが廃棄され
るなどの問題が生じる。このような場合に、スイッチ２
５００は、入力されたデータと各記憶装置２１００−ｉ
内のデータ数によって、入力されたデータを適当な記憶
装置２１００−ｉのデータ入力へ切替える。このような
スイッチを用いることによって、複数の記憶装置２１０
０−ｉ間のデータ数の不均衡を解消することが可能とな
る。

【０１２３】スイッチ２５００の制御は、例えば、読み
出し制御装置２３００により行われる。

【０１２４】記憶装置２１００−ｉが故障した場合など
において、あらかじめ、予備の記憶装置２１１０および
それに対応のメモリ制御装置２２１０を用意しておけ
ば、予備の記憶装置２１１０への切替えも行なうことが
可能となる。すなわち、例えば、読み出し制御装置２３
００では、記憶装置２１００−ｉあるいはメモリ制御装
置２２００−ｉの各種ステータス等を管理するようにし
て、そのステータス等をもとに記憶装置２１００−ｉの
故障を検知したときは、スイッチ２５００を制御して、
記憶装置２１１０に切り替えるようにしてもよい。

【０１２５】また、読み出し制御装置２３００は、各記
憶装置２１００−ｉ毎のカウンタを具備するようにし
て、各記憶装置２１００−ｉでデータの書き込み、読み
出しを行う際にカウンタ値をそれぞれインクリメント、
デクリメントするようにして、各記憶装置で保持されて
いるデータの数を管理するようにし、その各記憶装置２
１００−ｉに保持されているデータ数をもとに、データ
を入力する記憶装置を決定するようにしてもよい。

【０１２６】さらに、このスイッチ２５００の制御は、
乱数によって制御することも可能である。すなわち、ス
イッチ２５００に接続された入力回線を介して入力され
たデータを乱数によって各出線に振り分けて、適当なメ
モリ制御装置２２００−ｉを決定することも可能であ
る。

【０１２７】次に、第４の実施例について説明する。

【０１２８】この第４の実施例におけるバッファメモリ
装置は、複数の記憶装置で書き込みアドレス生成装置を
共通に持つものである。

【０１２９】図１３は、第４の実施例におけるバッファ
メモリ装置の構成例を示したものである。

【０１３０】図１３において、バッファメモリ装置は、
Ｎ本の入力回線（データ入力＃１〜＃Ｎ）から同時にデ
ータが入力され、Ｎ本の出力回線（データ出力＃１〜＃
Ｎ）のうちの１つからデータを出力するもので、Ｎ本の
入力回線に対応して、Ｎ個の記憶装置（バッファメモ
リ）３１００−ｉ（ｉ＝１〜Ｎ）と、Ｎ個のメモリ制御
装置３２００−ｉ（ｉ＝１〜Ｎ）と、アドレス生成装置
３３００と、データ選択装置３４００とで構成されてい
る。

【０１３１】データ入力＃１〜＃Ｎは、それぞれ、メモ
リ制御装置＃１〜＃Ｎ（３２００−ｉ）に接続されてい
る。

【０１３２】記憶装置３１００−ｉは、対応するデータ
入力＃１〜＃Ｎから入力されたデータを記憶する。

【０１３３】メモリ制御装置＃１〜＃Ｎ（３２００−
ｉ）は、対応する記憶装置＃１〜＃Ｎ（３１００−ｉ）
へのデータの書き込みと対応する記憶装置３１００＃１
〜＃Ｎ（３１００−ｉ）からのデータの読み出しを制御
する。

【０１３４】アドレス生成装置３３００は、それぞれの
記憶装置＃１〜＃Ｎ（３１００−ｉ）の書き込みアドレ
スと読み出しアドレスの生成を行なう。

【０１３５】データ選択装置３４００は、それぞれの記
憶装置＃１〜＃Ｎ（３１００−ｉ）から出力されたデー
タの中から、適当なデータを選択する。

【０１３６】図１４は、メモリ制御装置３２００−ｉの
構成例を示すものである。

【０１３７】メモリ制御装置３２００−ｉは、入力デー
タ処理部３２１０と、記憶装置制御部３２３０と、出力
データ処理部３２２０とで構成されている。

【０１３８】入力データ処理部３２１０は、対応の入力
回線から入力されたデータから読み出し優先情報を抽出
し、アドレス生成装置３３００へ転送する。また、必要
ならば、シリアル形式で入力されたデータをパラレル形
式に変換する。

【０１３９】出力データ処理部３２２０は、パラレル形
式で入力されたデータをシリアル形式に変換する。

【０１４０】記憶装置制御部３２３０は、アドレス生成
装置３３００から転送されたアドレスＡＤと読み出し記
憶装置選択信号ＲＭＩＤと書き込み記憶装置選択信号Ｗ
ＭＩＤとから、対応の記憶装置３１００−ｉに対する書
き込み、読み出しの制御を行なうようになっている。

【０１４１】図１５は、アドレス生成装置３３００の構
成例を示すものである。

【０１４２】アドレス生成装置３３００は、ポインタメ
モリ３３１０と、先頭ポインタテーブル３３２０と、終
りポインタテーブル３３３０と、選択回路３３５１、３
３５２、３３５３と、アドレス変換回路３３４１、３３
４２、３３４３、３３４４と、制御装置３３６１と、入
力制御装置３３６２と、出力制御装置３３６３とで構成
されている。

【０１４３】メモリ制御装置＃１〜＃Ｎ（３２００−
ｉ）のそれぞれから転送された読み出し優先情報ＷＲＰ
１〜Ｎは、選択回路３３５３に入力される。選択回路３
３５３は、入力制御装置３３６２からの制御信号ＷＭＩ
Ｄによって、入力されたＮ個の読み出し優先情報から一
つの読み出し優先情報ＷＲＰを選択する。選択された読
み出し優先情報ＷＲＰは、アドレス変換装置３３４２と
出力制御装置３３６３へ転送される。

【０１４４】アドレス変換装置３３４２は、入力された
読み出し優先情報ＷＲＰから、その読み出し優先情報Ｗ
ＲＰの示す読み出し順位に対応する、終りポインタテー
ブル３３３０のアドレスへ変換する。

【０１４５】また、読み出し優先情報ＷＲＰ１〜Ｎは、
入力制御装置３３６２にも入力される。

【０１４６】入力制御装置３３６２では、例えば、具備
されたカウンタ回路から出力されるカウンタ値をもとに
順次適当な記憶装置を選択し、選択回路３３５３とアド
レス変換装置３３４４と出力制御装置３３６３とそれぞ
れのメモリ制御装置３２００−ｉへ、選択信号ＷＭＩＤ
を送出する。

【０１４７】アドレス変換回路３３４４では、入力され
た記憶装置選択信号ＷＭＩＤから、その記憶装置に対応
する先頭ポインタテーブル３３２０のアドレスを生成す
る。

【０１４８】出力制御装置３３６３は、選択回路３３５
３から入力された読み出し優先情報ＷＲＰと入力制御装
置３３６２から入力された記憶装置選択信号ＷＭＩＤと
から、読み出す読み出し優先順位を決定し、その決定さ
れた読み出す優先順位の読み出し優先情報ＲＲＰをアド
レス変換装置３３４３へ転送する。

【０１４９】アドレス変換回路３３４３は、入力された
読み出し優先情報ＲＲＰから、その読み出し優先情報の
示す読み出し順位に対応する、先頭ポインタテーブル３
３２０のアドレスを生成する。

【０１５０】アドレス変換回路３３４１は、先頭ポイン
タテーブル３３２０から読み出された、ポインタメモリ
３３１０のアドレスから、対応する記憶装置３１００−
ｉを識別する信号ＲＭＩＤを生成する。

【０１５１】選択回路３３５１は、アドレス変換装置３
３４１とアドレス変換装置３３４２から入力されたアド
レスのうちどちらか一方を、制御装置３３６１で生成さ
れた読み出し／書き込み選択信号Ｒ／Ｗによって選択
し、終りポインタテーブル３３３０の読み出しアドレス
入力と書き込みアドレス入力へ転送する。

【０１５２】選択回路３３５２は、アドレス変換装置３
３４３とアドレス変換装置３３４４から入力されたアド
レスのうちどちらか一方を、制御装置３３６１で生成さ
れた読み出し／書き込み選択信号Ｒ／Ｗによって選択
し、先頭ポインタテーブル３３２０の読み出しアドレス
入力と書き込みアドレス入力へ転送する。

【０１５３】制御装置３３６１は、所定のタイミングに
基づき、ポインタメモリ３３１０、先頭ポインタテーブ
ル３３２０、終りポインタテーブル３３３０に対する各
種書き込み、読み出しタイミング信号を生成するもので
ある。

【０１５４】ポインタメモリ３３１０は、各記憶装置３
１００−ｉに記憶されたデータを読出す際の読み出しア
ドレスを読み出し優先情報毎にリスト構造で管理すると
ともに、それぞれの記憶装置３１００−ｉの空きアドレ
スをリスト構造で管理するためのメモリである。

【０１５５】先頭ポインタテーブル３３２０は、読み出
し優先情報毎の読み出しアドレスを管理するリストと、
それぞれの記憶装置３１００−ｉについての空きアドレ
スを管理するリストの先頭のアドレスを保持しているテ
ーブルである。

【０１５６】終りポインタテーブル３３３０は、読み出
し優先情報毎の書き込みアドレスを管理するリストと、
それぞれの記憶装置３１００−ｉについての空きアドレ
スを管理するリストの終りのアドレスを保持しているテ
ーブルである。

【０１５７】次に、図１６を参照して、アドレス生成装
置３３３０の動作処理について説明する。図１６では、
読み出し優先情報ＷＲＰを「０」、「１」、記憶装置＃
１、＃２（３１００−１、２）の場合について示してい
る。

【０１５８】図１６（ａ）は、ポインタメモリ３３１
０、先頭ポインタテーブル３３２０、終りポインタテー
ブル３３３０のある状態を示したものである。

【０１５９】読み出し優先情報が「０」のデータは、ポ
インタメモリ３３１０上で、１５→１３→１１→９の順
番でリストが構築されており、同様に、読み出し優先情
報が「１」のデータは、０→２→４→６の順番でリスト
が構築され、記憶装置＃１の空きアドレスは、７→５→
３→１の順番でリストが構築され、記憶装置２＃の空き
アドレスは、１４→１５→１０→８の順番でリストが構
築されている。

【０１６０】先頭ポインタテーブル３３２０には、各リ
ストの先頭のアドレスが記憶されている。終りポインタ
テーブルには、各リストの最後のアドレスが記憶されて
いる。

【０１６１】２つのポインタテーブル３３２０、３３３
０には、読み出し優先情報のリストと、空きアドレスの
リストが同じアドレス空間上に管理されている。図１６
（ａ）では、記憶装置＃１はアドレス「０」、記憶装置
＃２はアドレス「２」、読み出し優先情報「０」はアド
レス「２」、読み出し優先情報「１」はアドレス「３」
に割り当てられている。

【０１６２】また、図１６（ａ）において、記憶装置＃
１の空きアドレスリストの先頭ポインタはＨＰＥ１、記
憶装置＃１の空きアドレスリストの終りポインタはＴＰ
Ｅ１、記憶装置＃２の空きアドレスリストの先頭ポイン
タはＨＰＥ２、記憶装置＃２の空きアドレスリストの終
りポインタはＴＰＥ２、読み出し優先情報「０」の読み
出しアドレスのリストの先頭ポインタはＨＰＰ０、読み
出し優先情報「０」の読み出しアドレスのリストの終り
ポインタはＴＰＰ０、読み出し優先情報「１」の読み出
しアドレスのリストの先頭ポインタはＨＰＰ１、読み出
し優先情報「１」の読み出しアドレスのリストの終りポ
インタはＴＰＰ１となっている。

【０１６３】まず、書き込みアドレスの生成動作につい
て説明する。

【０１６４】図１６（ａ）の状態から、記憶装置＃１に
読み出し優先情報「０」のデータが入力された場合につ
いて説明する。

【０１６５】入力制御回路３３６２は、書き込みアドレ
スを生成する記憶装置として、記憶装置＃１を選択し、
選択信号ＷＭＩＤを選択回路３３５３とアドレス変換回
路３３４４へ転送する。

【０１６６】入力された読み出し優先情報は、選択回路
３３５３で、入力制御回路３３６２によって生成された
選択信号ＷＭＩＤによって選択され、アドレス変換装置
３３４２に入力される。

【０１６７】アドレス変換装置３３４２では、読み出し
優先情報「０」に対応するアドレス「２」に変換され
（図１６（ａ）参照）、選択回路３３５１へ転送され
る。

【０１６８】アドレス変換装置３３４４では、記憶装置
＃１に対応するアドレス「０」に変換され（図１６
（ａ）参照）、選択回路３３５２へ転送される。

【０１６９】選択回路３３５１と選択回路３３５２で
は、制御装置３３６１によって生成された制御信号Ｒ／
Ｗによってそれぞれ、アドレス変換回路３３４２、アド
レス変換回路３３４４からの信号が選択され、それぞれ
終りポインタテーブル３３３０のアドレス入力と先頭ポ
インタテーブル３３２０のアドレス入力（ＲＡ，ＷＡ）
へ入力される。

【０１７０】先頭ポインタテーブル３３２０では、入力
されたアドレス「０」に対応するアドレス「７」が読み
出され（図１６（ａ）参照）、終りポインタテーブル３
３３０のデータ入力（ＷＤ）と、ポインタメモリ３３１
０のデータ入力（ＷＤ）、読み出しアドレス（ＲＡ）へ
入力される。

【０１７１】終りポインタテーブル３３３０では、入力
されたアドレス「２」に対応するアドレス「９」が読み
出され（図１６（ａ）参照）、ポインタメモリ３３１０
の書き込みアドレス入力（ＷＡ）へ入力される。

【０１７２】ポインタメモリ３３１０では、入力された
読み出しアドレス「７」に対応するデータ「５」が読み
出され、先頭ポインタテーブル３３２０のデータ入力
（ＷＤ）へ入力される。

【０１７３】その後に、ポインタメモリ３３１０では、
書き込みアドレス入力に入力されたアドレス「９」に、
データ入力に入力された「７」が書き込まれ、先頭ポイ
ンタテーブル３３２０では、アドレス入力に入力された
アドレス「０」に、データ入力に入力された「５」が書
き込まれ（図１６（ｂ）参照）、終りポインタテーブル
３３３０では、アドレス入力に入力されたアドレス
「２」に、データ入力に入力された「７」が書き込まれ
る（図１６（ｂ）参照）。

【０１７４】このようにして、記憶装置＃１の空きアド
レスのリストの先頭から１つ取り出された記憶装置＃１
の書き込みアドレスは、読み出しアドレスとして読み出
し優先情報「０」のリストの終りへ付け加えられる。

【０１７５】次に、読み出しアドレスの生成動作につい
て説明する。

【０１７６】図１６（ｂ）の状態から、読み出し優先情
報「１」のデータを読み出す場合について説明する。

【０１７７】出力制御装置３３６３は、制御装置３３６
１から転送されるタイミング信号にもとづいて、読み出
し優先情報ＲＲＰを決定し、アドレス変換装置３３４３
へ出力する。この例の場合は、読み出し優先情報として
「１」が転送される。

【０１７８】アドレス変換装置３３４３では、入力され
た読み出し優先情報「１」に対応するアドレス「３」に
変換され、選択回路３３５２に転送される。

【０１７９】選択回路３３５２は、制御装置３３６１か
らの制御信号Ｒ／Ｗによって、アドレス変換回路３３４
３からの出力を選択する。

【０１８０】選択回路３３５２から出力されたアドレス
「３」は、先頭ポインタテーブル３３２０のアドレス入
力（ＲＡ、ＷＡ）へ入力される。

【０１８１】先頭ポインタテーブル３３２０では、入力
されたアドレス「３」に保持されているデータ「０」を
出力する。このデータ「０」は、読み出しアドレスＡＤ
として、アドレス生成回路から出力される。また、この
出力されたアドレス「０」は、アドレス変換回路３３４
１と、ボインタメモリ３３１０の読み出しアドレス入力
（ＲＡ）とデータ入力（ＷＤ）と、終りポインタテーブ
ル３３３０のデータ入力へ転送される。

【０１８２】ポインタメモリ３３１０では、読み出しア
ドレス入力（ＲＡ）に入力されたアドレス「０」に保持
されているアドレス「２」を先頭ポインタテーブルのデ
ータ入力（ＷＤ）へ出力する。

【０１８３】アドレス変換回路３３４１では、入力され
たアドレスからそれに対応する記憶装置の番号に変換
し、同時に、ポインタテーブルのアドレスへも変換す
る。この例の場合、ポインタメモリのアドレス「０」
は、記憶装置＃１のアドレスに対応しているので、記憶
装置＃１に読み出し選択信号ＲＭＩＤを送出し、また、
選択回路３３５１に、ポインタテーブルに対応するアド
レス「０」を送出する。

【０１８４】選択回路３３５１は、制御装置３３６１か
らの制御信号Ｒ／Ｗによって、アドレス変換回路３３４
１からのアドレスを選択する。

【０１８５】選択回路３３５１から出力されたアドレス
「０」は、終りポインタテーブル３３３０のアドレス入
力（ＲＡ，ＷＡ）へ入力される。

【０１８６】終りポインタテーブル３３３０では、読み
出しアドレス入力（ＲＡ）に入力されたアドレス「０」
に保持されているアドレス「１」が、ポインタメモリ３
３１０の書き込みアドレス入力へ出力される。

【０１８７】その後に、ポインタメモリ３３１０では、
書き込みアドレス入力に入力されたアドレス「１」に、
データ入力に入力された「０」が書き込まれ、先頭ポイ
ンタテーブル３３２０では、アドレス入力に入力された
アドレス「３」に、データ入力に入力された「２」が書
き込まれ、終りポインタテーブル３３３０では、アドレ
ス入力に入力されたアドレス「０」に、データ入力に入
力された「０」が書き込まれる（図１６（ｃ）参照）。

【０１８８】このように、データの読み出しの際には、
読み出し優先情報「１」のリストの先頭から１つ読み出
しアドレスを取りだし、その取り出された読み出しアド
レスが記憶装置＃１の空きアドレスのリストの終りに追
加されるようになっている。以上、説明したように、上
記第４の実施例によれば、Ｎ本の入力回線のそれぞれに
対応してＮ個の記憶装置３１００−ｉが割り当てられ、
各入力回線を介して、読み出し優先情報が含まれる処理
対象の入力データ＃１〜＃Ｎが入力されると、対応の記
憶装置３１００−ｉに一時記憶し、その際、その書き込
みアドレスは、アドレス生成装置３３００で管理されて
いる各記憶装置毎の書込アドレス（空アドレス）のリス
トの先頭から獲得し、その獲得された書き込みアドレス
を各記憶装置に対応して設けられているメモリ制御装置
３２００−ｉに転送して、ここで、その書き込みアドレ
スに基づきデータの書込みが制御されるとともに、アド
レス生成装置３３００では、その獲得された書込みアド
レスを読み出し優先情報毎の読み出しアドレスのリスト
の終りに追加し、一方、記憶装置３１００−ｉに記憶さ
れているデータを読出す際には、アドレス生成装置３３
００に管理されている所望の読み出し優先情報に対応す
る読み出しアドレスのリストの先頭から読み出しアドレ
スを獲得して、その読み出しアドレスを対応のメモリ制
御装置３２００−ｉに転送して所望のデータを読出すと
ともに、アドレス生成装置３３００では、データの読み
出しを行って空きとなったアドレスを各記憶装置毎の書
き込みアドレスのリストの終りに追加して記憶すること
により、複数の入力回線を介して入力されるデータを一
時記憶する記憶装置（バッファメモリ）へのアクセス動
作速度の低速化が可能となる。

【０１８９】また、読み出しアドレスのリストを入力回
線を介して入力されるデータが有する読み出し優先情報
毎に管理することにより、その読み出し優先情報に基づ
く優先順位にしたがって入力されたデータを出力するこ
とが可能となる。

【０１９０】次に、前述の第１〜第４の実施例で説明し
たバッファメモリ装置の応用例として、ＡＴＭ通信シス
テムに用いられる出力バッファ型のＡＴＭスイッチの構
成例について説明する（第５〜第７の実施例）。

【０１９１】ＡＴＭ通信では、データは、セルと呼ばれ
る固定長のパケットで転送される。セルは、情報とその
セルの宛先などの情報を含むヘッダとで構成されてい
る。

【０１９２】ＡＴＭスイッチは、複数のデータ入力と複
数のデータ出力で構成される。ＡＴＭスイッチは、ヘッ
ダの宛先情報にしたがって、データ入力から入力された
セルを一つあるいは複数の出力へ配送する。

【０１９３】ＡＴＭスイッチでは、同時に複数の入力か
ら入力されたデータが同じ宛先に向かうことがある。こ
のような場合に、データの廃棄を防止するために、ＡＴ
Ｍスイッチには、データを一時的に蓄積しておくバッフ
ァメモリ装置が必要となる。出力バッファ型スイッチ
は、セルを蓄積するバッファメモリが出力側に配置され
た構成を持つ。

【０１９４】まず、第５の実施例について説明する。

【０１９５】図１７は、前述のバッファメモリ装置を用
いた出力バッファ型ＡＴＭスイッチの構成例を示したも
のである図１７に示したＡＴＭスイッチは、主に、Ｎ個
の入力処理装置４１００−ｉ（ｉ＝１〜Ｎ）とＮ個の本
発明のバッファメモリ装置４２００−ｉ（ｉ＝１〜Ｎ）
とデータ分配装置４４００とＮ個の出力処理装置４３０
０−ｉ（ｉ＝１〜Ｎ）とで構成されている。

【０１９６】さらに、各バッファメモリ装置４２００−
ｉの前段には、それぞれ、アドレスフィルタ４２１０−
ｉ（ｉ＝１〜Ｎ）が設けられている。

【０１９７】入力処理装置４１００−ｉは、それぞれに
対応する入力回線から入力されたセルの同期を確立し、
入力されたヘッダを解析し必要ならばヘッダの変換を行
ない、また、必要ならばデータフォーマットの変換を行
い、データ分配装置４４００に転送する。

【０１９８】データ分配装置４４００は、入力処理装置
から転送されたデータをすべてのバッファメモリ装置へ
転送する。

【０１９９】アドレスフィルタ４２１０−ｉは、データ
分配装置４４００から転送されたセルのうち、そのヘッ
ダの内容をもとに、自回線宛てのセルだけを取り出し
て、バッファメモリ装置４２００−ｉに転送する。

【０２００】バッファメモリ装置４２００は、アドレス
フィルタ４２１０−ｉから転送されたデータを受信し
て、対応のメモリ（記憶装置）に蓄積し、あらかじめ決
められたアルゴリズムに従って蓄積されているデータの
中から適当なデータを読み出し、出力処理装置４３００
に出力する。

【０２０１】出力処理装置４３００は、ヘッダの変換、
データフォーマットの変換を行なう。

【０２０２】尚、図１７では、データ分配装置４４００
から転送されたセルのうち、自回線宛てのセルだけを取
り出すアドレスフィルタ４２１０−ｉを別個設けるよう
にしているが、この場合に限らず、バッファメモリ装置
４２００−ｉのそれぞれのデータの入力部にこの機能を
具備するものであってもよい。例えば、図１の記憶装置
１１００−ｉのデータ入力部、図８の入力データ処理部
２２１０、図１４の入力データ処理部３２１０のそれぞ
れにアドレスフィルタを具備し、各バッファメモリ装置
４２００−ｉに入力されたデータが、そのバッファメモ
リ装置４２００−ｉに割り当てられたデータならば、そ
のデータのみをメモリに蓄積するようにすればよい。

【０２０３】図１８は、データ分配装置４４００の構成
例を示したもので、特に、４入力の分配装置の例であ
る。

【０２０４】図１８（ａ）は、バスを用いた構成例であ
り、データ入力は、それぞれに対応したバスに接続され
ている。それぞれのバスからは、それぞれのバッファメ
モリ装置へ、それぞれのデータ入力に対応したバスから
１本ずつ接続される。

【０２０５】図１８（ｂ）は、分配回路を用いた構成例
である。分配回路は、データ入力に対応して設けられ、
接続されるバッファメモリ装置のすべてに接続される。
この例では、１階層の分配回路を用いた例を示したが、
分配回路を階層的に用いて、大規模な分配回路を構成す
ることも可能である。

【０２０６】このようなデータ分配装置４４００を用い
ることにより、各入力回線のそれぞれから入力される全
てのデータを、それに接続される全てのバッファメモリ
装置４２００−ｉに分配できる。

【０２０７】図１７のバッファメモリ装置４２００−ｉ
には、第１〜第４の実施例で示した装置を利用すること
ができる。

【０２０８】また、バッファメモリ装置４２００−ｉに
は、シフトレジスタ型アドレス管理方式を用いることも
できる。このシフトレジスタ型アドレス管理方式は、ポ
インタ情報として、記憶装置識別子とそのアドレスの対
を使用し、また、読み出し優先情報として、データに付
加されたヘッダ情報あるいは、ヘッダ情報から抽出され
た情報を用いるものである。

【０２０９】次に、第６の実施例について説明する。

【０２１０】この第６の実施例では、第５の実施例にお
いて、入力処理装置部４１００−ｉとバッファメモリ装
置４２００−ｉと出力処理装置４３００−ｉをインタフ
ェース装置として、図１９に示すように一つの装置とし
て構成するものである。

【０２１１】図１９に示したインタフェース装置は、入
力データ処理部４１１０、入力ヘッダ処理部４１２０、
読み出し制御装置４２１０、メモリ制御装置４２２０−
ｉ（ｉ＝１〜Ｎ）、記憶装置４２３０−ｉ（ｉ＝１〜
Ｎ）、データ選択回路４２３０、出力データ処理部４３
１０、出力ヘッダ処理部４３２０、プロセッサ４１１
０、プロセッサ間通信装置４４２０で構成されている。

【０２１２】入力データ処理部４１１０は、入力された
セルの同期を確立したり、シリアル−パラレル変換など
の入力データのフォーマット変換などを行なう。

【０２１３】入力ヘッダ処理部４１２０は、セルに付加
されているヘッダ情報から得られる、内部で用いるルー
ティング情報などを付加したり、セルの統計情報をプロ
セッサへ知らせたり、プロセッサへ向かうセルを抽出
し、プロセッサへ転送したりヘッダ情報を解析すること
によって行なわれる処理をする。処理されたデータは、
データ分配装置へ転送される。

【０２１４】読み出し制御装置４２１０と、メモリ制御
装置４２２０−ｉと、記憶装置４２３０−ｉと、データ
選択回路４２３０とは、第２の実施例で示したバッファ
メモリ装置を構成する。読み出し制御装置４２１０は、
プロセッサ４４１０へも接続され、記憶装置内の統計情
報をプロセッサへ送信したり、あるいは、プロセッサか
らの指示にしたがって、読み出す優先クラス（読み出し
優先情報）の決定を行なったりする。また、記憶装置の
一部をプロセッサ用に割り当て、プロセッサへのセルの
送受信に割り当てる構成も実現できる。

【０２１５】本発明のバッファメモリ装置をＡＴＭスイ
ッチに適用した場合、読み出し優先情報は、例えば、ト
ラヒック制御における通信の品質クラスを指定するセル
のヘッダ内に含まれるＣＬＰ（C ell Loss Priority ：
セル損失優先表示）等がある。

【０２１６】出力ヘッダ処理部４３２０は、データを出
力するときにヘッダの書換えを行なったり、統計情報の
収集を行ない、プロセッサへ転送したり、また、プロセ
ッサから転送されたデータをデータ出力処理部４３１０
へ転送したりする。

【０２１７】出力データ処理部４３１０は、データフォ
ーマットの変換を行なったり、同期パターンの付加を行
なったりする。

【０２１８】プロセッサ４４１０は、いろいろなデバイ
スから送られる情報を収集し、それぞれのデバイスの制
御を行なったり、プロセッサ間通信装置４４２０を介し
て他のプロセッサとの通信を行なったりする。ＡＴＭス
イッチとして、例えば、ＡＴＭコネクションの設定制御
等も行う。

【０２１９】このような装置により、出力バッファ型Ａ
ＴＭスイッチを構成することが可能となる。

【０２２０】次に、第７の実施例について説明する。

【０２２１】この第７の実施例では、第１〜第４の実施
例で説明したバッファメモリ装置を、光波長多重ネット
ワークに適用した例である。

【０２２２】図２０は、光波長多重ネットワークの構成
例を示したものである。

【０２２３】図２０において、光ネットワークは、Ｎ個
のノード５０００−ｉ（ｉ＝１〜Ｎ）とスターカプラ５
６００とで構成されている。各ノードは、そのノードに
割り当てられた波長λ_i でデータをスターカプラ５６０
０へ送信し、また、スターカプラ５６００からネットワ
ークで使用されているすべての波長が混合された光信号
を受信する。また、各ノードに接続された端末あるい
は、下位ネットワークと接続するためのインターフェー
スを備える。

【０２２４】次に、ノード５０００−ｉの構成について
説明する。

【０２２５】各ノードは、ノードに接続された端末ある
いは、下位ネットワークと接続するためのインターフェ
ース装置５５００−ｉを備える。インターフェース装置
５５００−ｉは、他のノードと通信するために、光送信
器５２００−ｉへデータを転送する。ここで転送される
データは、例えば、ＡＴＭセルの形式で構成される。

【０２２６】光送信器５２００−ｉは、インターフェー
ス装置５５００−ｉから転送されたデータをノードに割
り当てられた波長の光信号を送信するために、波長λ_i
光信号に変換し、スターカプラ５６００へ転送する。

【０２２７】スターカプラ５６００は、入力されたすべ
ての光信号を混合し、接続されているすべてのノード
へ、波長多重された信号を出力する。

【０２２８】スターカプラ５６００から各ノードへ転送
されたデータは、波長多重された信号を各波長に分解す
るための光分波器５１００−ｉへ入力され、各波長毎に
分解されてそれぞれの波長に対応した光受信器５３００
−ｉｊ（ｊ＝１〜Ｎ）へ転送される。

【０２２９】それぞれの光受信器５３００−ｉｊでは、
対応する波長の光信号を電気信号に変換し、バッファメ
モリ装置５４００−ｉへ転送する。

【０２３０】バッファメモリ装置５４００−ｉは、第１
〜第４の実施例で述べられたバッファメモリ装置、ある
いは、その変形で構成される。

【０２３１】バッファメモリ装置５４００−ｉでは、そ
れぞれに保持されているデータの中から適当なデータを
選択し、インターフェース装置５５００−ｉへ出力す
る。

【０２３２】インターフェース装置５５００−ｉは、バ
ッファメモリ装置５４００−ｉから受信した信号を端末
あるいは、下位ネットワークへ転送する。

【０２３３】本発明のバッファメモリ装置を用いて、こ
のような光通信ネットワークを構築することが可能とな
る。

【０２３４】

【発明の効果】以上説明したように、本発明によれば、
複数の入力回線を介して入力されるデータを一時記憶す
るバッファメモリへのアクセス動作速度の低速化が図れ
るバッファメモリ装置、および、前記バッファメモリ装
置に対してデータの書込み、読み出しを行う際のアドレ
スを管理するアドレス管理方法を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るバッファメモリ装
置の構成を示したブロック図。

【図２】図１の書込みアドレス生成装置の構成の具体例
を示した図。

【図３】図２のＦＩＦＯメモリの動作を説明するための
図。

【図４】図１の書込みアドレス生成装置の構成の他の具
体例を示した図。

【図５】図１の読み出しアドレス生成装置の構成の具体
例を示した図。

【図６】図５の読み出しアドレス生成装置の動作を説明
するための図。

【図７】本発明の第２の実施例に係るバッファメモリ装
置の構成を示したブロック図。

【図８】図７のメモリ制御装置の構成の具体例を示した
図。

【図９】図７の読み出し制御装置の構成の具体例を示し
た図。

【図１０】図９のアドレス変換装置におけるアドレス変
換について説明するための図。

【図１１】先頭ポインタ、終りポインタの更新方法につ
いて説明するための図。

【図１２】本発明の第３の実施例に係るバッファメモリ
装置の構成を示したブロック図。

【図１３】本発明の第４の実施例に係るバッファメモリ
装置の構成を示したブロック図。

【図１４】図１３のメモリ制御装置の構成の具体例を示
した図。

【図１５】図１３のアドレス生成装置の構成の具体例を
示した図。

【図１６】図１５のアドレス生成装置の動作について説
明するための図。

【図１７】本発明の第５の実施例に係るＡＴＭスイッチ
の構成を示したブロック図。

【図１８】図１７のデータ分配装置の構成の具体例を示
した図。

【図１９】本発明の第６の実施例に係るＡＴＭスイッチ
の構成を示したブロック図。

【図２０】本発明の第７の実施例に係る光通信装置の構
成を示したブロック図。

【図２１】従来のバッファメモリ装置の構成を示したブ
ロック図。

【符号の説明】

１１００−ｉ…記憶装置、１２００−ｉ…書込アドレス
生成装置、１３００−ｉ…読み出しアドレス生成装置。

フロントページの続き (56)参考文献 特開 平６−164641（ＪＰ，Ａ) 特開 平４−276943（ＪＰ，Ａ) 特開 平６−224933（ＪＰ，Ａ) 特開 平２−117241（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/56

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】複数の入力回線を介して入力される複数の
   情報データを一時記憶する複数のバッファメモリと、前記複数の入力回線を介して入力される情報データを前
   記複数のバッファメモリに均等に分配するよう、前記入
   力回線のそれぞれに前記複数のバッファメモリのうちの
   １つを選択して接続するスイッチと、 前記複数のバッファメモリのそれぞれにおいて前記スイ
   ッチで接続された入力回線を介して入力されたデータを
   書き込む際の書込アドレスを、そのバッファメモリの空
   きアドレスのキューに従って生成する書込アドレス生成
   手段と、 この書込アドレス生成手段で生成された書込アドレスを
   もとに、前記複数のバッファメモリのいずれかから前記
   情報データを読出す際に参照される読出アドレスのキュ
   ーを生成する第１の生成手段と、 前記複数のバッファメモリのいずれかから、そのバッフ
   ァメモリに一時記憶された情報データを読出す際の読出
   アドレスを、前記第１の生成手段で生成された読出アド
   レスのキューに従って読出す読出アドレス読出手段と、 この読出アドレス読出手段で読出された読出アドレスで
   特定されるバッファメモリから所望の情報データを読出
   す読出手段と、 前記読出アドレス読出手段で読出された読出アドレスに
   対応するバッファメモリの空きアドレスのキューに、前
   記読出アドレスを追加することにより前記空きアドレス
   のキューを生成する第２の生成手段と、 を具備したことを特徴とするバッファメモリ装置。
2. 【請求項２】複数の入力回線を介して入力される少なく
   とも読み出す際の優先順位を表した読出優先情報を含む
   複数の情報データを一時記憶する複数のバッファメモリ
   と、前記複数の入力回線を介して入力される情報データを前
   記複数のバッファメモリに均等に分配するよう、前記入
   力回線のそれぞれに前記複数のバッファメモリのうちの
   １つを選択して接続するスイッチと、 前記複数のバッファメモリのそれぞれにおいて前記スイ
   ッチで接続された入力 回線を介して入力されたデータを
   書き込む際の書込アドレスを、そのバッファメモリの空
   きアドレスのキューに従って生成する書込アドレス生成
   手段と、 前記複数のバッファメモリのそれぞれに前記情報データ
   を書き込む際、その情報データの前記読出優先情報を抽
   出する抽出手段と、 この抽出手段で抽出された前記読出優先情報に対応し
   て、前記書込アドレス生成手段で生成された書込アドレ
   ス間を結び付けるポインタ情報により読出アドレスのキ
   ューを生成する第１の生成手段と、前記複数のバッファメモリのいずれかから 情報データを
   読出す際の読出アドレスを、前記優先順位に基づき決定
   された読出優先情報に対応する前記読出アドレスのキュ
   ーに従って読出す読出アドレス読出手段と、 この読出アドレス読出手段で読出された読出アドレスで
   特定されるバッファメモリから所望の情報データを読出
   す読出手段と、 前記読出アドレス読出手段で読出された読出アドレスで
   特定されるバッファメモリの空きアドレスのキューに、
   当該読出アドレスを追加することにより当該空きアドレ
   スのキューを生成する第２の生成手段と、 を具備したことを特徴とするバッファメモリ装置。
3. 【請求項３】前記複数のバッファメモリのそれぞれの前
   記空きアドレスのキューは、各バッファメモリの空きア
   ドレス間を結ぶポインタ情報のキューであり、 前記第２の生成手段は、前記空きアドレスのキューに、
   前記読出アドレス読出手段で読出された読出アドレスへ
   のポインタ情報を追加することにより、前記空きアドレ
   スのキューを生成することを特徴とする請求項２記載の
   バッファメモリ装置。
4. 【請求項４】前記スイッチは、前記複数のバッファメモ
   リのそれぞれに保持されている前記情報データの数を基
   に、前記入力回線に接続する前記バッファメモリを選択
   することを特徴とする請求項１または２記載のバッファ
   メモリ装置。
5. 【請求項５】前記スイッチは、前記入力回線に接続する
   前記バッファメモリを乱数に基づき 選択することを特徴
   とする請求項１または２記載のバッファメモリ装置。
6. 【請求項６】前記複数のバッファメモリの数は前記入力
   回線の数より多く、しかも、当該複数のバッファメモリ
   のうちの少なくとも１つは予備のバッファメモリであ
   り、 前記スイッチは、前記複数のバッファメモリのうちの１
   つが故障したときには、当該故障したバッファメモリの
   代わりに前記予備のバッファメモリを選択して、前記入
   力回線に接続することを特徴とする請求項１または２記
   載のバッファメモリ装置。
7. 【請求項７】複数の入力回線を介して入力される複数の
   情報データを一時記憶する複数のバッファメモリと、 前記複数の入力回線を介して入力される情報データを前
   記複数のバッファメモリに分配する分配手段と、 前記複数のバッファメモリのそれぞれにおいて、前記分
   配手段で分配された前記情報データを書き込む際の書込
   アドレスを、そのバッファメモリの空きアドレスのキュ
   ーに従って生成する書込アドレス生成手段と、 この書込アドレス生成手段で生成された書込アドレスを
   もとに、前記複数のバッファメモリのいずれかから前記
   情報データを読出す際に参照される読出アドレスのキュ
   ーを生成する第１の生成手段と、 前記複数のバッファメモリのいずれかから前記情報デー
   タを読出す際の読出アドレスを、前記第１の生成手段で
   生成された読出アドレスのキューに従って読出す読出ア
   ドレス読出手段と、 この読出アドレス読出手段で読出された読出アドレスで
   特定されるバッファメモリから所望の情報データを読出
   す読出手段と、前記読出アドレス読出手段で読出された読出アドレスで
   特定されるバッファメモリから読み出された前記情報デ
   ータを選択して出力する出力手段と、 前記読出アドレス読出手段で読出された読出アドレスに
   対応するバッファメモリの空きアドレスのキューに、前
   記読出アドレスを追加することにより前記空きアドレス
   のキューを生成する第２の生成手段と、 を具備したことを特徴とするバッファメモリ装置。