JPH08507428A

JPH08507428A - メッセージ経路設定

Info

Publication number: JPH08507428A
Application number: JP7517291A
Authority: JP
Inventors: ドレフェンシュタット、ラインハルト
Original assignee: ブリテイッシュ・テレコミュニケーションズ・パブリック・リミテッド・カンパニー
Priority date: 1993-12-23
Filing date: 1994-12-23
Publication date: 1996-08-06
Also published as: GB2290004A; WO1995017787A1; CA2156428A1; HK1013546A1; EP0686331A1; CN1120877A; US5504743A; SG46345A1; AU686294B2; GB2290004B; KR960701542A; CA2156428C; GB9516341D0; NO953291L; CN1092889C; NO953291D0; AU1322995A

Abstract

(57)【要約】複数の入力チャンネル（3）からメッセージを受信して、複数の出力チャンネル（2）の１つにそのメッセージを導く通信経路設定装置であり、それにおいて経路設定構造は、検索表を記憶している複数の並列のメモリ装置（63）と、受信したメッセージの内容に応じて１つの入力チャンネルから複数のメモリ装置の１つに選択的にメッセージを結合するための相互接続回路（61）とを具備している。

Description

【発明の詳細な説明】メッセージ経路設定本発明はメッセージ経路設定のための方法および装置に関し、特にパケット通信に関するものであるが、それに限定されるものではない。本発明は特に非同期伝送モード（ＡＴＭ）のようなパケットネットワークにおいて有用であり、それにおいてヘッダは途中において変更されることができる。ＡＴＭパケット伝送プロトコールは文献（Martin de Pryckerによる“Asynchr onous Transfer Mode-Solution for broadband ISDN”，published by Ellis Ho rwood，）に記載されており、ここで参考文献として挙げておく。一般にパケット（ＡＴＭでは“セル”と呼ばれている）は１２ビットのバーチュアルパスインジケータ（ＶＰＩ）および１６ビットのバーチュアルチャンネルインジケータ（ＶＣＩ）からなるアドレスデータによってパケットヘッダ中で特定されている目的地にアドレスされる。一般的にＶＣＩはスイッチングノードすなわち交換機を介してネットワークを通ってソースから目的地までの全“バーチュアルチャンネル”接続路を指示する。一方ＶＰＩはネットワークのノードまたはスイッチングセンタ間のネットワークを通る経路を指示し、その経路はいくつかの異なったバーチュアル回路の一部を形成するパケットが通過する。各ノードにおいて、パケットは入チャンネル（例えば光ファイバケーブル）上で到着し、そのヘッダは検査され、そのアドレスデータに応じて出チャンネル上を導かれる。各ノードに対してパケット中のアドレスデータのみに依存する出チャンネル上のパケットを経路設定するために完全に予め定められた方法で動作することも可能である。しかしながら、各ノードに対してパケットのアドレスデータを通路中で変化して、交互の経路でその目的地へパケットを再指向させることもまた可能である。これは例えば過負荷のノードあるいは損傷を受けたノードを避けるためにトラフィック管理において有効である。各ノードにおいて一般的に検索表が設けられており（例えばランダムアクセスメモリＲＡＭ中に保持される）、パケット中のアドレスデータ（すなわちＶＣＩおよびＶＰＩ）がこの検索表にアクセスするために使用されてパケットが目的地へ導かれるノードからの出力ラインの識別値を導出する。ノードもまたアドレスデータを変化するのであれば、検索表は新しいＶＣＩおよびＶＰＩアドレスデータを付加的に含むことが必要である。ＡＴＭシステムにおいては、各パケットは１６ビットＶＣＩおよび１２ビットＶＰＩから構成されたアドレスデータを含んでいる。単にＶＰＩを変更することによって動作することも可能であるが、十分な柔軟性を与えるためにノードはＶＣＩおよびＶＰＩの両者を変化させることができる。もしもノードがＮ個の入力または出力ラインを有し、検索表が入力アドレスと出力アドレスとの間の直接１対１の対応を有する “フラット”検索表として構成されているならば、ノードに保持される検索表の大きさはＮ・２¹⁶・２¹²であり、検索表中の各エントリーは（１６＋１２＋log₂ Ｎ）のビット長である必要がある。したがって256のライン（Ｎ＝256はＮを符号化するために８ビットを必要とする）が接続されているノードに対して、検索表中の各エントリーは（28＋８＝36＝4.5バイト）の長さであり、検索表は２³⁶ビット＝64ギガビットを含まなければならず、そのため全体の検索表の大きさは28 8ギガバイトである必要がある。これはメモリでは可成の容量となる。１つの可能性はそのような検索表を単一の隣接するアドレススペースとして配置し、Ｎ個の全ての入力チャンネルがそれに接続されている入力（アドレス）バスと全ての出チャンネルに接続された出力（データ）バスを設けることである。この場合にバス衝突を避けるためにＮ個の利用可能なチャンネル間で入力バスに時間を割当てることが必要である。したがって、平均して検索表にアクセスするために待たなければならないアクセス時間はチャンネルＮの数に比例して増加する。それは各チャンネルに対する利用時間がＮに比例して減少するからである。メッセージは毎秒数百メガビットの速度で光ファイバチャンネルを通って多数の比較的短いパケットの形態で到着するので、非常に多数の入力および出力チャンネルをノードに対して設けることが所望される場合にはこの方法は非常に急速に利用できなくなり、メモリに対する個々のアクセスの速さは問題でなくなる。単一の“フラットな”検索表を使用しないで、多重ステップアクセスの“折曲げられた（folded）”メモリ技術を使用することが可能である。しかしながら、多重メモリ読取り動作は時間がかかり、データの配列が変更および書替えに不便である。別の方法として分離した検索表を各入力チャンネルに設ける方法がある。この場合検索表にアクセスするためのバス衝突は存在しない。したがってアクセス時間は入力チャンネルの数に関係なく速くできる。Ｎ個の入力チャンネルが存在し、各入力チャンネルが上記のものと同じ大きさの１／Ｎ倍の検索表を必要とし、そのため全体のノードで必要なメモリの総量は上記のものと同じである。ＡＴＭシステムでは２８ビットのＶＰＩおよびＶＣＩアドレスデータを有し、したがって各メモリは２²⁸・（28＋log Ｎ）ビットの大きさであることが必要であり、それは［0.9 ギガバイト＋33メガバイト・log Ｎ］である。これはメインフレームメモリ程度の大きさであり、各入力チャンネルに対して447の16メガビットのメモリ程度のものが必要である。事実、入力チャンネルはＶＣＩおよびＶＰＩアドレスの全ての範囲を伝送するパケットを実際には受信しないであろう。それぞれの場合に全ての範囲はもっと小さく、それ故もっと小さいアドレス範囲（したがってもっと小さいメモリ容量の小さい検索表）を各入力チャンネルメモリ装置に対して使用することが可能である。しかしながら、任意のチャンネルがビジィ（busy）状態になる可能性があるから、各メモリに対してメモリスペースの附加的なオーバーヘッド容量を設けることが必要である（通常使用されないが時によって必要とされるために要求される可能性がある容量を越えた上の容量）。本発明は、検索表が複数のディスクリートなメモリとして設けられ、各入力チャンネルに対して複数の（例えば全ての）メモリの１つを選択的に結合するための相互接続手段が設けられているメッセージ伝送システム（例えばＡＴＭシステム用のパケットシステム）のためのノード（例えば交換局）を提供するものである。このようにして平均アクセス時間は比較的速く（別々に設けられた経路表のものに近接し）、しかも、メモリの大きさはオーバーヘッドメモリの量が減少するために制限された状態を保持し、全ての入力チャンネルに対して余分のメモリのオーバーヘッドを設ける代りに、十分なメモリのオーバーヘッドがいくつかのチャンネルに対して設けられ、時間によってどのチャンネルがビジーであるかによって利用される。本発明の別の利点は、メモリ装置が入力チャンネル受信回路に分散して配置されるのではなく、同じ位置に配置することが可能であるため、メモリの内容を更新することが容易であることである。別の観点では、本発明は、経路表が入力チャンネル間で共用される単一のフラットな多ポートメモリ表のエミュレーションから構成されている伝送システムに対するノードを提供する。分離したメモリは隣接するヘッダアドレスに関するデータを含むのではなく、その代りにデータは予め定められた態様（例えば疑似ランダム）でメモリ装置間で分配されており、各パケットヘッダに対応するアドレスは適切なメモリ装置に分配される。これは多数のパケットが同じまたは類似の目的地を予定されている特定のメモリ装置に対する渋滞を減少させ、したがってメモリ装置に対するアクセス時間を減少させる。その他の好ましい特徴および実施例は以下説明され、請求の範囲に記載されている。本発明は添付図面を参照にして実施例によって以下説明する。図１は、本発明が利用可能なノードを含むメッセージ伝送システムの概略図を示し、図２ａは、既知のノードの概略的構成を示し、図２ｂは、図２ａのノードの詳細な部分を示し、図３ａは、本発明が適用可能なメッセージを含むＡＴＭパケットの概略的構成を示し、図３ｂ乃至３ｇは、以下の実施例の動作における各点における対応する構成を示し、図４は、本発明の第１の実施例のノードの概略図を示し、図５は、図４のノードの経路設定ネットワーク形成部分の概略的構成を示し、図６は、図４のノードの検索表手段形成部分をより詳細に示し、図７は、図６の一部の検索表手段をより詳細に示し、図８は、図７のアドレス割当て手段形成部分を示し、図９は、図６の実施例の順方向および逆方向経路設定ネットワーク形成部分をより詳細に示し、図１０は、図６の実施例のメモリ装置の構成を概略的に示し、図１１は、本発明の第２の実施例のノードの構成を概略的に示し、図１２は、図１０に対応し、第２の実施例のメモリ装置の構成を示す。図１を参照すると、メッセージ伝送システムは、複数の出力チャンネル2a〜2d および複数の入力チャンネル3a〜3dに接続された１以上のノード1a，1b，1cを備えている。典型的に、図示のように入力および出力チャンネルは対である。１以上のノード1cは目的地1dに接続されている。伝送されるメッセージは入力チャンネル（例えば3b）上でノード1bで受信され、このノード1bを通って複数の可能な出力チャンネルの１つ（例えば2d）へ送られる。それ故各ノードはスイッチ装置または経路設定局として動作し、典型的に局部的交換機であってもよい。各チャンネルは物理的に分離された通信リンク（例えば光ファイバケーブル、無線パス、またはツイストされた１対のケーブル）から構成されてもよく、またはそのような物理的チャンネルによって伝送された複数の論理的チャンネルの１つ（例えばＴＤＭＡフレームのタイムスロットであってもよい）であってもよい。図２ａを参照すると、ノード１は各チャンネルに対して１つの物理的チャンネルからの情報を個別のメッセージに分離する受信装置４と、各受信装置４に接続されて出力チャンネル2a〜2dの選択されたものに受信装置からのメッセージを導く経路設定ネットワーク５と、各受信装置４に接続されて受信されたメッセージ中のアドレスデータに応じて経路設定ネットワーク５を制御する制御回路６とを備えている。制御回路６は経路設定ネットワーク５に対してメッセージが導かれる出力チャンネルを特定するコードを発生する。図２ｂを参照すると、各受信装置４はデマルチプレクサ41、フレーム受信装置 42、およびパケット受信装置43を備えている。図面を明瞭にするために、受信装置4dに対する装置しか符号が示されていない。チャンネル3dで入来するビット流はデマルチプレクサ41によって分離され、フレーム受信装置42によってフレームに組立てられ、各フレームはＡＴＭ受信装置43によってＡＴＭパケットまたはセルに分割される。同様に送信装置10が各出力チャンネル２に対して設けられている。各送信装置 10はＡＴＭセル結合装置11、複数のＡＴＭメッセージまたはセルをフレームに組立てるフレーム組立て装置12、および出力チャンネル２にフレームを多重化するマルチプレクサ13を備えている。実際には入力チャンネル３と出力チャンネル２は１対として設けられ、チャンネル受信装置４は典型的にはチャンネル送信装置10と同じ位置、例えば上述のハードウエアを支持する単一の印刷回路板上に設けられている。図３を参照すると、ＡＴＭ伝送システム中のパケットメッセージはデータ部分８とヘッダ部分７とを含んでいる。データ部分８は48バイト（例えば３８４ビット）からなる。ヘッダ部分は５バイト（例えば４０ビット）からなり、１６ビットのバーチュアルチャンネル指示部（ＶＣＩ）7aおよび１２ビットのバーチュアルパス指示部（ＶＰＩ）７bを含んでいる。今まで、説明は既知のメッセージ伝送システムおよび本発明の１実施例にほぼ対応している。本発明は制御回路６の構造が異なっている。既知のパケット交換伝送システムでは、制御回路６はメモリ装置6aを備え、それは経路設定ネットワーク５を設定するための出力チャンネルをそれぞれ示す複数の表エントリーを記憶している。これに対して好ましい実施例では、結合装置6bによってパケットのヘッダ7中に書込まれる新しいＶＣＩおよびＶＰＩアドレスデータを記憶する。検索表はＶＣＩおよびＶＰＩならびに到着したメッセージの入力チャンネルの識別値を示すコードを含むアドレスによってアドレスされる（これは原理的に同じＶＣＩおよびＶＰＩアドレスが異なる経路設定を必要とする複数の異なった入力チャンネルに生じるために必要である）。図４を参照すると、第１の実施例においてＡＴＭメッセージ伝送システム中のノード（交換機）として動作する経路設定局は、それぞれ入力チャンネル3a〜3c に接続された複数（Ｎ）の入力チャンネル受信装置4a〜4c（例えば光受信装置）と、経路設定表装置６と、管理装置９（例えばコンピュータ）と、複数の結合装置11a〜11cと、経路設定ネットワーク５と、それぞれ出力チャンネル2a〜2cに接続された複数（Ｎ）の出力チャンネル送信装置10a−10cとを備えている。実際には例えば、Ｎ＝4096の入力および出力チャンネルが存在してもよい。管理装置９は通信ネットワークにおけるトラフィック管理要求を考慮するために装置６中に保持されている経路設定表を訂正するために設けられている。入力チャンネル受信装置はメッセージパケット（“セル” ）を受信してヘッダを検査し、装置６にアドレス信号を供給するように構成されている。経路設定表装置６は新しいＶＣＩおよびＶＰＩデータを含む新しいヘッダ７′を発生し、経路設定ネットワーク５を制御するために（図３ｃに示されたように）経路設定データ12を発生するように構成されている。この実施例では、経路設定ネットワーク５は自己経路設定ネットワーク、例えば図５の層51,52,53 で配列された、２×２のセレクタスイッチのいわゆる“バタフライ”ネットワークであり、各スイッチは２のべき乗として間隔が増加している横方向で間隔を隔てられている次の層に切替えられるように接続されている。これは多段相互接続ネットワークのクラスの１例であり、それはネットワークの出力ポートが各スイッチの設定される方向にのみ依存し、ネットワークの入力ポート（すなわちネットワークを通る経路中の第１のスイッチ）に依存しない特性を有しており、そのためネットワークの各層のスイッチの設定を特定する制御ワードはネットワークの１つの出力ポートをユニークに特定し、メッセージはそのスタートの地点に関係なくネットワークを通ってその出力ポートに導かれる。それ故、制御データはlog₂Ｎビットの接頭語12であり、それは図５に示されるようにネットワーク５の連続する遭遇するスイッチ段を切替える。各スイッチ段において先頭のビットが使用され、その後廃棄される。結合装置は11a〜11cは既存のヘッダ７を経路設定表装置６から得られた新しいヘッダ７′と置換し、それを存在するデータと組合わせて新しいパケットを形成し、制御データ12による接頭語を付加する（図３ｄに示されている）。したがって、経路設定ネットワーク５から出るとき、目的地出力チャンネルに対する出力においては、前端のビット12は除去されて新しいヘッダ７′と旧いデータ８が残される（図３ｅに示されている）。図６を参照すると、この実施例では検索表装置６は前方経路設定ネットワーク 61と、後方経路設定ネットワーク62と、複数の個別のメモリ装置62a〜63cとを備えている。Ｎ個のチャンネル受信装置4a〜4cはそれぞれ前方経路設定ネットワーク61の入力に接続され、Ｎ個のメモリ装置62a〜63cのそれぞれの入力（アドレス入力）はこの前方経路設定ネットワーク61の出力に接続され、それによって任意の入力チャンネル４は任意のメモリ装置63に導かれることができる。同様にＮ個のメモリ装置62a〜63cの各出力（データポート）は後方経路設定ネットワーク62の入力に接続されている。また各チャンネル受信装置4a〜4dと関連した各結合装置11a〜1 1dはその出力に接続され、それによって任意のメモリ装置63からのデータ７′は任意の結合装置11a〜11dに導かれることができる。この実施例では、前方経路設定ネットワーク61と後方経路設定ネットワーク62 はそれぞれ図５に記載され、上記された経路設定ネットワーク５と同じ一般的構造のいわゆるバタフライネットワークであり、したがって経路設定ネットワーク 61へ供給されるデータの部分72bはネットワーク61を通ってメモリ装置63a〜63c の１つへ後続するデータ72aを導く。前方経路設定ネットワーク61と後方経路設定ネットワーク62のノードを接続する通路は並列ビット路として構成されることが好ましく、それによってヘッダ72および７′は１以上の並列ワードとして送られることができる。これはネットワーク61，62を通る伝播を迅速にする。図７および８を参照すると、所定の入力受信装置4a〜4dにおいて受信された所定のメッセージに対して、目的地メモリ装置63a〜63cおよびメモリ装置内のアドレスは妥当な入力受信装置4a〜4dにおいて設けられたアドレスデコーダ回路64a 〜64dによって決定される。アドレスデコーダ回路64はメッセージヘッダと共にレジスタ71の出力を受信し、このレジスタ71の出力は入力チャンネル３（およびデコーダ回路６４）の識別値を示す数を含み、最小桁（アドレス）部分またはワード72aおよび最大桁（経路設定）部分またはワード72bを含む出力ワードを発生する。それはまた以下説明する理由のために制御部分またはワード72cを発生する。アドレスデコーダ回路64の目的は、複数のメモリ装置63にわたって各受信装置４によりアクセスされるべきアドレスを広げることである。これを行う簡単な方法は図７に概略的に示されるように連続するメモリ装置63a〜63cにわたってヘッダ７の連続した値を分配することである。換言すれば第１の受信装置4aに対してＶＣＩおよびＶＰＩの最低の遭遇値が単一の２進ワード７として第１のメモリ装置63aに分配され、次に高い値が次のメモリ装置63bに分配され、以下同様にして循環的に分配される。これは線形のモジュロＮ関数の使用により達成され、したがって、アドレスデコーダ回路64はこのような機能を実行する論理回路を具備している。再び図７を参照すると、最も桁の大きいワード72bはlog₂Ｎビットの接頭語を含み、それは前方経路設定ネットワーク61に供給される。それに続く、すなわち桁の小さいワード72aは接頭語72bにしたがって選択されたメモリ装置63のアドレス入力に供給され、それによってメモリ装置63により発生された出力ワードを決定する。後方経路設定ネットワーク62を通る結合装置11への出力ワードの通路は前方経路設定ネットワーク61を通る前方への通路の逆であるに過ぎない。事実、この実施例では、後方経路設定ネットワーク62は物理的に前方経路設定ネットワーク61と結合され、それ故前方経路設定ネットワーク61のノード61aのスイッチングは後方経路設定ネットワーク62の対応するノード62aを切り替える。したがって、メモリ装置63により発生された新しいヘッダワードは結合装置11 へ導かれ、それは図９に概略的に示されるようにメッセージが発生されチャンネル受信装置４に対応する。図１０は、この実施例の各メモリ装置63の構成を示す。それはアドレス入力とデータ入力とデータ出力とを備えたランダムアクセスメモリ（ＲＡＭ）65を具備している。前方ネットワーク61からの信号は内部バス66に接続され、この内部バス66にアドレスレジスタ67、データレジスタ68、制御回路69が接続されている。制御ワード72cは制御回路69に供給されてメモリ65を読取りまたは書込みモードに設定する。アドレスワード72aはアドレスレジスタ67に供給される。管理装置９（図４）は前方経路設定ネットワーク61の入力および後方経路設定ネットワーク62の出力に接続されることが好ましく、それによって受信装置４により実行されるのと同様にメモリ装置63をアクセスすることができる。メモリ65 の内容を書替えることが所望されるとき、管理装置９は経路設定ワード72b、アドレスワード72a、および制御ワード72cを供給し、それはこの場合データがメモリ65に対して書替えられるべきであることを特定する。アドレスワード72aおよび制御ワード72cは所望のメモリ65に導かれ、制御ワード72cはメモリ65の書込みモードを選択するのに応答して動作するように制御回路69に供給される（その他の全ての時間には読取りモードが選択される）。管理装置９はまた付加的なデータを供給し、それはデータレジスタ68中に負荷されアドレスワード72aにより特定されたアドレスにおいて保持された現在存在するＶＣＩ、ＶＰＩおよび経路設定データを置換する。したがって、管理装置９から各メモリ装置63に別々の配線を設ける必要はない。動作において、パケットメッセージがチャンネル３で受信されるとき、各チャンネル受信装置4はデータ部分８を分離してそれを各結合装置11に供給する。ヘッダ部分７はアドレスデコーダ回路64によって経路設定ワード（接頭部）72b、アドレスワード（接尾部）72aおよび制御ワード72cに変換する。アドレスワード 72aおよび制御ワード72c（図３ｂ参照）は前方経路設定ネットワーク61を通って経路設定ワード72bに対応するメモリ装置63の選択されたものに導かれる。制御ワード72cは制御回路69に供給され、それはメモリ65を読取りモードに設定し、アドレスワード72aをメモリ65のアドレス入力に供給する。したがってメモリ65 は新しいＶＣＩおよびＶＰＩアドレスを含む新しいヘッダ７′を経路設定接頭部 12と共に供給される（図３ｃ参照）。これらは結合装置11へ供給され、そこでデータ部分８が付加され（図３ｄ参照）、再構成されたメッセージはその後接頭部 12にしたがって自己経路設定ネットワーク５を通って出力送信装置10の１つに導かれる。以上の説明から、場合によって２個の異なる受信装置４は同じメモリ装置63にアクセスしようとしてメモリ装置の競合が生じる可能性があることは明らかである。前方および後方経路設定ネットワーク61，62の構造にしたがって、ネットワークの１つを通る１つのメッセージの通過が別のメッセージの通過を阻止する可能性（エッジ競合）もある。これら２つの可能性に対するために、各受信装置４はバッファを設けられており、それ故、もしも他の受信装置４からの先行するメッセージにより競合が生じた場合にはメモリの別のアクセスが続いて試みられる。この方法により、経路設定回路６を通るメッセージの通路における可変の遅延が生じることとなる。したがって、各結合装置11には同様にバッファを設けられて連続するデータ部分８が列に並ぶことを可能にしている。経路設定ネットワーク61，62を通過する平均または最小時間に対応する遅延がチャンネル受信装置４と結合装置11との間で与えられることができる。その遅延はデジタルでよく、或いは光ファイバのようなアナログ遅延装置でもよい。管理装置９は各メモリ装置63の入力バス66に接続され、上記のように各メモリ装置の選択されたアドレスに対して新しいデータを供給して存在するデータに重ね書きすることができる。したがって、通信ネットワークを通るメッセージによって取られる経路を変化させることが所望されるとき、ＶＣＩおよびＶＰＩ構成データ７′および経路設定データ12は管理装置９によって書替えられることができる。以上の説明から、アドレスデコーダ回路64によって実行されるべきハッシュ関数の特定の１つの選択により、前方および後方経路設定ネットワーク61，62は全く“透明”にされることができ、換言すれば、１つの入力チャンネルに関係する全てのデータは単一の対応するメモリ装置63中に保持されることができることが明らかであろう。この場合に定義によってメモリ装置において競合はなく、（ネットワーク61，62の構造に応じて）いずれの経路設定ネットワークにおいてもエッジ競合の可能性はない。したがって、この状況は各入力チャンネル３に対して別々のメモリ装置を設ける可能性に対応する。しかしながら、この割当てに付随して、任意の入力チャンネル３に対してＶＣＩ／ＶＰＩの組合わせの予想される最大の数と同じ程度の大きさを各メモリ装置が必要とすることが理解されるであろう。本発明は他方において各メモリ装置63 の大きさを各入力チャンネルに対して必要とされる可能性のあるアドレスの平均数の方向に減少させることを可能にしている。それは他の入力チャンネルによって使用するために１つの入力チャンネルによって使用されないメモリスペースを再割当てすることができるからである。第２の実施例上述の実施例において、物理的に分離した後方経路設定ネットワーク62は、新しいヘッダ７′を結合器11に導くために設けられ、そこから再構成されたメッセージが自己経路設定ネットワーク５を通って出力チャンネル２へ導かれる。しかしながら、この実施例において、後方経路設定ネットワーク62および自己経路設定ネットワーク５は、図１１に示されているように、単一の自己経路設定ネットワーク50に結合される。この実施例において図１０の第１の実施例に対応する図１２を参照すると、この実施例において、アドレスワード72aだけでなく、（図３ｆに示されているような）受信されたメッセージのデータ部分８はまた前方ネットワーク61を通ってメモリ装置63へ送信される。前述のように、アドレスワード72aは、メモリ65のアドレス入力に供給される。後続するデータ部分は、メモリ装置65内に設けられたバッファ51においてバッファされ、最初に制御回路69によって出力バス52に向かう途中のメモリ65 のデータ出力12,7′から読取ることが可能になり、その後、バッファ51からのデータ部分８から読取ることが可能になり、それによって、ヘッダとデータとを（図３ｇに示されているように）再結合することができる。各メモリ装置の出力バス52は、自己経路設定ネットワーク50の入力に接続され、それを通して、メモリ 65によって発生された経路設定接頭語12の値によって選択されたチャンネル送信装置10に導かれる。第２の実施例において、２つの自己経路設定ネットワーク62,5を設ける際のハードウェアの冗長は排除される。第２の実施例は、第１の実施例よりも速く動作することが対応して可能であり、その理由は、メッセージが通過する段階が少ないからである。他方、データ部分８は後方自己経路設定ネットワーク61を通って送信されるので、そこにおける競合の可能性は第１の実施例よりも高くなる。第２の実施例は、第１の実施例と比べて付加的な利点を有しており、その理由は、そこにおいて１以上の入力チャンネル３は特にビジィーであり、これによって第１の実施例の自己経路設定ネットワーク５において渋滞が生じるからである。しかしながら、第２の実施例において、１つの入力チャンネルにおける活動は、幾つかのメモリモジュール63の間でスプレッドされ、結果的にメッセージは幾つかの異なる点において経路設定ネットワーク50に入り、従って、活動をスプレッドし、競合の可能性を減少する。この実施例において、アドレスデコーダ回路64によって実行されるハッシュ関数の選択は、経路設定ネットワーク50の渋滞に応答して管理装置９によって同様に制御される。本発明の性能可能なアドレスの最大の数（従って、全てのメモリ装置63におけるエントリーの最大の数）は、Ｎ．２²⁸である。従って、各メモリ装置に必要な最大の寸法は、２²⁸のエントリーである。しかしながら、実際には、可能な数の一部だけが実際に加入者に接続される。この一部分は、時間の経過と共にチャンネルからチャンネルへ変化する。本発明によれば、１０００個の入力チャンネルが設けられており（Ｎ＝１０００）、メモリ装置63の全体の寸法が１００ｍであるとすると（ここにおいてｍ＝２²⁸＝可能なアドレスの最大の数）、各入力チャンネルがそれぞれ０．１ｍのアドレス（すなわち、それぞれ２千６百万のアドレス）を使用するか、または、９００本のリンクがそれぞれ０．０１ｍのアドレス（すなわち、２６０万のアドレス）を使用し、１００本のリンクが０．９１ｍのアドレス（それぞれ約２億４千４百万のアドレス）を使用するように配置されることができる。従って、この例において、全てのチャンネルが同時にビジィーではない場合（これはほとんど起こりそうにないが）、非常に多数の可能なアドレスを使用するために十分な数のメモリが相当数のチャンネルに使用できる。比較によって、個別の検索表が各入力チャンネルに対して設けられた場合、１個の入力チャンネルでも０．９１ｍのアドレスを使用できるようにするために、チャンネル毎のメモリ装置の寸法は０．９１ｍである必要があり、それによって、必要とされるメモリの全体の量は、９１０ｍ（本発明による上述の例において９１倍）である。従って、そのチャンネルの使用の典型的なパターンを与えるとすると、本発明によって、入力チャンネルの数が非常に多い場合でも、比較的迅速にアクセスし、比較的容量が低いメモリを提供するフレキシブルな解決策が提供される。これによって、現時点において光ファイバケーブルによって相互接続されている、容量の高い少数の交換機で構成されている通信ネットワークを提供することができる。本発明の別の利点は、管理装置９は、多数の個々の表に物理的に接続される必要がなく、前方経路設定ネットワーク61を介して各メモリ装置63をアクセスし、そこにおいてデータを修正できることである。メモリ装置65によって管理される必要な到着時間は、（パケットにおけるビットの合計数）／（入来する連続的な送信速度）（所定の入力に到着する確率）によって与えられる。従って、例えば、１秒につき１５５メガビットの直列データ速度で、１．０の確率で、到着と到着との間の時間は２．７ミリ秒である。送信速度がより速いと、この利用時間は減少し、所定の入力におけるパケットの到着の確率が低いと、それは減少する。経路設定ネットワーク61,62およびメモリ装置63のための現在存在する技術は、この程度の到着時間の間にパケットを上手に処理することが可能である。その他の変形および実施例上述の実施例において、管理装置９は、ノード装置内で観察された競合に従ってメモリの割当てを制御するものとして説明されたが、複数の異なる装置の管理装置９はまた、ネットワークの信号呼出し位相の期間中に互いに通信し、それによってネットワーク上の予想されたトラフィックに従って適切なメモリの内容およびハッシュ関数を割当てることを選択的に可能にする。各メモリ装置63の内容の識別値を単に変化させるのと同様に、異なる入力チャンネル３の間に割当てられたアドレスと、関連する受信装置４とのバランスもまた変化されてもよく、これはメモリ63が書替えられている間に装置全体がサービスから外されることが必要である。例えば、ある入力チャンネルにおいて受信されたＶＣＩおよびＶＰＩ活動アドレスの数が増加し、別のチャンネルにおける数が減少した場合、最初に割当てられたメモリ装置63のアドレススペースの共用は対応して増加し、第２に相当するものは対応して減少する。特定のトラフィック状態は、原理的に、特定のメモリ装置63、または前方および後方経路設定ネットワーク61,62の特定のノードにおける重大な競合になり得る。これが生じることがわかった場合（例えば、結合器１１におけるバッファの占有が管理装置９によって監視された場合等）、アドレスデコーダ回路64によって実行された“ハッシュ”関数を変化させることによって（および、結果として、異なるメモリ装置63の間でその内容を対応して再割当てするためにメモリ装置63 を書替えることによって）問題はアドレスされる。従って、競合が特定のメモリ装置63aにおいて発生することがわかった場合、その装置の内容はその他の装置6 3b乃至63dの間で公平に分配され、それによってその装置における競合を減少する。上述の実施例の管理装置９はノード（交換機）の一部分であるが、ネットワークにおける別の点において設けられ、特別なラインを介して、または入力チャンネル３の１つを通じてノードと通信することができる。本発明において有効な可能なハッシュ関数に関するさらに別の情報は、文献に記載されており、（C.Engelmannおよびj.Kellerによる文献“Simulation‐Based Comparison of Hash Functions for Emulated Shared Memory”（PARLE 93,Par allel Architectures and Languages Europe，publishedby Springer Verlag 19 93，pages 1-11，および、１９９３年１２月１−４日に米国テキサス州ダラスにおいて開催された第５回Parallel and Distributed Processingに関するシンポジウムにおけるI.Kellerによる“Fast Rehashing in PRAM emulations”）が参照文献とされる。上述の実施例において、メモリ装置63の数は入力および出力チャンネル2,3,の数に等しいが、これは絶対という訳ではなく、また、全ての入力チャンネルが全てのメモリ装置に接続されているという訳ではない。すなわち、本発明の利点の幾つかは、これらの制限なしに達成されることができる。保護は、単一に、または結合して、上述の任意の全ての新しく有効な事象に求められる。上述の実施例に対する種々の修正および変更が、本発明の性質を変更せずに行われることは明らかである。従って、本発明は、上述の特定の詳細に制限されないが、全ての明白な変形および修正を含む。

Claims

【特許請求の範囲】１．複数の入力チャンネルと、複数の出力チャンネルとの間のメッセージの経路設定のための通信経路設定装置において、経路設定データに依存して第１の入力チャンネルから第１の出力チャンネルへ受信したメッセージを選択的に導く経路設定手段と、対応するアドレスにおいて記憶された記憶経路設定データをそれぞれ有し、アドレスに対応するアドレス信号を受信するアドレスポートと、前記アドレス信号に対応するアドレスに記憶された記憶経路設定データを出力するデータポートとをそれぞれ具備し、並列に別々にアクセス可能な複数のメモリ装置と、前記複数のメモリ装置のアドレスポートおよび前記入力チャンネルに接続されたアクセス回路とを具備し、前記アクセス回路は前記受信されたメッセージの内容に応じて前記複数のメモリ装置の選択されたメモリ装置を選択し、前記メッセージの内容に応じてアドレス信号を発生し、前記選択されたメモリ装置のアドレスポートに前記アドレス信号を供給するように動作可能であることを特徴とする通信経路設定装置。２．前記各メモリ装置はさらにデータ入力ポートを備え、さらに前記複数のメモリ装置のアドレスポートおよびデータ入力ポートに接続されて前記メモリ装置に記憶された経路設定データを変更する変更手段を具備している請求項１記載の通信経路設定装置。３．前記変更手段は前記アクセス回路に接続され、このアクセス回路を介してそれは前記メモリ装置のアドレスポートに接続されている請求項２記載の通信経路設定装置。４．受信されたメッセージはヘッダ部分とデータ部分とから構成され、アクセス回路はヘッダ部分に応答して前記メモリ装置を選択して前記アドレス信号を発生する請求項１乃至３のいずれか１項記載の通信経路設定装置。５．前記データポートは前記経路設定手段に接続され、前記記憶された経路設定データを前記経路設定手段に供給し、前記記憶された経路設定データは前記第１の出力チャンネルを特定する請求項１乃至４のいずれか１項記載の通信経路設定装置。６．前記記憶された経路設定データは、置換ヘッダデータを含み、さらに前記メモリ装置のデータポートに接続されて前記受信されたメッセージのデータ部分と置換ヘッダデータとを結合する結合手段を具備している請求項４記載の通信経路設定装置。７．前記アクセス回路は、前記選択されたメモリ装置に少なくとも前記ヘッダ部分を導くために前記入力チャンネルと前記アドレス入力ポートとの間に接続された内方向経路設定ネットワークを具備している請求項６記載の通信経路設定装置。８．前記内方向経路設定ネットワークはまた、前記データ部分を導き、前記結合手段は、複数の結合回路を具備し、そのそれぞれは前記メモリ装置と関連している請求項７記載の通信経路設定装置。９．前記アクセス回路はさらに、外方向経路設定ネットワークを具備し、前記結合手段は、複数の結合回路を具備し、前記外方向経路設定ネットワークは前記データポートを前記結合回路と接続する請求項７記載の通信経路設定装置。１０．前記内方向経路設定ネットワークは、複数の内方通路を具備し、前記外方向経路設定ネットワークは、複数の外方通路を具備しており、さらに、複数の前記内方通路を選択的に相互接続するための複数の経路設定ノードを具備しており、前記ノードはまた、前記外方通路を選択的に相互接続する請求項９記載の通信経路設定装置。１１．前記内方向経路設定ネットワークは、複数の内方通路を具備し、前記外方向経路設定ネットワークは、複数の外方通路を具備し、前記アクセス回路はさらに、複数の前記内方通路を選択的に相互接続するための複数の内方向経路設定ノードと、複数の前記外方通路を選択的に相互接続するための複数の外方向経路設定ノードと、前記内方ノードおよび前記外方ノードを前記ヘッダ部分に応じて共同して制御するための制御回路とを具備している請求項９記載の通信経路設定装置。１２．前記経路設定手段は、前記結合手段と前記出力チャンネルとの間に接続されている請求項６記載の通信経路設定装置。１３．前記アクセス回路は、前記入力チャンネルと前記アドレス入力ポートとの間に接続されて制御データに従って前記選択されたメモリ装置に前記アドレス信号を導く内方向経路設定ネットワークと、前記メッセージの前記内容に依存して前記制御データを発生する制御回路とを具備している請求項１記載の通信経路設定装置。１４．前記アクセス回路は、前記制御データを接頭語として前記アドレス信号の前につける手段を具備し、前記内方向経路設定ネットワークは、前記接頭語に応答して前記アドレス信号を導く請求項１３記載の通信経路設定回路。１５．前記制御回路はまた、前記アドレス信号を発生する請求項１３記載の通信経路設定回路。１６．前記受信されたメッセージは、経路設定部分を具備し、前記制御装置は、前記経路設定部分に関数を適用して前記制御データを発生する請求項１３記載の通信経路設定装置。１７．前記関数は、前記各入力チャンネルから受信されたメッセージに対して、時間の経過と共に前記アクセス回路が全ての前記メモリ装置を連続してアクセスする請求項１６記載の通信経路設定装置。１８．前記関数は、線形モジューロＮ関数（Ｎは整数）である請求項１３記載の通信経路設定装置。１９．前記経路設定部分は、アドレスシーケンスに位置しているアドレスを具備し、関数は、前記メモリ装置の間で連続的に前記シーケンスの連続的なアドレスを分配する請求項１３記載の通信経路設定装置。２０．さらに、前記関数を変化させる手段を具備している請求項１３記載の通信経路設定装置。２１．さらに、前記入力チャンネルおよび前記アクセス回路に結合された複数のチャンネル受信機を具備している請求項１記載の通信経路設定装置。２２．前記チャンネル受信機は、ＡＴＭ受信機であり、前記メッセージは、ＡＴＭセルである請求項２１記載の通信経路設定装置。２３．前記チャンネル受信機は、光受信装置である請求項２１または２２記載の通信経路設定装置。２４．複数の入力チャンネルの１つと複数の出力チャンネルの１つとの間で受信されたメッセージを選択的に導く経路設定回路と、経路設定データを記憶し、それらの内容に依存して前記メッセージを導く複数のメモリ装置とを具備している通信経路設定装置を動作する方法において、前記入力チャンネルの１つにおいて受信メッセージを受信し、前記受信されたメッセージの内容に依存して前記メモリ装置の１つを選択的にアクセスし、前記メモリ装置の前記１つから経路設定データを読取り、前記受信されたメッセージを前記経路設定手段を通して導き、前記受信されたメッセージを前記出力チャンネルの１つに放出するステップを具備している方法。２５．さらに、前記経路設定データに従って前記経路設定装置を制御するステップを具備している請求項２４記載の方法。２６．さらに、前記受信されたメッセージを前記経路設定データに従って修正し、前記受信されたメッセージの連続した経路設定を修正するステップを有している請求項２４記載の方法。２７．複数の入力チャンネルと複数の出力チャンネルとの間でメッセージを導く通信経路設定装置において、受信されたメッセージを第１の入力チャンネルから第１の出力チャンネルへ経路設定データに依存して選択的に導く経路設定手段と、それぞれが対応するアドレスにおいて記憶された記憶経路設定データを含み、それぞれアドレスに対応するアドレス信号を受信するアドレスポートと、前記アドレス信号に対応するアドレスにおいて記憶された記憶経路設定データを出力するデータポートとを具備し、並列して個々にアクセスできる複数のメモリ装置と、前記複数のメモリ装置のアドレス入力ポートと、前記第１の入力チャンネルとに接続され、前記受信されたメッセージの内容に応答して、前記複数のメモリ装置の選択されたメモリ装置を選択し、前記メッセージの前記内容に依存してアドレス信号を発生し、前記選択されたメモリ装置のアドレスポートに前記アドレス信号を供給するように動作するアクセス回路とを具備し、前記アクセス回路は前記入力チャンネルと前記アドレス入力ポートとの間に接続され、制御データに従って前記アドレス信号を前記選択されたメモリ装置に導く内方向経路設定ネットワークと、前記メッセージの前記内容に依存して前記制御データを発生するアドレス分配回路とを具備している通信経路設定装置。２８．前記アクセス回路は、前記制御データを接頭語として前記アドレス信号の前につける手段を具備し、前記内方向経路設定ネットワークは、前記接頭語に応答して前記アドレス信号を導く請求項２７記載の通信回路。２９．前記アドレス分配回路はまた、前記アドレス信号を発生する請求項２７記載の通信経路設定装置。３０．前記受信されたメッセージは、経路設定部分を具備し、前記アドレス分配回路は、前記経路設定部分に関数を適用して前記制御データを発生する請求項２７記載の通信経路設定装置。３１．前記関数は、前記各入力チャンネルから受信されたメッセージに対して、時間の経過と共に前記アクセス回路が全ての前記メモリ装置を連続してアクセスする請求項１６記載の通信経路設定装置。３２．前記関数は、線形モジューロＮ関数（Ｎは整数）である請求項３０記載の通信経路設定装置。３３．前記経路設定部分は、アドレスシーケンスに位置しているアドレスを具備し、関数は、前記メモリ装置の間で連続的に前記シーケンスの連続的なアドレスを分配する請求項３０記載の通信経路設定装置。３４．さらに、前記関数を変化させる手段を具備している請求項１６記載の通信経路設定装置。