JP3705851B2 - 光学式パケット切換システム - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は光通信に関する。
【０００２】
詳細には、本発明は光信号切換装置に関する。
【０００３】
情報を運ぶための光信号の使用は非常に興味のある期待を与えるものである。
【０００４】
【従来の技術】
特に、光ファイバの帯域幅、減衰および電極干渉特性に対する不感性は非常に高いビット速度の伝送系の実現を可能にするものであり非常に高い伝送品質をもたらすものである。更に、半導体またはドーピングした光ファイバ増幅器及び波長変換器のような光学的要素の最近の発展は複数のユーザー間の光ファイバの帯域幅（約１０¹²Ｈｚ）の効果的な分割により光学技術の役割を点から点への伝送から高ビット速度の遠隔通信回路網への拡張を可能にしている。
【０００５】
光ファイバ遠隔通信回路網はその回路網のノードに“スイッチ”、すなわち複数の入力の内の一つに入る入力光信号を使用可能な複数の出力チャンネルの内の選ばれた一つに向けるための手段、を含む種々の信号処理手段を必要とする。
【０００６】
光信号スイッチは将来の光遠隔通信回路網の一つの重要な要素である。
【０００７】
すべての国際的な運輸業者および装置の製造者は現在光通信を非常に積極的に研究している。
【０００８】
光信号の高速スイッチングについて多くの提案がすでになされている。
【０００９】
特に光回路網において送信者と受信者の間で光−電気変換を用いずに光の形での情報の経路指定を可能にする多くの形式のスイッチがすでに提案されている。
【００１０】
更に詳細には、本発明はパケットとして組織化された光信号を伝送するように設計された回路網の分野に関する。
【００１１】
切換えられるべきこれらパケットは通常夫々がヘッダすなわち経路指定アドレスとペイロードとを含んでいる。ヘッダは宛先のアドレスサービスおよび管理情報のようなパケットの経路に関する情報、と誤修正コードとを含んでいる。
【００１２】
真の光メモリがない場合には透明光スイッチ、すなわち光−電気変換を行わないスイッチ、に二つの問題が生じる。
【００１３】
まず、情報は記憶されず、単に光ファイバ遅延線で遅延されるだけである。複数のパケットが同時に同一の出力をアクセスするとき生じるアドレスコンフリクトはこれら遅延線を用いて解決しなければならない。
【００１４】
第二に、メモリがないことはペイロードビットの再生がないということである。ペイロードはそれ故能動素子を通るとき信号対雑音比が連続的に劣化し、スイッチの実効透明度の事実上の制限となる。
【００１５】
光スイッチについては多くの文献がある。
【００１６】
Ｊ．Ｂ．ヤコブ、Ｊ．Ｍ．ガブリアゲスの文献“ＡＴＭアプリケーション用の非常に高ビット速度の光スイッチ”、コミュニケーション・アンド・トランスミッションNo. ２，５（１９９４）は例えばＡＴＭ（非同期転送モード）パケット光スイッチを示している。このスイッチの設計は波長変換による出力の選択を行った後に出力アドレスコンフリクトの問題を解決する。それらの宛先に対応する一つの波長でコード化した後、コンフリクトするパケットが光ゲートから構成されるバニアン型回路網を介してＱ本の光ファイバ遅延線をアクセスする。この回路網は１個の入力とＱ個の出力を有するＮ個のカプラと、Ｎ・Ｑ個の光ポートと、Ｎ個の入力と１個の出力を有するＱ個のカプラと、を含んでいる。各遅延線は一時に数波長を受け持つことが出来る。これら遅延線の出力は星型カプラの入力に接続する。このカプラの出力は専用の光フイルタを介してそのスイッチの夫々の出力に送られる。遅延線へのアクセスを与えるこの回路網内の信号劣化のために時間遅延の最大値は光パケットの期間すなわち“パケット時間”の１６倍である。この値はＡＴＭモードでの電子的スイッチング用の目安に合致するに充分な低いパケット損失率を与えない。更に、信号の劣化は同一のパケットが数個のスイッチを次々に通ることを不可能にし、透明な光パケット回路網の設計を不可能にする。
【００１７】
Ｓ．クロヤナギの文献“ホトニック・ＡＴＭ・スイッチング・ネットワーク”、ホトニックスイッチングについてのトピカルミーティング参照番号１４Ｂ２，神戸，日本，１２−１４，１９９０年４月，はホトニックスイッチングマトリクスを示しており、このマトリクスはａ）マトリクスのｎ個の入力の夫々にあって、セルヘッダに含まれる仮想チャンネルまたは仮想回路グループラベルを読取ることによりその入力に入るセルを識別しそして各セルの波長をそのマトリクスの出力に対応する波長に変換するための入力インターフェースモジュール、ｂ）夫々ディフューザとフイルタを含み、セルをそれらの波長に従ってマトリクスの出力に分配するためのセルセレクタ、およびｃ）各出力について、同一の出力にアドレスされそしてその出力へのアクセスについてコンフリクトするセルを記憶するための光バッファ部材、を含んでいる。詳細には、これらバッファメモリの夫々はｎ個の光メモリを含み、これらメモリは１個のセルに等しい容量を有しそして１本の光遅延線とスペクトル分割切換えの原理を用いるｎ×ｍスイッチを含んでいる。このｎ×ｍスイッチは各セルの波長をセル毎に変換する波長変換器と、合成器と、ディフューザと各セルをこれら光メモリの内の１個に方向づけるように調整されたフイルタを含む。直列に接続されるこれら光メモリは一つのセルの期間の０倍からｍ倍の間の時間遅延を可能にする。
【００１８】
文献ＦＲ−Ａ−２６７２１７２は光ファイバに非同期的に時分割多重化された固定長のセルの形でデータを切換えるためにｎ個の入力端子とｎ個の出力端子を有するホトニックスイッチングマトリクスの原理にもとづく他の例を示しており、これは − このマトリクスの一つの入力に与えられる各セルに一つの波長を割当てるためにこのマトリクスの夫々の入力に設けられた複数の波長変換器、
− 各セルを、ｋを整数そしてＴを一つのセルの期間として０とｋ・Ｔの間で選ぶことの出来る時間だけ記憶するためにこのマトリクスの出力のすべてに共通の１個の光バッファメモリ、
− このマトリクスの各出力についてのフイルタを含み、一つの与えられた波長を有するセルのみを一つの与えられた出力に通りうるようにするスペーススイッチングステージ、
− 各セルについてそれがアドレスされるこのマトリクスの出力を指示する方向づけ情報にもとづき上記変換器とバッファメモリを制御すると共に各出力について待ち行列を構成して同一の出力に切換えられるべき２個のセル間のコンフリクトを回避するようにバッファメモリ内の各セルの記憶時間を選択するための制御手段、
を含み、このバッファメモリが
− ０からｋ・Ｔの時間遅延を与えると共に上記スペーススイッチングステージの入力に接続する出力を有するｋ＋１本の遅延線、
− 夫々がｎ個の入力と１本の遅延線の入力に接続する１つの出力を有するｋ＋１個のコンバイナ、
− 夫々がバッファメモリの一つの入力を構成する一つの入力とｋ＋１個の出力を有するｎ個のディフューザ、
− 夫々ｎ個のディフューザの１個の一つの出力を上記コンバイナの内の１個の一つの入力に接続しそして各ディフューザが一つの任意の与えられた時点で一つのコンバイナにのみ接続されるように上記制御手段により制御される（ｋ＋１）・ｎ個の光ゲート、
を含むごとくなっている。
【００１９】
文献ＵＳ−Ａ−５００５１６７および文献テクニカルダイジェスト、オプティカルファイバコミュニケーションコンファレンス，２−７，１９９２年２月，ｖｏｌ．５，ページ５８，サンホセ，米国，ＸＰ３４１５９２のＡ．キスネロス“ラージ・スケール・ＡＴＭスイッチング・アンド・オプチカル・テクノロジ”は夫々の入力に関連する一つの与えられた波長についての一群のセンダ／コーダと、星形カプラと、出力において一つの特定の波長に同調可能な一群のレシーバ／デコーダを含む光スイッチを示している。アドレスコンフリクトは使用可能な出力に従って再経路指定を行うことにより管理される。Ｍ．カルサバラ他の文献“オプチカル−ファイバーループ・メモリ・フォー・マルチウェーブレングス・パケット・バッファリング・イン・ＡＴＭ・スイッチング・アプリケーションズ”，ＯＦＣ９３，サンホセ，米国、１９９３は循環メモリを示している。このメモリは“パケット時間”に等しい時間遅延に対応する光ファイバループを含んでいる。このループ内の各回路は２×２パッシブカプラと半導体光増幅器を通じて光パケットを“パケット時間”だけ遅延させる。このループ内の信号の劣化は回路の数を１２個に制限するが、約５０個の場合には損失率は１０^-9となる。
【００２０】
同じ形式のメモリがＷ．ピーパーの文献“インベスチゲーション・オブ・クロストーク・インターフェアレンス・イン・ア・ファイバ・ループ・オプチカル・バッファ”，エレクトロニクス・レターズ２８，４３５（１９９４）に、光増幅器の動作条件が異るものとして最近提案された。実験的に明らかとされたパケットの回路の数は２３個まで増加されており、この数が４０まで増加可能と主張されている。ここでも、信号の劣化は、５０“パケット時間”の程度の待ち時間の達成は困難であり、いずれにしてもそのような循環ループの、それ故、それらが支持するスイッチのカスケードの可能性の問題が生じる。
【００２１】
Ａ．Ｅ．エクベルク他の文献“エフェクツ・オブ・アウトプット・バッファ・シェアリング・オン・バッファ・リクワイアメンツ・イン・アン・ＡＴＤＭ・パケット・スイッチ”，ＩＮＦＯＣＯＭ ´８８，４５９、１９８８は出力ゲート間で共通のメモリを共用することにもとづくＡＴＤＭ（非同期時分割多重化）に合致する光パケットスイッチングシステムにおいて一つの与えられた任意の時点で占有される出力ゲートの数の分布を評価するための数字的解析を提案している。
【００２２】
文献ＥＰ−Ａ−０３３５５６２およびＥＰ−Ａ−０５７４８６４はネットワークを介して同一の経路を通るべき光パケットを累積する手段、結果的なアグレゲート（aggregate ）をコンパクト化する手段および、各出力にあってこれらアグリゲートを拡張し種々のパケットを分離する手段を含むスイッチを開示している。
【００２３】
文献ＵＳ−Ａ−４９１２７０６は他のスイッチであって、宛先によりグループ化されたパケットが、各入力が任意の選択された出力に結合しうるように、カプラーからなる入力／出力マトリクスに加えられる。
【００２４】
文献ＥＰ−Ａ−０２８２０７１およびＥＰ−Ａ−０３３４０５４は電子的制御モジュールにより制御される光スイッチマトリクスを示している。
【００２５】
文献ＥＰ−Ａ−０２２３２５８は入力光マルチプレクサとそれに続く第１波長スイッチング段およびスペーススイッチング段を含むスイッチを示しており、このスペーススイッチング段の出力は出力光マルチプレクサに接続する。この波長スイッチング段とスペーススイッチング段は中央プロセサにより制御される。このシステムは更に複数の基準波長を発生するようになった出力マルチプレクサを含む発生器を備えている。
【００２６】
【発明が解決しようとする課題】
本発明の目的は周知の光パケットスイッチを改良することである。
【００２７】
本発明の主目的はペイロードからみた能動要素の数が最少となるように遅延線によりアドレスコンフリクトを解決することの出来る光パケットスイッチを提供することである。
【００２８】
本発明の他の目的は非同期転送モード（ＡＴＭ）パケットネットワークについて定義される目安、すなわち０．８より小さい入力ポート当りのパケットの平均存在確率について１０^-9より小さいパケット損失率であって、種々の入力ポートへのパケットの連続した到達が互いにそして時間的に相関しないこと、に合致する光パケットスイッチを提供することである。
【００２９】
【課題を解決するための手段】
これら目的は本発明によれば、夫々がその経路とペイロードに関する情報を含むヘッダを含む複数のパケットへと組織化された光信号用のＮ（Ｎは整数）個の入力とＰ（Ｐは整数）個の出力を有する光スイッチであって、
− 各光パケットのヘッダを読取りそして対応する経路を識別するための手段、
− 任意の入力に入る各パケットを、そのパケットのヘッダにより決定される経路に対応する出力へと方向づけるためのスイッチング及び結合手段、
− 複数のパケットが同時に同一の出力へのアクセスを要求するときに生じる経路指定コンフリクトを管理するために光信号が選択的に通るようになった遅延線、
を含み、
− 一つの入力に入る各光パケットを選ばれた一本の遅延線に向け、経路指定のコンフリクトを避けるために上記パケットの時間再組織を可能にする時間遅延を各パケットに指定するようになった時間第１ステージであってＸ群の平均ｒ（ｒは整数）／Ｘ（Ｘは整数）個の遅延線からなるＮグループとＸ群の平均ｒ／Ｘ個の遅延線の内の選ばれた一つに受信した夫々の光パケットを方向づけるようになったＮ個の経路モジュールとを含む時間第１ステージ、
− 上記時間第１ステージの遅延線の出力側に結合し、光パケットを各パケットのヘッダにより決定される経路に対応する出力に選択的に方向づけるようになったスペース切換第２ステージ、
− 出力第３ステージ、
を特徴として含む光スイッチにより構成される。
【００３０】
上記第３ステージは完全に受動型である。あるいは第３ステージは、必要であれば第２ステージ後に一つの共通の出力をアクセスするパケットの時間順位を限定するように適用することが出来る。
【００３１】
【発明の実施の形態】
（図１）
図１に示すスイッチの一般的な構造をまず説明する。
【００３２】
図１に示す、本発明による光パケットスイッチＣはＮ（Ｎは整数）個の入力端子Ｅ１，Ｅ２，…Ｅ_i ，…Ｅ_n とＰ（Ｐは整数）個の出力端子Ｓ１，Ｓ２，…Ｓ_i ，Ｓ_p を含む。前述のように、ＰはＮに等しくてもよいが、そうでなくてはならないものではない。ＰはＮと異るもの、特にＰ＞Ｎであってもよい。スイッチＣはクロス（Clos）ネットワークとされる。このネットワークは三つのステージ１０，２０，３０と擬似ランダムアクセスメモリを含む。
【００３３】
すなわち、時間スイッチング第１ステージ１０はＮ個の経路指定モジュール１２₁ −１２_n と夫々ｒ（ｒは整数）本の遅延線１４からなるＮ個のグループを含む。各遅延線１４は好適には光ファイバである。夫々ｒ本の遅延線１４からなるＮ個のグループにはＮ個の経路指定モジュール１２が夫々関連する。Ｎ個のモジュール１２₁ −１２_n の入力端子は入力端子Ｅ１−Ｅ_n に夫々接続し、そして入力端子Ｅ１−Ｅ_n に入る光パケットをモジュール１２₁ −１２_n の夫々の出力でアクセス可能なｒ本の遅延線１４から選ばれた１本に方向づけるようになっている。
【００３４】
図２に関連して明らかになるものがあるが、第１ステージ１０はまた、いくつかの実施例ではスペーススイッチングステージであってもよい。
【００３５】
図１は第１モジュール１２₁ に関連する光遅延線１４₁ ・１，１４₁ ・２，…１４₁ ・ｊ，…，１４₁ ・ｒを示す。
【００３６】
同様に遅延線１４_n ・１，１４_n ・２，…，１４_n ・ｊ，…，１４_n ・ｒは最後のモジュール１２_n に関連する。
【００３７】
スイッチＣは更に、各光パケットのヘッダを読取りそして対応する経路を識別する手段を含む。制御ユニット４０により適用されて解釈されるこの識別は、入力端子Ｅ１−Ｅ_n の一つに入る各光パケットが、それらパケットが時間的に再組織されて経路コンフリクトを回避出来るように各パケットに時間遅延を割当てるごとくに一本の選ばれた遅延線１４に向けられるように経路指定手段１２を制御するために用いられる。
【００３８】
すなわち、各手段１２は好適には波長変換モジュール１００と波長感応受動経路指定手段１１０を含む。
【００３９】
このように本発明の好適な実施の形態では第１ステージ１０はＮ個の経路モジュール１２の夫々に一体化されるＮ個の波長変換モジュール１００と、各モジュール１００に夫々関連する夫々ｒ本の遅延線１４からなるＮ個のグループとを含み、各波長変換モジュール１００はＮ個の入力端子Ｅ１−Ｅ_n の内の１個に入る光パケットの波長を、ｒ個の使用可能な波長から選ばれた一つの波長に置き換えるようになっている。各モジュール１２は各変換モジュール１００の出力に夫々波長感応受動経路指定手段１１０を含み、そのモジュールからの各パケットをその置換波長により、ｒ本の関連する遅延線１４の内の１本に方向づける。
【００４０】
更に本発明によれば、Ｎ個のグループの夫々において、ｒ本の遅延線１４は好適には線毎に異る光学時間遅延を与えるものである。
【００４１】
各モジュールに一体化される波長変換モジュール１００と波長感応受動経路指定手段１１０の好適な実施の形態を図６について説明する。
【００４２】
第２ステージ２０は第１ステージ１０の遅延線１４の出力に接続し、そして光パケットを、その夫々のヘッダにより決定される経路に対応する出力端子Ｓ１−Ｓ_p に選択的に方向づけるようにする。第２ステージ２０と第３ステージ３０は夫々Ｐ本の光ファイバ２４からなるｒ個のグループにより接続される。それ故第２ステージ２０は好適にはｒ個の経路モジュール２２₁ ，２２₂ ，…，２２_i ，…，２２_r に関連する夫々ｐ本の光遅延線２４からなるｒ個のグループを含む。
【００４３】
夫々の経路モジュール２２の入力端子は夫々出力端子Ｓ₁ −Ｓ_p の１本に接続するＰ本の光遅延線２４の１本の入力端子に接続するＮ本のファイバ１４の出力端子に接続する。
【００４４】
図１は第１経路モジュール２２₁ に関連する２４本の光ファイバ２４₁ ・１，２４₁ ・２，…２４₁ ・ｉ，…，２４₁ ・Ｐを示す。またこれは最後の経路モジュール２２_r に関連する光ファイバ２４_r ・１，２４_r ・２，…２４_r ・ｉ，…，２４_r ・Ｐを示す。
【００４５】
詳細には、本発明の好適な実施の形態では第２ステージ２０はそれ故ｒ個の波長変換モジュール２００と、夫々Ｐ本の光ファイバ２４からなるｒ個の遅延線グループと、ｒ個の波長感応受動経路指定手段２００とを含み、夫々の波長変換モジュール２００の入力はマルチプレクサ２２０を介してＮ個の入力の夫々からのＮ本の遅延線１４の出力に接続して１本の遅延線１４からの一つの光パケットの波長をＰ個の使用可能な波長の内の選ばれた一つに置き換えるようになっており、各グループ内のＰ本の光ファイバ２４はその入力側で第２ステージの夫々の変換モジュール２００にそして出力側でスイッチのＰ個の出力の１個に接続しており、ｒ個の波長感応受動経路指定手段２１０は第２ステージの各変換モジュール２００の出力に接続してそのモジュールからの各パケットをその置換された波長に従ってＰ本の関連する光ファイバ２４の１本に向けるようになっている。
【００４６】
第３ステージの機能は光ファイバ２４を、必要であれば第２ステージ２０後に同一出力端子Ｓにアクセスするｍ個のパケットの時間順位を決定するために出力端子Ｓに接続することである。ここにおいてｍは、このスイッチが経路コンフリクトを解決しなければならないパケット時間で入力または出力当りの平均瞬間深さを表わす。これらｍ個のパケットは異る入力Ｅから入りうる。その場合にはこれらパケットは必然的に異る発呼者に属するものであり、それらの順序は重要でない。これらパケットが同一入力から入るとすれば、それらの入る順序は変更ではなく、保存されねばならない。
【００４７】
従って、Ｎ・ｍのすべての順序をつけるために不可避である第３ステージ３０のマトリクスはこの場合省略されうる。その理由はパケットの第３ステージ３０の到着順位はスイッチ出力で保持されるからである。
【００４８】
従って、本発明によれば、第３ステージ３０は好適にはＰ個の受動マルチプレクサまたはカプラ３２₁ ，３２₂ ，…３２_i ，…３２_p の形をとる。各カプラまたはマルチプレクサ３２はｒ個の入力と１個の出力を有する。各カプラまたはマルチプレクサ３２のｒ個の入力は第２ステージのｒ個の経路モジュール２２からの光ファイバ２４の出力に夫々接続する。
（図２）
図２に示す実施の形態を次に説明する。
【００４９】
この実施の形態は特に大型スイッチ用である。これは所要の波長の数を小さくしそして特にこれに関しての第１および第２ステージ間によりよいバランスをもたらすものである。
【００５０】
図２はクロスネットワークとして組織されたＮ個の入力Ｅ１，Ｅ２，…Ｅ_k ，…Ｅ_n とＰ個の出力Ｓ１，Ｓ２，…Ｓ_i ，…Ｓ_p を有し、そして３つのステージ１０，２０，３０および１個の擬ランダムアクセスメモリを有する光パケットスイッチＣを示す。
【００５１】
ここでもＰはＮと等しくてもよいが、そうでなくてもよい。
【００５２】
図２において、第１ステージ１０はＮ個の経路モジュール１２を含む時間スイッチングステージである。これらＮ個のモジュール１２はクロスネットワークのアーキテクチュアに従うために、夫々、Ｘ（Ｘは整数）個のモジュール１２を含むＮ／Ｘ個のブロック１３へと組織化される。各モジュール１２は第２ステージ２０のｒ個のブロックをアクセスするためにｒ個の波長を有する。第１ステージ１０も夫々ｒ本の遅延線１４からなるＮ個の遅延線グループを含む。Ｎ個の遅延線１４のグループはＮ個の経路モジュール１２と夫々関連する。これらＮ個のグループ内のｒ本の遅延線１４は第１ステージ１０におけるＸ個の出力群の内の１つの選択および各群内で平均ｒ／Ｘ本の遅延線１４の内の１本の選択を可能にするために、ｒ／Ｘが整数でない場合には夫々平均でｒ／Ｘ本の遅延線１４からなるＸ個の群に分割される。Ｎ個の経路モジュール１２₁ −１２_n の入力は入力Ｅ１−Ｅ_n に夫々接続しそして入力Ｅ１−Ｅ_n に入る光パケットを各モジュール１２の出力において使用可能なｒ本の遅延線１４の内の選ばれた１本に方向づけるようにする。
【００５３】
Ｘ＝２の場合を示す図２において、第１モジュール１２₁ に関連する遅延線１４₁ ・１−１４₁ ・ｉは第１群に属し、同じ第１モジュール１２₁ に関連する遅延線１４₁ ・ｊ＝１４₁ ・ｒは第２群に属する。
【００５４】
同様に、モジュール１２_k に関連する遅延線１４_k ・１−１４_k ・ｉは第１群に、そのモジュール１２_k に関連する線１４_k ・ｊ−１４_k ・ｒは第２群に属する。
【００５５】
図２のスイッチＣは各光パケットのヘッダを読取り、図１について述べたように制御手段４０により適用され解釈される対応する経路を識別する手段を含んでいる。
【００５６】
また各経路モジュール１２は好適には波長変換モジュール１００と波長感応受動経路指定手段１１０を含む。
【００５７】
このように、図２において、第１ステージ１０はＮ個の経路モジュール１２の夫々に一体化されるＮ個の波長変換モジュール１００と、夫々が夫々の変換モジュール１００に関連しそして夫々平均ｒ／Ｘ本の遅延線１４からなるＸ群へと分割される夫々ｒ本の遅延線１４からなるＮ個の遅延線グループを含み、夫々の波長変換モジュール１００がＮ個の入力Ｅ１−Ｅｎの一つに入る一つの光パケットの波長をｒ個の使用可能な波長の内の選ばれた一つに変換する。そして各モジュール１２は各変換モジュール１００の入力に波長感応受動経路指定手段１１０を有し、そのモジュールからの各パケットをその変換された波長に従ってｒ本の関連する遅延線１４の内の一本に向けるようにしている。
【００５８】
第２ステージ２０はスペーススイッチングステージである。これは夫々がＹ＝Ｎ／ｒ個の変換モジュール２２からなるｒ個のブロック２３へと分割されるＮ個の変換モジュール２２を含む。ここでｒは２・ｍ・Ｘ−１以上であり、ｍは使用される時間窓に関連するパラメータである。各モジュール２２は出力選択のためにＰ／Ｘ個の波長を有しその入力はｒ本の遅延線１４に接続する。
【００５９】
第２ステージ２０は第１ステージ１０からの遅延線１４の出力に接続し光パケットを各パケットのヘッダによりきまる経路に対応する出力Ｓ１−Ｓｐに向けるように作用する。
【００６０】
各入力Ｅはどのブロック２３に対しても１個のポートを有する。
【００６１】
ＸはＹと同じでよいがそうでなくともよい。
【００６２】
第２ステージ２０と第３ステージ３０は夫々Ｐ／Ｘ本の光ファイバ２４からなるＮ個の光ファイバグループにより接続される。かくして、第２ステージ２０は好適にはＮ個の経路モジュール２２₁ ，２２₂ ，…，２２_i ，…，２２_n に関連する、夫々Ｐ／Ｘ本の光ファイバ２４からなるＮ個の光ファイバグループを含む。
【００６３】
各経路モジュール２２の入力端子はｒ個のモジュール１２からのｒ本の遅延線１４の出力端子に接続する。各経路モジュール２２は夫々が出力端子Ｓに接続するＰ／Ｘ本の光ファイバ２４の内の一本の出力端子に接続するＰ／Ｘ個の出力端子を有する。
【００６４】
図２は第１経路モジュール２２₁ に関連する光ファイバ２４₁ ・１，２４₁ ・２，…，２４₁ ，ｉ，…，２４₁ ・Ｐ／Ｘおよび最後の経路モジュール２２_n に関連する光ファイバ２４_n ・（Ｘ−１）（Ｐ／Ｘ）＋１，２４_n ・ｊ，…，２４_n ・ｐを示す。
【００６５】
詳細には、第２ステージ２０において、Ｎ個のモジュール２２は第１ステージ１０からのＸ群の遅延線１４に関連するＸ群に分割され、そして各群においてＮ／Ｘ個のモジュール２２が光ファイバ２４によりＰ／Ｘ個の出力端子Ｓに夫々接続する。
【００６６】
第２ステージ２０のＮ／Ｘ個のモジュール２２の群はブロック２３の整数に必ずしも対応しなくてもよい。
【００６７】
Ｎ／Ｘ個の第１モジュール２２は第１形式の出力端子に割当てられ、次のＮ／Ｘ個のモジュール２２は第２形式の出力端子に割当てられ、以下同様にしてＸ個の形式の出力端子に割当てられる。このように、各入力端子Ｅはすべての形式の出力端子Ｓに関連するモジュール２２に対するポートを有する。
【００６８】
例えば、Ｘ＝Ｙ＝２とすると、第２ステージ２０の経路モジュール２２の前半を出力端子Ｓの前半（あるいは偶数番号の出力端子Ｓ）に接続し、後半のモジュール２２を後半の出力端子Ｓ（または奇数番号の出力端子Ｓ）に接続することが出来る。この構成は大型スイッチに適用しうるものであるが、必要な波長の数を減少させるものである。
【００６９】
更に詳細に述べると、図２に示す本発明の好適な実施の形態において、第２ステージ２０は、夫々が入力側でマルチプレクサ２２０を介して、ｒ個の入力端子からのｒ本の遅延線１４の出力端子に接続し、そしてこのように１本の遅延線１４から入る光パケットの波長をＰ／Ｘ個の使用可能な波長の内の選ばれた１つに変換する夫々Ｙ個の波長変換モジュール２００のｒ個のブロック２３と、入力側において第２ステージの夫々の変換モジュール２００に関連し出力側でこのスイッチのＰ／Ｘ個の出力端子の一つに関連する夫々Ｐ／Ｘ本の光ファイバ２４からなるＹ・ｒ＝Ｎ個の光ファイバグループと、第２ステージの各変換モジュール２００の出力にあってそのモジュールからの各パケットをその変換された波長に従って関連するＰ／Ｘ本の光ファイバ２４の１本に向けるようにするＹ・ｒ＝Ｎ個の波長感応受動経路指定手段２１０を含む。
【００７０】
Ｙ＝Ｘ＝１とすると、この実施の形態は図１の実施例と等価になる。すなわち、各変換モジュール２００は遅延線１４からの光パケットの波長をＰ個の使用可能な波長の内の選ばれた１つに変換し、そして入力側において第２ステージの各変換モジュール２００に関連し、出力側でこのスイッチのＰ個の出力の内の１個と関連する夫々Ｐ個の光ファイバ２４からなるＮ個の光ファイバグループがあり、Ｎ個の波長感応受動経路指定手段１１０が第２ステージの各変換モジュール２００の出力にあってこのモジュールからの各光パケットをその変換された波長に従ってＰ本の関連する光ファイバ２４の内の１本に向けるようになっている。
【００７１】
図１と比較すると、第３ステージ３０の機能は適用可能な出力端子Ｓに光ファイバ２４を結合して第２ステージ２０後に同一出力端子Ｓにアクセスするｍ個のパケットの時間順序を決定することである。
【００７２】
図２の第３ステージ３０はＰ個の受動マルチプレクサまたはカプラ３２₁ ，３２₂ ，…，３２_i ，…，３２_p により形成出来る。各カプラまたはマルチプレクサ３２はＮ／Ｘ個の入力端子と１個の出力端子を有する。各カプラまたはマルチプレクサ３２のＮ／Ｘ個の入力端子は第２ステージのＮ／Ｘ個の経路モジュール２２からの光ファイバ２４の出力端子に夫々接続する。クロスネットワークのアーキテクチュアに従って、Ｐ個の出力端子ＳはＸ種の異なる出力形式に対応する夫々Ｘ個のモジュール２２からなるＰ／Ｘ個のモジュールブロック３２へとグループ化される。
【００７３】
前述のようにそして図２に示すように、三つのステージ１０，２０，３０の遅延線１４と光ファイバ２４を介しての種々のモジュール間の接続は任意の入力端子Ｅに入る信号が任意の出力端子Ｓをアクセスしうるようにする。
【００７４】
これは特に各入力モジュール１２が第２ステージのモジュール２２、光ファイバ２４および出力モジュール３２を介して夫々Ｐ／Ｘ個の出力端子ＳからなるＸ個の異なるグループに夫々接続しうるＸ個の出力群、すなわちＸ個の遅延線１４の群の選択を有するという事実によるものである。
【００７５】
従って、第２ステージ２０のはじめの半分のＮ／Ｘ個のモジュール２２が第３ステージ３０のはじめの半分のＰ／Ｘ個のモジュール３２に接続し、後の半分のモジュール２２が第３ステージ３０の後の半分のＰ／Ｘ個のモジュール３２に接続するとすれば、同一の入力モジュール１２は同時に第２ステージ２０のはじめの半分のモジュール２２と後の半分のモジュール２２に接続する。
【００７６】
第１ステージ１０と第２ステージ２０についての波長の数を同じにするために、ｒはＮ／Ｘとされる。ｒ＞２・ｍであるから、Ｘは必然的に整数となり、Ｘ＜（Ｎ／２・ｍ）^1/2 となる。
【００７７】
Ｎ個の入力とＰ個の出力を有するスイッチについては、夫々の入力モジュール１２の出力においてＸ群の夫々においてアクセス可能な遅延線の数ｒ／Ｘは引き続きＮ個の入力とＮ個の出力を有するスイッチのパラメータｍによりきまる。
時間遅延の決定
前述のように、各入力Ｅ１−ＥｎはＸ群の出力１４の内の選ばれた一つと関連しそして、各群についてｒ本の遅延線１４のＮ個のグループにより、使用可能なｒ／Ｘ個の時間遅延平均値の選択が行われる。
【００７８】
これら選択の夫々は、スイッチが同期的に動作するから整数の“パケット時間”に対応しなければならない。従って、１本の遅延線１４を構成する各光ファイバは整数個のパケット時間に等しい時間遅延を限定する。
【００７９】
更に、このスイッチの遅延線１４の一つの群はＰ個の出力端子Ｓ１−Ｓｐに対応するＰ個の待ち行列を含む。入力当りの平均ロードを０．８としてこれら待ち行列の一つの最大長さは一つのパケットの受ける最大時間遅延そしてそれ故遅延線の最大長さを限定する。この値は出力アドレスコンフリクトを解決するスイッチの各出力端子Ｓ１−Ｓｐに関連するメモリの大きさに対応する。
【００８０】
入力／出力端子の数Ｎが１６，３２および６４個である三つのスイッチについてはこのメモリの大きさＬは少くとも４１，４３および４４に夫々等しくなくてはならない。
【００８１】
その結果、各入力端子ＥはＸ個の出力端子１４の群から選択を行い、そして、これら群の夫々において、各経路モジュール１２の出力において使用可能なそして１“パケット時間”と約Ｌ“パケット時間”の間の遅延時間を限定する夫々平均ｒ／Ｘ本の遅延線１４からなるＸ群により、１“パケット時間”と約Ｌ“パケット時間”の間の平均ｒ／Ｘ時間遅延の選択を有する。
Ｎ×Ｎスイッチの出力当りの待ち行列のサイズ
このパラメータは、一つの与えられたレート損失が一つの与えられた均一なトラヒックロードについて保証されるべき場合に任意の出力について要求しうる待ち行列の最大パケット長を与える（Ｍ．Ｇ．フルチフおよびＭ．Ｊ．カロル、“キューイング・イン・ハイ‐パフォーマンス・パケット・スイッチング”、ＩＥＥＥジャーナル・オン・セレクテッド・エリアズ・イン・コミュニケーションズ，ｖｏｌ．６，Ｎｏ．９，１９８８参照）。
【００８２】
Ｌを一つのＮ×Ｎスイッチの一つの出力端子に関連する待ち行列の最大サイズとし、Ｐを入力当りのロード（一つのパケットが任意の一つの出力にある確率）とする。
【００８３】
パケット損失の確率は次のように与えられる。
【００８４】

不活性とならないスイッチについてはすべての遅延線１４は１とＬの間のすべての“パケット時間”をカバーしなければならない。
【００８５】
最後に、第２ステージ２０の各変換モジュール２２はｒ本の遅延線１４からパケットを受ける。
【００８６】
これらパケットの順次処理には同一長さの遅延線１４と同一変換モジュール２２の関連を禁止しなくてはならない。このため、第２ステージの同一のモジュール２２に接続する第１ステージ１０からのｒ本の遅延線１４は異なる光学的な時間遅延を限定する。
【００８７】
詳細に述べると、ｒ個の入力からのｒ本の遅延線１４は例えばステップをＹとする円順列により第２ステージの各変換モジュール２２に次々と割り当てられる。この種の順列を図３に図式的に示す。同図において、横軸は縦軸にプロットされる種々の入力に関連する遅延線１４の長さを表わす。図３において、夫々の白い部分は縦軸上の入力から一つのパケットにアクセス可能なｒ個の波長の内の一つを限定する。
【００８８】
Ｘ＝１とすると、この円順列は次のように限定出来る：第１変換モジュール２２₁ の入力に入力Ｅ１の最短の遅延線１４₁ ・１から入力ｎの波長遅延線１４_n ・１が接続する；第２ステージの第２変換モジュール２２₂ が入力Ｅ１の最長遅延線１４₁ ・２，入力Ｅ２の最短遅延線から入力Ｅｎの第２の最短遅延線１４_n ・２を受け、以下最後の変換モジュール２２_r まで同様である。
【００８９】
Ｘ＞１とすると、入力Ｅｋは第２ステージのモジュール２２_k に接続する最短遅延線１４に割当てられ、次に、第２ステージのモジュール２２_k+Y の第２の最短遅延線に、以下同様に遅延線１４の長さの各増分についてＹ個のモジュール２２まで続く。
【００９０】
第１ステージ１０において、値ｒの選択はＸ個の出力群とｒ／Ｘ（平均）個の時間遅延の選択へ移る。第２ステージ２０において、はじめのＮ／Ｘ個のモジュール２２はＰ／Ｘ個の出力のグループ１に、次のＮ／Ｘ個のモジュール２２はＰ／Ｘ個の出力のグループ２に対応し、以下同様である。第２ステージのモジュールｉによりアドレスされる出力の形式は：
ｘ_i ＝Ｅ（（ｉ−１）・Ｘ／Ｎ）＋１ （ｘ_i ＝１，Ｘ）
但し“Ｅ”は整数部分を表わす。
【００９１】
それがアクセスしうる出力は次式で与えられる：
出力のインターディジタルな形、例えば交互に偶および奇となる二つの形式の出力を考慮すると
Ｓ_i ＝ｘ_i ＋（ｑ−１）・Ｘ （ｑ＝１，Ｐ／Ｘ）
あるいは、各出力形式が一つの出力形式から他の形式となるインターディジタルではなく一つの連続した出力に対応する場合には
Ｓ_i ＝（ｘ_i −１）（Ｐ／Ｘ）＋ｑ （ｑ＝１，Ｐ／Ｘ）
これにはそれら入力に関連するｒ本の遅延線１４が接続する：
ｋ＝［ｉ−ｐ・Ｙ−１］_N ＋１ （ｐ＝０，ｒ−１）
逆に、入力Ｅｋは遅延線を介して第２ステージのモジュールｉをアドレスする：
ｉ＝［ｋ＋ｐ・Ｙ−１］_N ＋１ （ｐ＝０，ｒ−１）
これら遅延線の長さはｐと共に増大し、そして１と２の間の整数のパケットに対応する。
【００９２】
上記二つの式において、記号［ ］_N は“モジュロＮ”を意味する。
【００９３】
これら制約とは別に、遅延線の選択はその選択においてバイアスがないようにランダムでなくてはならない。この意味において、このスイッチの遅延線１４の群は擬似ランダムアクセスメモリを限定する。
【００９４】
アドレスコンフリクトを解決する変換モジュール１２と２２を制御するユニット４０は種々の方法で構成出来、それ故ここでは述べない。
【００９５】
アドレスコンフリクトを解決するために制御ユニット４０は複数のパケットが同一の出力を同時に要求するとき生じるコンフリクトおよび一つのパケットが一つのコンフリクト状態において前に巻き込まれたパケットの待ち行列がすでに存在する出力を要求するときに生じるコンフリクトを考慮しなければならない。従って、制御ユニット４０は、パケットが所要の出力を順次アクセスするようにそれらパケットが任意の入力ポートについてのスイッチをアクセスする時間順序に対しそれらパケットを時間的に再配列するように遅延線１４に関連する経路指定手段１２と２２を制御しなければならない。
【００９６】
この再配列を行わねばならない平均時間深さｍは許容パケット損失率によりきまる。０損失率は、無制限の“パケット時間”数に適用する時間再配列に対応するのであり、その理由は、均一で静的トラヒックの場合、その事象の非０確率があり、それにより、そのスイッチにアクセスするパケットのすべてが定常的に同一の出力を要求するからである。影響されるパケットの数の増加は“パケット時間”当りｎ−１となる。
【００９７】
すべての入力について平均時間深さｍにパケットを管理するに必要なこの種のスイッチのメモリのサイズは共用メモリスイッチについて、全体の待ち行列が個々の出力当りの待ち行列の和とする近似を仮定して評価されている。出力当りの待ち行列を考えると、スイッチがアドレスコンフリクトに拘らずパケットをそれらの出力に方向づけうるとすると、この問題は各出力について待ち行列を与えることになる。アドレスコンフリクトのこの管理は待ち行列の点では最適であり、その理由はスイッチが各出力へのパケットの順次的なフローとは別に最大効率をもってスペーススイッチング機能を行うからである。他方、出力当りの待ち行列が独立していることを考慮すると、近似である。一つのパケットが一つの出力を要求するならば、それは他の出力へのアクセスを要求しない。この情報は独立待ち行列法では無視される。使用される近似の効能はスイッチのサイズに直接に比例しそしてパラメータｍの結果的なサイズのオーバー分は前記したエクベルグ他の文献にあるように１６より大きいＮについては１５％より小さい。
【００９８】
例えば、入力／出力の数Ｎが１６，３２および６４である三つのサイズのスイッチについては、時間的にパケットが順列とならなくてならない入力または出力当りの平均時間深さを示すパラメータｍは損失率を１０^-9およびロードを０．８としたとき夫々８，６および５に等しい。
Ｎ×Ｎ共用メモリスイッチのメモリサイズ
共用メモリスイッチのメモリは一つのスイッチの種々の出力に関連する待ち行列のすべてを含む。その結果、待ち行列となるパケットの数は各出力についての待ち行列の和に等しい。このメモリのサイズをＭとする。
【００９９】
出力ｉについての待ち行列となったパケットの数をＹ_i とする。このスイッチにおいて待ち行列となったパケットの総数をＡとする。
【０１００】
確率［Ａ＝ａ］＝確率［Σ_(i=1,N) Ｙ_i ＝ａ］
種々の出力における待ち行列が独立であるという近似ではランダムな変数Ｙ_i は独立である。この近似を与えると、変数Ｙ_i の確率法則は次のように与えられる：
確率［Ｙ_i ＝ｎ］＝ｑ_n ・ｑ_o ｎ＝１，Ｍ
確率［Ｙ_i ＝０］＝ｑ_o
上記においてｑ_o とｑ_n はＮ×Ｎスイッチについての出力当りの待ち行列のサイズの説明において与えられた式でＬをＭとして用いて得られる。損失確率は：
確率［Ｘ＝Σ_{(i=1,N ）}Ｙ_i ＞Ｍ］
使用される近似はＮが１６より大であれば有効である（′エクベルグ他、ＩＮＦＯＣＯＭ′８８，４５９（１９８８）参照のこと）。与えられたサイズＮのスイッチおよび与えられた損失確率についてクロスネットワークのサイズをきめるために用いられるパラメータｍは次のように与えられる。
【０１０１】
ｍ≧１＋Ｍ／Ｎ 但しｍは整数。
【０１０２】
本発明によるスイッチの各マトリクスは非阻止スイッチングネットワークを表わす。クロスネットワーク自体非阻止であるから、第２ステージ２０のブロックおよびモジュールの数に等しいパラメータｒは２・ｍ・Ｘ−１以上でなくてはならない。
【０１０３】
各入力モジュール１２において、各光パケットのラベルは光‐電変換後に解析される。スイッチＣの制御ユニット４０は、各変換モジュールと各出力が“パケット時間”当り１個のパケットのみを受けることが出来ることを知りそして各入力／出力対についてパケットの到着順序を保存することにより、各パケットが受ける時間遅延を最小にするために、要求される出力と待ち行列の状態とにより、各パケットに割当てられる時間遅延を決定する。
【０１０４】
かくして、入力信号の部分は各入力モジュール１２でラベルを読取るべくサンプリングされる。残りの信号はモジュール１２に含まれる第１変換ステージをアクセスし、そこで必要であればそのラベルを削除しうる。この場合、新しいラベルが第２変換ステージ２０で書込まれる。
１６×１６スイッチの第１実施例
１６個の入力と１６個の出力を有するスイッチについて、ｍ＝８であり、その結果ｒは１５より大でなくてはならない。
【０１０５】
例えば、ｒは第１ステージ１０と第２ステージ２０で１６個の波長を使用するために１６とすることが出来る。それ故スイッチＣは３２個の変換モジュール、すなわち第１ステージ１０に１６個、第２ステージ２０に１６個を含み、各モジュールが１６個の波長で動作する。
【０１０６】
詳述すると、この本発明の実施例では第１ステージ１０は、夫々がＮ＝１６個の入力Ｅの一つに入る光パケットの波長をｒ＝１６個の使用可能な波長から選ばれた一つの波長に変換するＮ＝１６個の波長変換モジュール１００と、これらモジュール１００に夫々関連する夫々がｒ＝１６本の遅延線１４からなるＮ＝１６グループの遅延線および各変換モジュール１００の出力に設けられたｎ＝１６個の波長感応受動経路指定手段１１０であって、このモジュールからの各パケットを変換された波長によりｒ＝１６本の関連する遅延線１４の内の１本に方向づける手段、を含み、第２ステージ２０は、夫々入力側において１６対１のマルチプレクサ２２０を介してＮ＝１６個の入力からのＮ＝１６本の遅延線１４の出力に接続しそして一つの遅延線１４から入る一つの光パケットの波長をＰ＝１６個の使用可能な波長の内の選ばれた１個に変換するｒ＝１６個の波長変換モジュール２００と、入力側において変換モジュール２００と関連し、出力側においてこのスイッチのＰ＝１６個の出力Ｓと関連する、夫々Ｐ＝１６本の光ファイバ２４からなるｒ＝１６個の光ファイバグループと、各変換モジュール２００の出力側にあってそのモジュールからの各パケットをその変換された波長に従ってＰ＝１６本の関連する光ファイバ２４の１本に方向づけるｒ＝１６個の波長感応受動経路指定手段２１０とを含み、第３ステージ３０はｒ＝１６個の入力と１個の出力を有するＰ＝１６個の受動マルチプレクサまたはカプラ３２を含む。
【０１０７】
本発明者等は１０⁷ 個の“パケット時間”にわたり次々に入るパケットのシミュレーションを行った。各入力について第１ランダムソートは平均で１個のパケットが１０回の内８回存在するようにパケットの有無を決定する。問題の入力にパケットがあれば、第２ランダムソートが出力のすべての等しい確率分布をもってそれが要求する出力を決定する。これらソートは互いにあるいは種々の“パケット時間”に相関しない。マルコフ過程のシミュレーションが行われる：一つの与えられた時点でのスイッチの状態は変換マトリクスを介して前の時点でのその状態にのみ依存する。安定条件下ではこのスイッチの動作は変換マトリクスの最小値により決定される。図４はスイッチ内の待ち行列となったパケットの存在確率を待ち時間の関数として示している。各入力は遅延線１４に対して１６個のポートを有する。遅延線の次々の長さは、最大平均長が４８“パケット時間”となるように平均３“パケット時間”づつ増加される。
【０１０８】
占有確率の指数的性質は図４から明らかである。対数目盛を用いればこの動作の直線形特性は４８“パケット時間”の遅延について１０^-9の確率となり、適用される目安（均一のトラヒックおよび入力当りのロード０．８の条件下でパケット損失率１０^-9未満）が満足されることを示している。
６４×６４スイッチの第２実施例
パラメータｍは共用メモリスイッチのメモリのサイズによりきまる。このメモリはＰ個の出力に関連したＰ個の待ち行列を含む。これら待ち行列の夫々の長さはそのバリアンスを特徴とする乱数に対応する。これら待ち行列の和のバリアンスがメモリのサイズを決定しそして統計的多重化のために待ち行列の数により近線形的に増加するから、パラメータｍはスイッチのサイズを共に減少する。
【０１０９】
Ｎ＝Ｐ＝６４，Ｘ＝１とすると、ｍの値は５であり、パラメータｒは９以上でなくてはならない。
【０１１０】
１６×１６スイッチに適用される図１のアーキテクチュアが用いられるとすれば、第１ステージ１０のこの変換モジュール１２は９個の波長で動作しそしてパケットを所要の出力端子Ｓに方向づけるための第２ステージ２０のスイッチは６４個の波長で動作することになる。
【０１１１】
二つのステージ１０と２０を平衡させそして所要の波長の数を減少させるために、このスイッチは図２に示すように構成されているが、この場合、選択された出力端子Ｓに関連する群の形で第２ステージ２０の経路モジュール２２が与えられている。
【０１１２】
例えば、第２ステージ２０の経路モジュール２２は二つの群に分けられ、その一方が偶数番号の出力端子Ｓに他方が奇数番号の出力端子Ｓに接続される。あるいはその一方の群を前半の出力端子Ｓに、他方を後半の出力端子Ｓに接続してもよい。
【０１１３】
詳述すると、本発明のこの特定の実施例では、第１ステージ１０は、夫々がＮ＝６４の入力Ｅの一つに入る光パケットの波長をｒ＝３２個の使用可能な波長から選ばれた一つの波長に変換するＮ＝６４個の波長変換モジュール１００と、これらモジュール１００に夫々関連する夫々がｒ＝３２本の遅延線１４からなるＮ＝６４グループの遅延線および各変換モジュール１００の出力に設けられたＮ＝６４個の波長感応受動経路指定手段１００であってこのモジュールからの各パケットを変換された波長によりｒ＝３２本の関連する遅延線１４の内の１本に方向づける手段を含み、第２ステージ２０は夫々入力側においてマルチプレクサ２２０を介して３２個の入力からのｒ＝３２本の遅延線１４の出力に接続する夫々Ｙ＝２個の波長変換モジュール２００のｒ＝３２個のブロックであって、第２ステージ２０のｒ・Ｙ＝Ｎ＝６４個の変換モジュール２００が一本の遅延線１４から入る一つの光パケットの波長をＰ／Ｘ＝３２個の使用可能な波長の内の選ばれた１個に変換する波長変換モジュールブロックと、夫々入力側で第２ステージ２０の各変換モジュール２００と関連し出力側でスイッチの夫々偶数および奇数番号のＰ／Ｘ＝３２個の出力Ｓに関連する夫々Ｐ／Ｘ＝３２個の光ファイバ２４からなるｒ・Ｙ＝６４個の光ファイバグループと、第２ステージ２０の夫々の変換モジュール２００の出力にあってこのモジュールからの各パケットを変換された波長によりＰ／Ｘ＝３２本の関連する光ファイバ２４の内の１本に方向づけるためのｒ・Ｙ＝６４個の波長感応受動経路指定手段２１０と、を含み、そして第３ステージ３０はＮ／Ｘ＝３２個の入力と１個の出力を有する。Ｐ＝６４個の受動マルチプレクサまたはカプラ３２を含む。
【０１１４】
第１変換ステージ１０において、各入力は要求された偶数または奇数番号出力に従って制御手段４０により第２ステージ２０の与えられたモジュール２２の群に方向づけられそして、これら二つの場合の夫々についてｒ／Ｘ＝１６本の可能な遅延線１４の内の１本に方向づけられる。
【０１１５】
第２変換ステージ２０において、このパケットは第１変換ステージでなされた選択に従って３２個の偶数または奇数出力の内の１個をアクセス出来る。
【０１１６】
第１ステージ１０の周波数容量はこのように倍とされ、それ故第２ステージ２０は波長の使用を最適にするように２分割出来る。このスイッチの動作原理は前述したものと全く同じである。
【０１１７】
図５は遅延線の最大サイズ（４８“パケット時間”）より大きい時間遅延をもって待ち行列となったパケットが存在する確率が１０^-9より小さいことを示す。
【０１１８】
この確率は同じくこの過程のマルコフ法により一つの与えられた時間遅延の待ち行列となったパケットの存在確率の指数法を外挿することにより得られる。
【０１１９】
結論として、本発明は入力ポート当りのパケットの平均存在確率が０．８であって均一のトラヒック条件下でパケット損失率が１０^-9より小さいときのアドレスコンフリクトを解決する光パケットスイッチのアーキテクチュアを提供する。
【０１２０】
擬似ランダムアクセスメモリは光ファイバ遅延線１４にもとづく。第１ステージ１０で制御される遅延線１４へのメモリポートと第２ステージ２０で制御される出力ポートＳへのポートは光パケットの波長の変換にもとづく。
【０１２１】
本発明のスイッチでは第１ステージ１０で検出されるヘッダのみがそのパケットの所要の出力ポートを決定するために光‐電変換される。
【０１２２】
ペイロードは光の形に留まりそして情報ビットレベルではどのような形でも処理されない。それ故、それはこのスイッチングネットワークによりヘッダ内に含まれる情報にもとづきその出力ポートに直接に方向づけられる。このように、ペイロードのバンド幅は電子技術的ではなく、光学要素の技術によってのみ制限される。この意味において、本発明のスイッチは全体としてペイロードに対し透明である。
【０１２３】
任意のパケットのペイロードはそれ故周波数変換段と光ファイバ遅延線とからなる二つの能動光学要素によってのみ処理される。このスイッチは二つの処理段のみを有し、そのアーキテクチュアは比較的単純である。要素に固有の信号対雑音比の劣化は二つの変換モジュールと第２ステージに先行するものと、出力に先行するものの二つのマルチプレクサの寄与により減少される。
【０１２４】
経路モジュール１２と２２は種々の方法で実現出来る。
【０１２５】
図６、７および８に示す形式のモジュール１２と２２は１９９３年９月１０日付のフランス特許出願第９３１０８００号に示されるように好適である。その内容をここで参照する。
【０１２６】
本質的にこれらモジュールは波長変換手段１００，２００と少くとも第１ステージ１０ではセパレータ手段１２０に続く受動経路指定手段１１０，２１０を含む。
【０１２７】
第１ステージ１０用の経路指定手段１２の構造を図６について述べる。
【０１２８】
セパレータ手段１２０は入力に入る光信号を少くとも経路指定アドレスを含むグループと少くともペイロードを含むグループの二つのグループに分離するように設計される。実際にはセパレータ手段１２０の出力に得られるこれら二つのグループは同一であり、夫々経路指定アドレスとペイロードを含む。ペイロードは、例えばラベルを再書込みするときペイロードに対しラベルの位相を同期化するために経路指定アドレスの処理チャンネルにおいて使用される。
【０１２９】
必要であれば、このセパレータ手段１２０はペイロードを変更しあるいは変更しないでアドレス信号を通すように設計しうる。
【０１３０】
セパレータ手段１２０は当業者に既知の任意の適当な手段の形とすることが出来る。一例として、セパレータ手段１２０は従来の光ファイバカプラの形としうる。
【０１３１】
セバレータ手段１２０は経路情報を電子的に検出しそしてそれをアドレスに変換するようになった手段１２２に関連する。
【０１３２】
これらアドレス検出および処理手段１２２は従来のＰＩＮ光検出器１２３とそれに続く増幅器１２４および例えば波長変換手段１００を制御するディジタルアドレスデコーダ回路１２５を含むことが出来る。
【０１３３】
ディジタルデコーダおよび制御回路１２５はアドレスビット、アドレス内のビット数および遠隔通信ネットワークに整合しなくてはならない。
【０１３４】
手段１２２は制御回路４０に接続した各モジュール１２に組込まれあるいは制御回路４０自体に組込むことが出来る。
【０１３５】
制御回路４０は所要の経路指定に従って波長変換手段１００を制御する。
【０１３６】
波長変換手段１００も当業者に周知の任意の形とすることが出来る。
【０１３７】
本発明の流れにおいて、変換手段１００は好適には半導体光増幅器１０２と制御手段４０により制御されるｒ個のレーザ１０４からなるレーザ群により形成される。レーザ１０４の数ｒは必要な波長の数に等しい。
【０１３８】
第１ステージ１０のモジュールについて、ペイロードはセパレータ手段１２０の出力端子と増幅器１０２の入力端子との間の光ファイバ１０１により光増幅器１０２のその入力に加えられる。レーザ１０４の出力端子は夫々のファイバ１０５により同一の光増幅器１０２の補助入力端子に接続され、あるいは光増幅器１０２の入力端子の前の光ファイバ１０１に接続される。光増幅器１０２の機能は光ファイバ１０１からの情報を活性化されたレーザ１０４の出力波長に変換することである。
【０１３９】
このように、手段１２２の出力で識別され、メッセージの経路を決定するアドレスの内容により、制御手段４０は、要求されるメッセージを転送すべきであってそのメッセージを関連した出力に方向づけるために用いられる特定波長のｒ個のレーザ１０４の内の１個を活性化する。
【０１４０】
その結果、変換手段１０２からの信号の波長は活性化したレーザ１０４の波長に対応し、そしてそれ故手段１２２により検出されるアドレスの内容に従って変化する。
【０１４１】
光増幅器１０２は、例えばエレクトロニクス・レターズ、１９９２年８月２７日、Ｖｏｌ．２８，Ｎｏ．１２，ページ１７１４に示されるような当業者に周知の任意の形とすることが出来る。
【０１４２】
光増幅器１０２の出力端子１０３は好適には回析格子の形の受動経路指定手段１１０に接続する。それ故デマルチプレクサとして動作するこの回析格子１１０はその入力に受ける信号の波長の値に従って、光信号をｒ個の使用可能な出力チャンネルの１つに方向づける。
【０１４３】
図６に示すように、要求されたメッセージをセパレータ手段１２０の出力から光増幅器１０２へと方向づける光ファイバ１０１は手段１２２内でのアドレス信号の電子的処理時間を与えるように例えば種々のコイルにより形成される時間遅延エレメントを含むことが出来る。要求されるメッセージの時間遅延を限定する。これらコイルを図６に示す。
【０１４４】
それ故、夫々の第１ステージ１０のモジュール１２に組込まれた回析格子１１０は光パケットをｒ個の使用可能な遅延線１４の内の選ばれた１本に方向づける。
【０１４５】
第２ステージ２０の経路指定手段２２の一実施例を図７により説明する。図７の手段２２は図１に示す形式のスイッチ用である（すなわち、Ｘ＝１）。
【０１４６】
図７は図６について前述したように波長変換手段２００と受動経路指定手段２１０を含む。詳述すると、図７において波長変換手段２００は、入力側で光ファイバ２０１およびＮ＝ｒ個の入力端子と１個の出力端子を有するマルチプレクサ２２０を介してＮ＝ｒ本の関連する遅延線１４の出力端子に接続し、所要の経路に従って手段４０により制御されるＰ個のレーザ２０４からなるレーザグループにより制御される光増幅器２０２の形で第２ステージ２０の各モジュール２２内に設けられる。また、第２ステージ２０の各変換モジュール２０２は光ファイバ２０３により回析格子２１０に接続する。
【０１４７】
手段２０２，２０４および２１０の動作は同様の手段１０２，１０４および１１０のそれと同じである。
【０１４８】
その結果、第２ステージ２０の各モジュール２２の回析格子２１０はパケットを選択的に、選択された出力に対応するＰ本の関連光ファイバ２４の内の１本に向けるようになる。
【０１４９】
図８は図２に示す形式のスイッチ用の第２ステージ２０の経路指定手段２２の他の実施の形態を示す。
【０１５０】
図８は図６および７について前述した波長変換手段２００と受動経路指定手段２１０を示している。詳述すると、図８において第２ステージ２０の各ブロック２３にＹ個のモジュール２２が設けられ、夫々のモジュールは、入力側でファイバ２０１にそしてｒ個の入力端子と１個の出力端子を有するマルチプレクサ２２０を介してｒ本の関連する遅延線１４の出力端子に接続すると共に、所要の経路に従ってユニット４０によりそれら自体制御されるＰ／Ｘ個のレーザ２０４からなるレーザグループにより制御される光増幅器２０２の形の波長変換手段２００を含む。更に、第２ステージ２０の各変換モジュール２０２は光ファイバ２０３により回析格子２１０に接続する。
【０１５１】
手段２０２，２０４および２１０の動作は同様の手段１０２，１０４および１１０のそれと同じである。
【０１５２】
その結果、第２ステージ２０の各モジュール２２の回析格子２１０はパケットを選ばれた出力に対応するＰ／Ｘ本の関連する光ファイバ２４の内の１本に選択的に方向づけるように作用する。
【０１５３】
勿論、本発明は上述の実施例に限られるものではなく、発明の精神内でのその変更も含むものである。
【図面の簡単な説明】
【図１】本発明による光ファイバのブロック図である。
【図２】本発明の光スイッチの他の実施例のブロック図である。
【図３】種々の入力に関連する遅延線の波長を示す図である。
【図４】本発明による二つのスイッチについて待ち行列の長さの関数として遅延線の占有確率を示す図である。
【図５】本発明による二つのスイッチについて待ち行列の長さの関数として遅延線の占有確率を示す図である。
【図６】特に時間スイッチング第１ステージで使用しうる本発明による波長変換器と受動経路指定手段モジュールの一実施例を示す図である。
【図７】特にスペーススイッチング第２ステージに使用出来る受動経路指定手段に関連
した波長変換モジュールの他の実施例を示す図である。
【図８】スペーススイッチング第２ステージに使用出来る受動経路指定手段に関連した
波長変換モジュールの第２の実施例を示す図である。
【符号の説明】
１０ 第１ステージ
１４ 遅延線
１２，２２ 経路モジュール
２０ 第２ステージ
２４ 光ファイバ
３０ 第３ステージ
３２ マルチプレクサ
４０ 制御ユニット
１００，２００ 波長変換モジュール
１１０，２１０ 波長感応受動経路指定手段

Claims (43)

1. 夫々がその経路と、ペイロードに関する情報を含むヘッダを含む複数のパケットへと組織化された光信号用のＮ（Ｎは整数）個の入力端子とＰ（Ｐは整数）個の出力端子を有する光スイッチであって、
   − 各光パケットのヘッダを読取りそして対応する経路を識別するための手段（１２，４０，１２２）、
   − 任意の入力端子（Ｅ）に入る各パケットをそのパケットのヘッダにより決定される経路に対応する出力端子（Ｓ）に方向づけるためのスイッチング及び結合手段（１２，２２，３２）、
   − 複数のパケットが同時に同一の出力端子（Ｓ）へのアクセスを要求するときに生じる経路指定コンフリクトを管理するために、光信号がスイッチングされることにより選択的に通過するようにしてなる遅延線（１４）、
   を含み、
   − 一つの入力端子（Ｅ）に入る各光パケットを選ばれた一本の遅延線（１４）に向け、経路指定のコンフリクトを避けるために上記パケットの時間再組織を可能にする時間遅延を各パケットに指定するようになった時間第１ステージ（１０）であってＸ（Ｘは整数）群の平均ｒ（ｒは整数）／Ｘ個の遅延線（１４）からなるＮグループとＸ群の平均ｒ／Ｘの遅延線（１４）の内の選ばれた一つに受信した夫々の光パケットを方向づけるようになったＮ個の経路モジュールとを含む時間第１ステージ（１０）、
   − 上記時間第１ステージ（１０）の遅延線（１４）の出力側に結合し、光パケットを各パケットのヘッダにより決定される経路に対応する出力端子（Ｓ）に選択的に方向づけるようになったスペース切換第２ステージ（２０）、
   − 出力第３ステージ（３０）、
   を含むことを特徴とする光スイッチ。
2. 前記出力第３ステージ（３０）は受動的であることを特徴とする請求項１のスイッチ。
3. 前記出力第３ステージ（３０）は前記スペース切換第２ステージ（２０）後に同一出力端子（Ｓ）をアクセスするパケットの時間順序を限定することを特徴とする請求項１のスイッチ。
4. 擬似ランダムアクセスメモリに組織化されることを特徴とする請求項１乃至３の１に記載のスイッチ。
5. 前記時間第１ステージ（１０）は各ｒ本の遅延線（１４）からなるＮグループの遅延線と受信した夫々のパケットをｒ本の使用可能な遅延線（１４）の内の選ばれた１本に方向づけるＮ個の経路指定モジュール（１２）を含むことを特徴とする請求項１乃至４の１に記載のスイッチ。
6. 前記時間第１ステージ（１０）はＮ個の周波数変換モジュール（１２）と、各ｒ本の遅延線（１４）からなるＮグループの遅延線と、Ｎ個の波長感応受動経路指定手段（１１０）とを含むことを特徴とする請求項１乃至５の１に記載のスイッチ。
7. 前記時間第１ステージ（１０）は、夫々がＮ個の入力端子（Ｅ）の一つに入る光パケットの波長をｒ個の使用可能な波長から選ばれた一つの波長に置き換えるようになったＮ個の波長変換モジュール（１２，１０２）と、夫々の前記波長変換モジュールに関連する平均ｒ／Ｘ本の遅延線（１４）からなるＸ群を含むＮグループの遅延線と、各々の前記波長変換モジュールの出力にあってその波長変換モジュールからの各パケットをその変換された波長によりｒ本の関連遅延線（１４）の内の１本に方向づけるＮ個の波長感応受動経路指定手段（１１０）を含むことを特徴とする請求項１乃至６の１に記載のスイッチ。
8. 前記時間第１ステージ（１０）は、夫々がＮ個の入力端子（Ｅ）の内の１つに入る光パケットの波長をｒ個の使用可能な波長の内の選ばれた一つに置き換えるようになったＮ個の前記波長変換モジュール（１２，１０２）と、各々の前記波長変換モジュールに関連する夫々ｒ本の遅延線（１４）からなるＮグループの遅延線と、各々の前記波長変換モジュールの出力にあって、その前記波長変換モジュールからの各パケットをその変換された波長によりｒ本の関連遅延線（１４）の内の１本に方向づけるＮ個の波長感応受動経路指定手段（１１０）と、を含むことを特徴とする請求項１乃至７の１に記載のスイツチ。
9. 前記Ｎ個のグループの夫々において、前記ｒ本の遅延線（１４）はｒ本の遅延線（１４）からなる各グループにおいてある前記遅延線から他の前記遅延線へと異る時間遅延を限定する夫々平均ｒ／Ｘ本の遅延線からなるＸ群へと組織化されることを特徴とする請求項７のスイッチ。
10. 前記Ｎ個のグループの夫々において前記ｒ本の遅延線（１４）は１本の前記遅延線から他の前記遅延線へと異る時間遅延を限定することを特徴とする請求項８のスイッチ。
11. 前記スペース切換第２ステージ（２０）は夫々Ｙ＝Ｎ／ｒ個の前記経路指定モジュール（２２）を含むｒ個のブロックを含むことを特徴とする請求項１乃至１０の１に記載のスイッチ。
12. 前記スペース切換第２ステージ（２０）はＮ個の前記経路指定モジュール（２２）を含むことを特徴とする請求項１乃至１１の１に記載のスイッチ。
13. 前記スペース切換第２ステージ（２０）はｒ・Ｙ＝Ｎ個の前記波長変換モジュール（２０２）と、夫々Ｐ／Ｘ本の光ライン（２４）からなるｒ・Ｙ個の光ライングループと、ｒ・Ｙ＝Ｎ個の受動経路指定手段（２１０）を含むことを特徴とする請求項１乃至１２の１に記載のスイッチ。
14. 前記スペース切換第２ステージ（２０）はＮ個の前記波長変換モジュール（２０２）と、夫々Ｐ本の光ライン（２４）からなるＮグループの光ラインと、Ｎ個の受動経路指定手段（２１０）とを含むことを特徴とする請求項１乃至１３の１に記載のスイッチ。
15. 前記スペース切換第２ステージ（２０）は夫々ｒ個の入力端子からのｒ本の遅延線（１４）の出力端子にその入力側でマルチプレクサを介して接続し、一本の遅延線から入る一つの光パケットの波長をＰ／Ｘ個の使用可能な波長の内の選ばれた１つに変換するようになった、夫々Ｙ個の前記波長変換モジュール（２０２）からなるｒ個のブロックと、夫々その入力側で上記スペース切換第２ステージ（２０）の各々の前記波長変換モジュールに関連し、出力側でこのスイッチのＰ／Ｘ個の出力に関連する夫々Ｐ／Ｘ個の光ファイバ（２４）からなるｒ・Ｙ＝Ｎ個のファイバグループと、上記スペース切換第２ステージ（２０）の夫々の前記波長変換モジュールの出力にあって、その前記波長変換モジュールからの各パケットをその変換された波長に従って上記Ｐ／Ｘ本の関連する光ファイバ（２４）の内の１本に方向づけるためのｒ・Ｙ個の波長感応受動経路指定手段（２１０）と、を含むことを特徴とする請求項１乃至１４の１に記載のスイッチ。
16. 前記スペース切換第２ステージ（２０）は、夫々がその入力側でＮ個の入力端子からのＮ本の遅延線（１４）の出力端子に接続して一本の遅延線（１４）から入る光パケットの波長をＰ個の使用可能な波長の内の選ばれた一つに変換するようになった、Ｎ個の前記波長変換モジュール（２０２）と、入力側で上記スペース切換第２ステージ（２０）の夫々の前記波長変換モジュールに関連し、出力側でこのスイッチのＰ個の出力端子（Ｓ）の一つと関連する、夫々Ｐ本の光ファイバ（２４）からなるＮ個の光ファイバグループと、上記スペース切換第２ステージ（２０）の各々の波長変換モジュールの出力端子であってその波長変換モジュールからの各パケットをその変換された波長に従ってＰ個の関連する光ファイバ（２４）の内の１本に方向づけるための、Ｎ個の波長感応受動経路指定手段（２１０）とを含むことを特徴とする請求項１乃至１５の１に記載のスイッチ。
17. 前記時間第１ステージ（１０）からの、前記スペース切換第２ステージ（２０）の共通モジュール（２２）に接続する前記遅延線（１４）は互いに異る時間遅延を限定することを特徴とする請求項１乃至１６の１に記載のスイッチ。
18. 前記入力端子（Ｅ）からの前記遅延線（１４）は円順列により前記スペース切換第２ステージ（２０）の各前記共通モジュール（２２）に次々に割当てられることを特徴とする請求項１７のスイッチ。
19. 各入力Ｅ_k は前記スペース切換第２ステージ（２０）のモジュールｋに入る最短の遅延線（１４）を割当てられ、次に前記スペース切換第２ステージのモジュールｋ＋Ｙの次に短い遅延線を割当てられ以下各遅延線の長さ増分についてＹ個のモジュールの増分に従いそしてＮ個の前記共通モジュール（２２）のすべてを通じての円順列により割当てられることを特徴とする請求項１７または１８のスイッチ。
20. 前記スペース切換第２ステージの第１変換モジュール（２２₁ ）は第１入力の最短遅延線（１４₁ １）から最後の入力（Ｎ）の最長遅延線（１４_n １）と接続し、前記スペース切換第２ステージ（２０）の第２変換モジュール（２２₂ ）は第１入力の最長遅延線（１４₁ ２）、第２入力の最短遅延線（１４₂ ２）から最終入力（Ｎ）の次に短い遅延線に接続し、以下同様に、前記スペース切換第２ステージ（２０）の最後の変換モジュール（２２_r ）までが遅延線に接続することを特徴とする請求項１７または１８のスイッチ。
21. 前記出力第３ステージ（３０）は夫々Ｎ／Ｘ個の入力端子と１個の出力端子を有するＰ個の受動マルチプレクサまたはカプラ（３２）を含むことを特徴とする請求項１乃至２０の１に記載のスイッチ。
22. 前記時間第１ステージ（１０）は、夫々がＮ個の入力端子（Ｅ）の一つに入る一つの光パケットの波長をｒ個の使用可能な波長の内の選ばれた１つに変換するようになったＮ個の波長変換モジュール（１０２）と、夫々の前記波長変換モジュールに関連する夫々平均ｒ／Ｘ本の遅延線（１４）からなるＸ個の遅延線群をもって夫々構成されるＮ個の遅延線グループと、各々の前記波長変換モジュールの出力にあって、その前記波長変換モジュールからの各パケットをその変換された波長に従ってｒ本の関連する遅延線（１４）の１本に方向づけるようになったＮ個の波長感応受動経路指定手段（１１０）と、を含み、前記スペース切換第２ステージ（２０）は、夫々入力側でｒ個の入力端子からのｒ本の遅延線（１４）の出力端子に接続して一本の遅延線（１４）から入る光パケットの波長をＰ／Ｘ個の使用可能な波長の内の選ばれた１個に変換するようになった、Ｙ個の波長変換モジュール（２０２）で夫々構成されるｒ個のモジュールブロックと、夫々入力側で前記スペース切換第２ステージの各々の前記波長変換モジュールと関連し、出力側でスイッチのＰ／Ｘ個の出力と関連するＰ／Ｘ本の光ファイバ（２４）で夫々構成されるｒ・Ｙ個のファイバグループと、前記スペース切換第２ステージ（２０）の前記波長変換モジュール（２０２）の出力であってその前記波長変換モジュールからの各パケットをその変換された波長に従ってＰ／Ｘ個の関連する光ファイバ（２４）の内の１本に方向づけるためのｒ・Ｙ個の波長感応受動経路指定手段（２１０）と、を含み、そして前記出力第３ステージ（３０）は夫々Ｐ／Ｘ個の入力端子と１個の出力端子を有するＰ個の受動マルチプレクサまたはカプラ（３２）を含む、ことを特徴とする請求項１乃至２１の１に記載のスイッチ。
23. 各入力端子（Ｅ）は前記スペース切換第２ステージの任意のブロック（２３）に対し１個のポートのみを有することを特徴とする請求項２２のスイッチ。
24. 各入力モジュール（１２）はＸ個の出力群すなわち、Ｘ個の遅延線（１４）群であって、前記スペース切換第２ステージのモジュール（２２）を介して光ファイバ（２４）および出力モジュール（３２）を夫々Ｐ／Ｘ個の出力端子（Ｓ）で構成されるＸ個の異るグループに導く群を様々に選択することを特徴とする請求項１乃至２３の１に記載のスイッチ。
25. 前記スペース切換第２ステージ（２０）のはじめのＮ／Ｘ個のモジュール（２２）は第１形式の出力端子（Ｓ）に割当てられ、次のＮ／Ｘ個のモジュール（２２）は第２形式の出力端子（Ｓ）に割当てられて、以下同様にしてＸ個の形式の出力に割当てられることを特徴とする請求項１乃至２４の１に記載のスイッチ。
26. 前記遅延線（１４）は光ファイバであることを特徴とする請求項１乃至２５の１に記載のスイッチ。
27. 各々の前記遅延線（１４）はパケット時間の整数倍に対応することを特徴とする請求項１乃至２６の１に記載のスイッチ。
28. １６、３２および６４個の入力端子／出力端子を有するスイッチについて、使用される前記遅延線（１４）のいくつかのサイズは夫々少くともパケット時間の４１、４３および４４倍に等しいことを特徴とする請求項１乃至２７の１に記載のスイッチ。
29. 各々の前記波長変換モジュール（１００，２００）は１個の光増幅器（１０２，２０２）と、所要の経路指定に従って制御される一群のレーザ（１０４，２０４）と、の組合せにより形成されることを特徴とする請求項７、８、１３乃至１６、３２の１に記載のスイッチ。
30. 前記受動経路指定手段（１１０，２１０）は回析格子で形成されることを特徴とする請求項６乃至８、１３乃至１６、２２の１に記載のスイッチ。
31. 前記スペース切換第２ステージ（２０）のＹ個のモジュール（２２）からなるブロックの数ｒは、ｍを経路指定のコンフリクトを解決しなければならない入力当りの、パケット時間を単位とする平均時間深さを表わすものとして、２ｍ・Ｘ−１以上であることを特徴とする請求項１乃至３０の１に記載のスイッチ。
32. 前記パケットヘッダは前記時間第１ステージ（１０）で削除され、前記スペース切換第２ステージ（２０）で再書込みされることを特徴とする請求項１乃至３１の１に記載のスイッチ。
33. Ｘは２であり、前記スペース切換第２ステージ（２０）の各モジュール（２２）はスイッチの偶数出力端子または奇数出力端子に接続することを特徴とする請求項１３，１５または２２のスイッチ。
34. Ｘは１であり、前記スペース切換第２ステージ（２０）の各モジュール（２２）はスイッチの各出力端子に接続することを特徴とする請求項１３，１５または２２のスイッチ。
35. 前記時間第１ステージ（１０）はスペーススイッチングステージであり、上記時間第１ステージ（１０）のモジュール（１２）は前記スペース切換第２ステージ（２０）のモジュール（２２）の内のいくつかにのみ接続することを特徴とする請求項１乃至３４の１に記載のスイッチ。
36. 前記スペース切換第２ステージ（２０）は、夫々例えばｒ個の入力端子と１個の出力端子を有するカプラまたはマルチプレクサ（２２０）からのｒ本の関連する遅延線（１４）の出力端子にファイバ（２０１）により接続される１個の光増幅器（２０２）により形成される１個の波長変換モジュール（２００）を含むＹ＝Ｎ／ｒ個の群（２２）で夫々構成されるｒ個のブロックを含むことを特徴とする請求項１乃至３５の１に記載のスイッチ。
37. Ｐ＝Ｎであることを特徴とする請求項１乃至３６の１に記載のスイッチ。
38. Ｐ＞Ｎであることを特徴とする請求項１乃至３６の１に記載のスイッチ。
39. ｒ＝Ｎ／Ｘであることを特徴とする請求項１乃至４０の１に記載のスイッチ。
40. 前記スペース切換第２ステージ（２０）の各モジュールｉは次式で限定される形式の出力ｘ_i をアドレスすることを特徴とする請求項１乃至３９の１に記載のスイッチ：
    ｘ_i ＝Ｅ（（ｉ−１）・Ｘ／Ｎ）＋１ （ｘ_i ＝１，Ｘ）
41. 前記スペース切換第２ステージ（２０）の各モジュールｉは、出力の形式がインターディジタル、すなわち偶数および奇数である二つの出力形式が交互となっている場合には
    Ｓ_i ＝Ｘ_i ＋（ｑ−１）・Ｘ（ｑ＝１，Ｐ／Ｘ）
    で定義されるＳ_i 個の出力をアクセス出来、または各出力形式がインターディジタルでなく一連の出力に対応するものであるときは
    Ｓ_i ＝（ｘ_i −１）（Ｐ／Ｘ）＋ｑ（ｑ＝１，Ｐ／Ｘ）
    で限定されるＳ_i 個の出力をアクセス出来ることを特徴とする請求項１乃至４０の１に記記載のスイッチ。
42. 前記スペース切換第２ステージ（２０）の各モジュールｉは入力ｋ＝［ｉ−ｐ・Ｙ−１］_N ＋１（ｐ＝０，ｒ−１）に関連するｒ本の遅延線（１４）に接続することを特徴とする請求項１乃至４１の１に記載のスイッチ。
43. 各入力Ｅ_k は遅延線
    ｉ＝［ｋ＋ｐ・Ｙ−１］_N ＋１ （ｐ＝０，ｒ−１）
    を介して前記スペース切換第２ステージのモジュールｉをアドレスし、これら遅延線の長さはｐと共に増加し、そしてパケットの１とＬの間の数に対応することを特徴とする請求項１乃至４２の１に記載のスイッチ。

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