JPH0779230B2 - 電圧駆動素子の駆動回路 - Google Patents
電圧駆動素子の駆動回路Info
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- JPH0779230B2 JPH0779230B2 JP63053370A JP5337088A JPH0779230B2 JP H0779230 B2 JPH0779230 B2 JP H0779230B2 JP 63053370 A JP63053370 A JP 63053370A JP 5337088 A JP5337088 A JP 5337088A JP H0779230 B2 JPH0779230 B2 JP H0779230B2
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- JP
- Japan
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- transistor
- voltage
- circuit
- drive
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は電圧駆動素子の駆動回路に関し、詳しくは保護
回路を設けた電圧駆動素子の駆動回路に関する。
回路を設けた電圧駆動素子の駆動回路に関する。
（従来技術及び発明が解決しようとする課題） 従来の電圧駆動素子の駆動回路（以下単に駆動回路とい
う。）はオン・オフ期間の全期間に対応して正負の駆動
信号を印加するのが一般的である。しかし、起動時等に
電圧駆動素子例えば電解効果トランジスタ（以下FETと
いう）のゲート・ソース間電圧が零で、駆動回路のスイ
ッチ素子がすべてオフ状態でゲート・ソース間が開放の
とき、dv/dtの大きい電圧を印加すると、FETの分布容量
を介してゲート・ソース間電圧が上昇し、誤動作する問
題があり、この誤動作を防止するためにはゲート・ソー
ス間に数10オームの低抵抗を挿入したり、リレー回路を
挿入してインピーダンスを下げることが考えられる。
う。）はオン・オフ期間の全期間に対応して正負の駆動
信号を印加するのが一般的である。しかし、起動時等に
電圧駆動素子例えば電解効果トランジスタ（以下FETと
いう）のゲート・ソース間電圧が零で、駆動回路のスイ
ッチ素子がすべてオフ状態でゲート・ソース間が開放の
とき、dv/dtの大きい電圧を印加すると、FETの分布容量
を介してゲート・ソース間電圧が上昇し、誤動作する問
題があり、この誤動作を防止するためにはゲート・ソー
ス間に数10オームの低抵抗を挿入したり、リレー回路を
挿入してインピーダンスを下げることが考えられる。
例えば、第４図（ａ）に示す駆動回路では第４図（ｂ）
で示す駆動信号が印加される。これらの図において、FE
TQのゲートＧとソースＳ間に抵抗Ｒを介して信号VGSが
印加され、FETQは信号VGSが正の期間にオンし、信号VGS
が負の期間オフする。この駆動回路において抵抗Ｒは数
10Ωの抵抗値であるため、オン・オフの全期間にわたっ
て信号VGSを印加する必要があり、駆動パワーが増大
し、電圧駆動素子の特徴が生かされず、パルストランス
（図示せず）で絶縁した駆動回路においてはパルストラ
ンスが大形となる欠点がある。
で示す駆動信号が印加される。これらの図において、FE
TQのゲートＧとソースＳ間に抵抗Ｒを介して信号VGSが
印加され、FETQは信号VGSが正の期間にオンし、信号VGS
が負の期間オフする。この駆動回路において抵抗Ｒは数
10Ωの抵抗値であるため、オン・オフの全期間にわたっ
て信号VGSを印加する必要があり、駆動パワーが増大
し、電圧駆動素子の特徴が生かされず、パルストランス
（図示せず）で絶縁した駆動回路においてはパルストラ
ンスが大形となる欠点がある。
また、第５図に示す駆動回路では、起動時の誤動作防止
を図るために、シーケンス回路SCを設け、入力電圧，制
御電圧等を監視し、各電圧が確立した時点で、接点RY0
をオフし、第１信号としてオフ信号を入力してからオン
信号を印加する。しかし、このような駆動回路ではシー
ケンス回路SCを必要とし、またリレー回路は機械的であ
り、信頼性の問題と半導体部品に較べ高価であるなど種
々の問題点がある。
を図るために、シーケンス回路SCを設け、入力電圧，制
御電圧等を監視し、各電圧が確立した時点で、接点RY0
をオフし、第１信号としてオフ信号を入力してからオン
信号を印加する。しかし、このような駆動回路ではシー
ケンス回路SCを必要とし、またリレー回路は機械的であ
り、信頼性の問題と半導体部品に較べ高価であるなど種
々の問題点がある。
本発明は上記問題点に鑑み、電圧駆動素子の特徴を生か
し小パワーで、かつ起動時等の誤動作防止を図った保護
回路を具備した駆動回路を提供することを目的とする。
し小パワーで、かつ起動時等の誤動作防止を図った保護
回路を具備した駆動回路を提供することを目的とする。
（課題を解決するための手段） 本発明は上記目的を達成するために、トランジスタと、
該トランジスタがオンのとき電流が流れる向きになるよ
うに前記トランジスタのコレクタに接続されたダイオー
ドとからなる直列回路を電圧駆動素子のゲートとソース
間に接続し、前記トランジスタのベースとエミッタ間に
ダイオードを逆極性に並列接続し、前記トランジスタの
ベースと前記電圧駆動素子のソース間にコンデンサと抵
抗との並列回路を接続し、前記コンデンサと抵抗との並
列回路の両端にパルスの形でオン駆動信号を、前記トラ
ンジスタとダイオードとの直列回路の両端にパルスの形
でオフ駆動信号を印加することを特徴とする電圧駆動素
子の駆動回路を要旨とする。
該トランジスタがオンのとき電流が流れる向きになるよ
うに前記トランジスタのコレクタに接続されたダイオー
ドとからなる直列回路を電圧駆動素子のゲートとソース
間に接続し、前記トランジスタのベースとエミッタ間に
ダイオードを逆極性に並列接続し、前記トランジスタの
ベースと前記電圧駆動素子のソース間にコンデンサと抵
抗との並列回路を接続し、前記コンデンサと抵抗との並
列回路の両端にパルスの形でオン駆動信号を、前記トラ
ンジスタとダイオードとの直列回路の両端にパルスの形
でオフ駆動信号を印加することを特徴とする電圧駆動素
子の駆動回路を要旨とする。
（作用） 本発明の駆動回路は全てのスイッチ素子がオフのとき、
ドレイン・ソース間にdv/dtの大きい電圧が印加され、
分布容量を介してゲート・ソース間に電圧が発生しよう
とするとゲート・ソース間に挿入したトランジスタがオ
ンして電圧上昇をクランプして誤動作を防止するための
保護回路を有する駆動回路である。
ドレイン・ソース間にdv/dtの大きい電圧が印加され、
分布容量を介してゲート・ソース間に電圧が発生しよう
とするとゲート・ソース間に挿入したトランジスタがオ
ンして電圧上昇をクランプして誤動作を防止するための
保護回路を有する駆動回路である。
（実施例） 以下、図面に沿って本発明の実施例について説明する。
なお、実施例は一つの例示であって、本発明の精神を逸
脱しない範囲で種々の変更あるいは改良を行いうること
は言うまでもない。
なお、実施例は一つの例示であって、本発明の精神を逸
脱しない範囲で種々の変更あるいは改良を行いうること
は言うまでもない。
第１図は本発明の一実施例を示す回路図である。図にお
いて、Ｑは電圧駆動素子、例えばFET、１は駆動回路電
源、２は信号ONにより駆動される駆動用スイッチ素子、
３は絶縁用のパルストランス、４は前記信号ONと同期し
てオンするスイッチ素子、例えばトランジスタ、５は保
護回路、６は信号OFFにより駆動される駆動用スイッチ
素子、７は絶縁用のパルストランス、８は前記信号OFF
と同期してオンするスイッチ素子、例えばトランジスタ
である。
いて、Ｑは電圧駆動素子、例えばFET、１は駆動回路電
源、２は信号ONにより駆動される駆動用スイッチ素子、
３は絶縁用のパルストランス、４は前記信号ONと同期し
てオンするスイッチ素子、例えばトランジスタ、５は保
護回路、６は信号OFFにより駆動される駆動用スイッチ
素子、７は絶縁用のパルストランス、８は前記信号OFF
と同期してオンするスイッチ素子、例えばトランジスタ
である。
以下に第２図の各部波形図を参照して回路動作について
説明する。第２図の（Ａ）はパルスの形の信号ON、
（Ｂ）はパルスの形の信号OFF,（Ｃ）の実線はコンデン
サC0,破線はゲートＧとソースＳ間の電圧波形である。
説明する。第２図の（Ａ）はパルスの形の信号ON、
（Ｂ）はパルスの形の信号OFF,（Ｃ）の実線はコンデン
サC0,破線はゲートＧとソースＳ間の電圧波形である。
いま、起動時等駆動回路の全てのスイッチ素子がオフの
とき、ドレイン・ソース間にdv/dtの大きい電圧がFETQ
に印加され、分布容量を介してゲートＧとソースＳ間に
電圧が発生しようとするとダーリントン接続されたトラ
ンジスタQ0とQ1とがオンし電圧上昇をクランプして誤動
作を防止する。定常動作時は信号ONによりスイッチ素子
２がオンするとトランジスタ４も同期してオンしコンデ
ンサC0の充電とダイオードD0を介してFETQのゲートＧと
ソースＳ間の容量Cgsを充電アップしてFETQを導通さ
せ、スイッチ素子２がオフ後はトランジスタ４も同期し
てオフし、コンデンサC0と抵抗R0の時定数で減少するが
動作周波数に較べて充分大きく設定すれば、導通を保持
する。このときトランジスタQ0,Q1のベース・エミッタ
電圧は逆バイアス状態、又は順方向オン電圧以下でオフ
状態を保持し、ゲートＧとソースＳ間のインピーダンス
はコンデンサC0と抵抗R0が接続されたのと等価である。
次に信号OFFによりスイッチ６がオンするとトランジス
タ８も同期してオンし、ダイオードD0を介してコンデン
サC0を逆充電し、またゲートＧとソースＳ間の容量Cgs
を逆充電してFETQを非導通にする。
とき、ドレイン・ソース間にdv/dtの大きい電圧がFETQ
に印加され、分布容量を介してゲートＧとソースＳ間に
電圧が発生しようとするとダーリントン接続されたトラ
ンジスタQ0とQ1とがオンし電圧上昇をクランプして誤動
作を防止する。定常動作時は信号ONによりスイッチ素子
２がオンするとトランジスタ４も同期してオンしコンデ
ンサC0の充電とダイオードD0を介してFETQのゲートＧと
ソースＳ間の容量Cgsを充電アップしてFETQを導通さ
せ、スイッチ素子２がオフ後はトランジスタ４も同期し
てオフし、コンデンサC0と抵抗R0の時定数で減少するが
動作周波数に較べて充分大きく設定すれば、導通を保持
する。このときトランジスタQ0,Q1のベース・エミッタ
電圧は逆バイアス状態、又は順方向オン電圧以下でオフ
状態を保持し、ゲートＧとソースＳ間のインピーダンス
はコンデンサC0と抵抗R0が接続されたのと等価である。
次に信号OFFによりスイッチ６がオンするとトランジス
タ８も同期してオンし、ダイオードD0を介してコンデン
サC0を逆充電し、またゲートＧとソースＳ間の容量Cgs
を逆充電してFETQを非導通にする。
スイッチ６がオフ後はトランジスタ８も同期してオフ
し、コンデンサC0,容量Cgsと抵抗R0の時定数で減少す
る。このときダイオードD1は逆バイアスされオフを維持
しゲートＧとソースＳ間のインピーダンスはコンデンサ
C0,抵抗R0が接続されたのと等価である。このように、
動作状態に於いてはトランジスタQ0,Q1,ダイオードD1の
直列回路は常にオフ状態でゲートＧとソースＳ間のイン
ピーダンスの低下を招かず駆動パワーを増大させる必要
がない。
し、コンデンサC0,容量Cgsと抵抗R0の時定数で減少す
る。このときダイオードD1は逆バイアスされオフを維持
しゲートＧとソースＳ間のインピーダンスはコンデンサ
C0,抵抗R0が接続されたのと等価である。このように、
動作状態に於いてはトランジスタQ0,Q1,ダイオードD1の
直列回路は常にオフ状態でゲートＧとソースＳ間のイン
ピーダンスの低下を招かず駆動パワーを増大させる必要
がない。
なお、第１図の実施例はＮチャンネルの電圧駆動素子に
ついて説明したが、第３図に示すようにＰチャンネルの
電圧駆動素子について、トランジスタの選択とダイオー
ドの組合せを変更することにより実施できることは明ら
かである。また、第３図において、第１図と同一機能を
有する素子は同一符号を付したもので説明は省略する。
ついて説明したが、第３図に示すようにＰチャンネルの
電圧駆動素子について、トランジスタの選択とダイオー
ドの組合せを変更することにより実施できることは明ら
かである。また、第３図において、第１図と同一機能を
有する素子は同一符号を付したもので説明は省略する。
なお、トランジスタQ0及びQ1をダーリントン接続したの
は設計上の問題で必要に応じて１個のトランジスタとす
ることも可能である。
は設計上の問題で必要に応じて１個のトランジスタとす
ることも可能である。
（発明の効果） 以上説明したように、本発明によれば、トランジスタ
と、該トランジスタがオンのとき電流が流れる向きにな
るように前記トランジスタのコレクタに接続されたダイ
オードとからなる直列回路を電圧駆動素子のゲートとソ
ース間に接続し、前記トランジスタのベースとエミッタ
間にダイオードを逆極性に並列接続し、前記トランジス
タのベースと前記電圧駆動素子のソース間にコンデンサ
と抵抗との並列回路を接続し、前記コンデンサと抵抗と
の並列回路の両端にパルスの形でオン駆動信号を、前記
トランジスタとダイオードとの直列回路の両端にパルス
の形でオフ駆動信号を印加することにより、 （イ）本発明はコンデンサと抵抗との並列回路の両端に
パルスの形でオン駆動信号を、トランジスタとダイオー
ドとの直列回路の両端にパルスの形でオフ駆動信号をそ
れぞれ印加するのみであるので、比較的低い周波数で駆
動する場合にも小形のパルストランスを使用することが
できる。
と、該トランジスタがオンのとき電流が流れる向きにな
るように前記トランジスタのコレクタに接続されたダイ
オードとからなる直列回路を電圧駆動素子のゲートとソ
ース間に接続し、前記トランジスタのベースとエミッタ
間にダイオードを逆極性に並列接続し、前記トランジス
タのベースと前記電圧駆動素子のソース間にコンデンサ
と抵抗との並列回路を接続し、前記コンデンサと抵抗と
の並列回路の両端にパルスの形でオン駆動信号を、前記
トランジスタとダイオードとの直列回路の両端にパルス
の形でオフ駆動信号を印加することにより、 （イ）本発明はコンデンサと抵抗との並列回路の両端に
パルスの形でオン駆動信号を、トランジスタとダイオー
ドとの直列回路の両端にパルスの形でオフ駆動信号をそ
れぞれ印加するのみであるので、比較的低い周波数で駆
動する場合にも小形のパルストランスを使用することが
できる。
（ロ）本発明はオフ駆動信号によりFETをオフしている
のでFETに充分な逆バイアスを印加することができる。
のでFETに充分な逆バイアスを印加することができる。
（ハ）小パワーによる電圧駆動素子の駆動を損なうこと
なく、起動時等の誤動作の防止を図ることができる。
なく、起動時等の誤動作の防止を図ることができる。
等の効果を有する。
第１図は本発明の一実施例の回路図、第２図は第１図の
各部波形図、第３図は本発明の他の実施例、第４図
（ａ）及び（ｂ）は従来の駆動回路の一例、第５図は従
来の駆動回路の他の例である。 Ｑ……電圧駆動素子、１……駆動回路電源、2,6……駆
動用スイッチ素子、3,7……パルストランス、4,8……ス
イッチ素子、５……保護回路。
各部波形図、第３図は本発明の他の実施例、第４図
（ａ）及び（ｂ）は従来の駆動回路の一例、第５図は従
来の駆動回路の他の例である。 Ｑ……電圧駆動素子、１……駆動回路電源、2,6……駆
動用スイッチ素子、3,7……パルストランス、4,8……ス
イッチ素子、５……保護回路。
Claims (1)
- 【請求項１】トランジスタと、該トランジスタがオンの
とき電流が流れる向きになるように前記トランジスタの
コレクタに接続されたダイオードとからなる直列回路を
電圧駆動素子のゲートとソース間に接続し、前記トラン
ジスタのベースとエミッタ間にダイオードを逆極性に並
列接続し、前記トランジスタのベースと前記電圧駆動素
子のソース間にコンデンサと抵抗との並列回路を接続
し、前記コンデンサと抵抗との並列回路の両端にパルス
の形でオン駆動信号を、前記トランジスタとダイオード
との直列回路の両端にパルスの形でオフ駆動信号を印加
することを特徴とする電圧駆動素子の駆動回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053370A JPH0779230B2 (ja) | 1988-03-07 | 1988-03-07 | 電圧駆動素子の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63053370A JPH0779230B2 (ja) | 1988-03-07 | 1988-03-07 | 電圧駆動素子の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01227521A JPH01227521A (ja) | 1989-09-11 |
| JPH0779230B2 true JPH0779230B2 (ja) | 1995-08-23 |
Family
ID=12940930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63053370A Expired - Lifetime JPH0779230B2 (ja) | 1988-03-07 | 1988-03-07 | 電圧駆動素子の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779230B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4151163B2 (ja) * | 1999-07-08 | 2008-09-17 | 株式会社豊田自動織機 | Ｍｏｓトランジスタのドライブ回路 |
| JP2014150654A (ja) * | 2013-01-31 | 2014-08-21 | Kikusui Electr0Nics Corp | ゲート駆動回路 |
| GB2511846B (en) * | 2013-03-15 | 2017-07-26 | Eisergy Ltd | A gate drive circuit for a semiconductor switch |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4423341A (en) * | 1981-01-02 | 1983-12-27 | Sperry Corporation | Fast switching field effect transistor driver circuit |
-
1988
- 1988-03-07 JP JP63053370A patent/JPH0779230B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01227521A (ja) | 1989-09-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080823 Year of fee payment: 13 |