JPH075937A - 突入電流防止回路 - Google Patents
突入電流防止回路Info
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- JPH075937A JPH075937A JP14796893A JP14796893A JPH075937A JP H075937 A JPH075937 A JP H075937A JP 14796893 A JP14796893 A JP 14796893A JP 14796893 A JP14796893 A JP 14796893A JP H075937 A JPH075937 A JP H075937A
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Abstract
(57)【要約】
【目的】突入電流防止回路において、直流電源から負荷
回路のコンデンサ等への突入電流を所定時間のみ抑制す
る機能と、入力電源から負荷への回路を遮断するスイッ
チ機能を備えた回路を提供する。 【構成】直流電源１からコンデンサ入力の負荷３への突
入電流を制限する抵抗６と、この抵抗と直流電源１との
間に直列接続されるゲートＧ１を有する第１の半導体素
子４と、直列接続された抵抗６と第１の半導体素子４と
並列に接続されゲートＧ１Ａを有する第２の半導体素子
５Ａと、ゲートＧ１およびＧ１Ａへ制御信号を供給する
バイアス回路１２とを有し、このバイアス回路が接地電
位を出力すると第１の半導体素子のゲートＧ１を制御し
てほぼ導通状態にし、Ｇ１Ａへの制御信号を定電流素子
８を通して第２の半導体素子５のゲートＧ１ＡをＧ１へ
の制御信号より所定の遅延時間を保持して制御して導通
状態にする。
回路のコンデンサ等への突入電流を所定時間のみ抑制す
る機能と、入力電源から負荷への回路を遮断するスイッ
チ機能を備えた回路を提供する。 【構成】直流電源１からコンデンサ入力の負荷３への突
入電流を制限する抵抗６と、この抵抗と直流電源１との
間に直列接続されるゲートＧ１を有する第１の半導体素
子４と、直列接続された抵抗６と第１の半導体素子４と
並列に接続されゲートＧ１Ａを有する第２の半導体素子
５Ａと、ゲートＧ１およびＧ１Ａへ制御信号を供給する
バイアス回路１２とを有し、このバイアス回路が接地電
位を出力すると第１の半導体素子のゲートＧ１を制御し
てほぼ導通状態にし、Ｇ１Ａへの制御信号を定電流素子
８を通して第２の半導体素子５のゲートＧ１ＡをＧ１へ
の制御信号より所定の遅延時間を保持して制御して導通
状態にする。
Description
【０００１】
【産業上の利用分野】本発明は突入電流防止回路に関
し、特にコンデンサ入力等のスイッチングレギュレータ
に直流電源を投入する際に発生する突入電流制限用抵抗
の保護及び入力電圧・電流の遮断を行うことができる改
良された突入電流防止回路に関する。
し、特にコンデンサ入力等のスイッチングレギュレータ
に直流電源を投入する際に発生する突入電流制限用抵抗
の保護及び入力電圧・電流の遮断を行うことができる改
良された突入電流防止回路に関する。
【０００２】
【従来の技術】従来、この種の突入電流防止回路は、図
４の回路本体１０３に示すように、１次電源１からスイ
ッチ２を投入してスイッチングレギュレータ（以下ＳＲ
という）３に電源を供給する際に、ＳＲ３の入力がコン
デンサ（図示せず）入力のために突入電流が発生する。
この突入電流を制限するために抵抗６を接続している。
一方、突入電流であるコンデンサへのチャージ電流が終
了した時点では、導通回路１０４が動作して抵抗６の電
圧降下回避のためにバイパス回路を形成する必要があ
る。ここで導通回路１０４動作の時定数はコンデンサ
（Ｃ）７，抵抗（Ｒ）９で定められ抵抗（Ｒ）１３の電
位を立上げてＭＯＳＦＥＴ５のゲートＧ１を制御してＭ
ＯＳＦＥＴ５のソースＳ、ドレインＤ間を導通状態にす
る。この動作のタイムシーケンスを図５（ａ），
（ｂ），（ｃ）により説明する。図５（ａ）に示すよう
にスイッチ２が時間ｔ０でオンとなり、ＳＲ３のコンデ
ンサの充電完了時間をｔ１ａとし、ＭＯＳＦＥＴ５のオ
ン時間をｔ２ａ、ＳＲ３のオン時間をｔ３ａとする。し
かし実際には導通回路１０４には、特にＣ７の２次突入
電流があるので、導通の立上りに不確定要素があり、最
悪の場合にＳＲ３の立上り時間後にＣ７への２次突入電
流がずれ込むことがある。この場合にはバイパスの動作
が遅れて抵抗Ｒ６の電圧降下が回避されなかった。
４の回路本体１０３に示すように、１次電源１からスイ
ッチ２を投入してスイッチングレギュレータ（以下ＳＲ
という）３に電源を供給する際に、ＳＲ３の入力がコン
デンサ（図示せず）入力のために突入電流が発生する。
この突入電流を制限するために抵抗６を接続している。
一方、突入電流であるコンデンサへのチャージ電流が終
了した時点では、導通回路１０４が動作して抵抗６の電
圧降下回避のためにバイパス回路を形成する必要があ
る。ここで導通回路１０４動作の時定数はコンデンサ
（Ｃ）７，抵抗（Ｒ）９で定められ抵抗（Ｒ）１３の電
位を立上げてＭＯＳＦＥＴ５のゲートＧ１を制御してＭ
ＯＳＦＥＴ５のソースＳ、ドレインＤ間を導通状態にす
る。この動作のタイムシーケンスを図５（ａ），
（ｂ），（ｃ）により説明する。図５（ａ）に示すよう
にスイッチ２が時間ｔ０でオンとなり、ＳＲ３のコンデ
ンサの充電完了時間をｔ１ａとし、ＭＯＳＦＥＴ５のオ
ン時間をｔ２ａ、ＳＲ３のオン時間をｔ３ａとする。し
かし実際には導通回路１０４には、特にＣ７の２次突入
電流があるので、導通の立上りに不確定要素があり、最
悪の場合にＳＲ３の立上り時間後にＣ７への２次突入電
流がずれ込むことがある。この場合にはバイパスの動作
が遅れて抵抗Ｒ６の電圧降下が回避されなかった。
【０００３】
【発明が解決しようとする課題】上述した従来の突入電
流防止回路では、ＭＯＳＦＥＴ５のゲートの立上り電圧
が遅れることによりＭＯＳＦＥＴがオフ状態の時には、
突入電流制限用抵抗（Ｒ６）に、スイッチングレギュレ
ータへの入力電流が流れ、最悪の場合には焼損する欠点
があった。
流防止回路では、ＭＯＳＦＥＴ５のゲートの立上り電圧
が遅れることによりＭＯＳＦＥＴがオフ状態の時には、
突入電流制限用抵抗（Ｒ６）に、スイッチングレギュレ
ータへの入力電流が流れ、最悪の場合には焼損する欠点
があった。
【０００４】
【課題を解決するための手段】本発明の突入電流防止回
路は直流電源からコンデンサ入力等の負荷への突入電流
を制限する抵抗と、この抵抗と前記直流電源との間に直
列接続される外部からの第１の制御信号を入力するゲー
トを有する第１の半導体素子と、直列接続された前記抵
抗と前記第１の半導体素子と並列に接続され外部からの
第２の制御信号を入力するゲートを有する第２の半導体
素子と、前記第１および第２の制御信号を供給するバイ
アス回路とを有し、前記バイアス回路が前記第１および
第２の制御信号である接地電位を出力すると前記第１の
半導体素子のゲートを制御して導通状態にし、前記第２
の制御信号を定電流素子を通して前記第２の半導体素子
のゲートを前記第１の制御信号より所定の遅延時間を保
持して制御し、導通状態にすることを特徴とする。
路は直流電源からコンデンサ入力等の負荷への突入電流
を制限する抵抗と、この抵抗と前記直流電源との間に直
列接続される外部からの第１の制御信号を入力するゲー
トを有する第１の半導体素子と、直列接続された前記抵
抗と前記第１の半導体素子と並列に接続され外部からの
第２の制御信号を入力するゲートを有する第２の半導体
素子と、前記第１および第２の制御信号を供給するバイ
アス回路とを有し、前記バイアス回路が前記第１および
第２の制御信号である接地電位を出力すると前記第１の
半導体素子のゲートを制御して導通状態にし、前記第２
の制御信号を定電流素子を通して前記第２の半導体素子
のゲートを前記第１の制御信号より所定の遅延時間を保
持して制御し、導通状態にすることを特徴とする。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例の回路図、図２（ａ），
（ｂ）は図１の実施例の説明図、図３（ａ），（ｂ）は
図１のバイアス回路の回路図である。
る。図１は、本発明の一実施例の回路図、図２（ａ），
（ｂ）は図１の実施例の説明図、図３（ａ），（ｂ）は
図１のバイアス回路の回路図である。
【０００６】図１の実施例において、抵抗６および直列
に接続されたＭＯＳＦＥＴ４により構成された電流制限
回路１０１は、１次電源１を投入時のスイッチングレギ
ュレータ３への突入電流は後述するように一定値に抑制
する。次に電流制限回路１０１に並列に接続された導通
回路１０２は、Ｃ７の両端電圧がＭＯＳＦＥＴ５Ａゲー
ト・ソース間のオン電圧Ｖｔｈに達した時間ｔになった
ときにＭＯＳＦＥＴ５が導通となる。この時間ｔはｔ＝
（Ｖｔｈ／ｉ）・Ｃで表される。なおＣはコンデンサ７
の容量、ｉは定電流素子８の一定電流である。
に接続されたＭＯＳＦＥＴ４により構成された電流制限
回路１０１は、１次電源１を投入時のスイッチングレギ
ュレータ３への突入電流は後述するように一定値に抑制
する。次に電流制限回路１０１に並列に接続された導通
回路１０２は、Ｃ７の両端電圧がＭＯＳＦＥＴ５Ａゲー
ト・ソース間のオン電圧Ｖｔｈに達した時間ｔになった
ときにＭＯＳＦＥＴ５が導通となる。この時間ｔはｔ＝
（Ｖｔｈ／ｉ）・Ｃで表される。なおＣはコンデンサ７
の容量、ｉは定電流素子８の一定電流である。
【０００７】この動作を図２のタイムシーケンス説明
図、および図３の回路図により説明する。まず、図２
（ａ）は前述の図５（ａ）に相当する説明図であり、前
述した時間ｔを付記している。本発明の定性的な原理は
従来の電源投入用のスイッチ２に代ってバイアス回路１
２を設けて電流制限回路１０１のＭＯＳＦＥＴ４を初め
に動作させ、ＳＲ３への突入電流が終了した時間ｔ１後
に速やかに導通回路１０２のＭＯＳＦＥＴ５Ａを動作さ
せてバイパス回路を形成することにある。すなわち図２
（ｂ）に示すとおり、ＳＲ３への電圧は突入電流の開始
時点ｔ０から序々に立上り、ＳＲ３内のコンデンサへの
充電完了時間ｔ１でＳＲ３への入力電圧、すなわち定常
動作電圧になるように動作する。次に前述の動作を制御
するバイアス回路１２は、第１の実施例としては図３
（ａ）に示すように、Ｔｒ１２Ａのベースにオン信号を
入力するとショート状態となり、電流制御回路１０１の
ＭＯＳＦＥＴ４のゲートＧ１を直ちに制御し、抵抗Ｒ６
を介してＳＲ３のＣをチャージする。次に導通回路１０
２のＭＯＳＦＥＴ５のゲートＧ１Ａに対しては定電流ダ
イオード８を介してＲ９と定電流ダイオード８の定電流
に対応する分圧電圧がかかるのでＣ７の放電が従来例よ
り速くなり、ほぼ前述した時間ｔでＭＯＳＦＥＴ５Ａが
導通状態になる。
図、および図３の回路図により説明する。まず、図２
（ａ）は前述の図５（ａ）に相当する説明図であり、前
述した時間ｔを付記している。本発明の定性的な原理は
従来の電源投入用のスイッチ２に代ってバイアス回路１
２を設けて電流制限回路１０１のＭＯＳＦＥＴ４を初め
に動作させ、ＳＲ３への突入電流が終了した時間ｔ１後
に速やかに導通回路１０２のＭＯＳＦＥＴ５Ａを動作さ
せてバイパス回路を形成することにある。すなわち図２
（ｂ）に示すとおり、ＳＲ３への電圧は突入電流の開始
時点ｔ０から序々に立上り、ＳＲ３内のコンデンサへの
充電完了時間ｔ１でＳＲ３への入力電圧、すなわち定常
動作電圧になるように動作する。次に前述の動作を制御
するバイアス回路１２は、第１の実施例としては図３
（ａ）に示すように、Ｔｒ１２Ａのベースにオン信号を
入力するとショート状態となり、電流制御回路１０１の
ＭＯＳＦＥＴ４のゲートＧ１を直ちに制御し、抵抗Ｒ６
を介してＳＲ３のＣをチャージする。次に導通回路１０
２のＭＯＳＦＥＴ５のゲートＧ１Ａに対しては定電流ダ
イオード８を介してＲ９と定電流ダイオード８の定電流
に対応する分圧電圧がかかるのでＣ７の放電が従来例よ
り速くなり、ほぼ前述した時間ｔでＭＯＳＦＥＴ５Ａが
導通状態になる。
【０００８】図３（ｂ）はバイアス回路１２の他の回路
例であり、電源投入用のオン信号をＴｒ１２Ａのベース
に印加してＴｒ１２Ａをショート状態とし、電流制限回
路１０１のＭＯＳＦＥＴ４をオンにする。また、このオ
ン信号はディレイ回路１３で時間ｔより少ない遅延時間
を与えてＴｒ１２Ｂのベースを制御してＴｒ１２Ｂをシ
ョート状態にする。導通回路１０２のＭＯＳＦＥＴ５Ａ
のゲートＧ１Ａは、この遅延を受けた制限電流でオンと
なりバイパス動作を行う。したがって図２（ａ）で説明
した時間ｔはディレイ回路１３の調整により確実に最適
値に設定することができる。なお、バイアス回路１２へ
のオン信号がない場合には、図３（ａ）のＴｒ１２Ａお
よび図３（ｂ）のＴｒ１２Ａ，Ｔｒ１２Ｂはオフとなる
ので、ＭＯＳＦＥＴ４および５はともにカットオフとな
りスイッチングレギュレータ３への電流を遮断すること
ができる。
例であり、電源投入用のオン信号をＴｒ１２Ａのベース
に印加してＴｒ１２Ａをショート状態とし、電流制限回
路１０１のＭＯＳＦＥＴ４をオンにする。また、このオ
ン信号はディレイ回路１３で時間ｔより少ない遅延時間
を与えてＴｒ１２Ｂのベースを制御してＴｒ１２Ｂをシ
ョート状態にする。導通回路１０２のＭＯＳＦＥＴ５Ａ
のゲートＧ１Ａは、この遅延を受けた制限電流でオンと
なりバイパス動作を行う。したがって図２（ａ）で説明
した時間ｔはディレイ回路１３の調整により確実に最適
値に設定することができる。なお、バイアス回路１２へ
のオン信号がない場合には、図３（ａ）のＴｒ１２Ａお
よび図３（ｂ）のＴｒ１２Ａ，Ｔｒ１２Ｂはオフとなる
ので、ＭＯＳＦＥＴ４および５はともにカットオフとな
りスイッチングレギュレータ３への電流を遮断すること
ができる。
【０００９】
【発明の効果】以上説明したように本発明は、突入電流
制限回路の抵抗に直列接続したＭＯＳＦＥＴと、この電
流制限回路に並列に接続される導通回路と、バイアス回
路とを備えることにより、スイッチングレギュレータ動
作時の突入電流を防止することができる。さらに、バイ
アス回路をオフとすることでスイッチングレギュレータ
への入力電圧を遮断させるスイッチ回路も実現できる効
果もある。
制限回路の抵抗に直列接続したＭＯＳＦＥＴと、この電
流制限回路に並列に接続される導通回路と、バイアス回
路とを備えることにより、スイッチングレギュレータ動
作時の突入電流を防止することができる。さらに、バイ
アス回路をオフとすることでスイッチングレギュレータ
への入力電圧を遮断させるスイッチ回路も実現できる効
果もある。
【図１】本発明の一実施例の回路図である。
【図２】図１の実施例の説明図である。
【図３】図１の実施例のバイアス回路図（ａ）および別
の形式の回路図（ｂ）である。
の形式の回路図（ｂ）である。
【図４】従来の突入電流防止回路の回路図である。
【図５】従来例の説明図である。
１ １次電源 ２ スイッチ ３ スイッチングレギュレータ（ＳＲ） ４，５ ＭＯＳＦＥＴ ６，９，１０，１１ 抵抗 ７ コンデンサ ８ 定電流ダイオード １２ バイアス回路 １３ ディレイ回路 １０１ 電流制限回路 １０２ 導通回路
Claims (4)
- 【請求項１】 直流電源からコンデンサ入力等の負荷へ
の突入電流を制限する抵抗と、この抵抗と前記直流電源
との間に直列接続される外部からの第１の制御信号を入
力するゲートを有する第１の半導体素子と、直列接続さ
れた前記抵抗と前記第１の半導体素子と並列に接続され
外部からの第２の制御信号を入力するゲートを有する第
２の半導体素子と、前記第１および第２の制御信号を供
給するバイアス回路とを有し、前記バイアス回路が前記
第１および第２の制御信号である接地電位を出力すると
前記第１の半導体素子のゲートを制御して導通状態に
し、前記第２の制御信号を定電流素子を通して前記第２
の半導体素子のゲートを前記第１の制御信号より所定の
遅延時間を保持して制御し、導通状態にすることを特徴
とする突入電流防止回路。 - 【請求項２】 前記バイアス回路が前記第１の制御信号
に対して所定の遅延時間を前記第２の制御信号に与える
遅延回路を備えていることを特徴とする請求項１記載の
突入電流防止回路。 - 【請求項３】 前記第１および第２の半導体素子がＭＯ
Ｓ型電界効果トランジスタであることを特徴とする請求
項１記載の突入電流防止回路。 - 【請求項４】 前記バイアス回路の前記第１および第２
の制御信号が開放信号を出力する場合に前記第１および
第２の半導体素子の電流を遮断することを特徴とする請
求項１記載の突入電流防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05147968A JP3095102B2 (ja) | 1993-06-18 | 1993-06-18 | 突入電流防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05147968A JP3095102B2 (ja) | 1993-06-18 | 1993-06-18 | 突入電流防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH075937A true JPH075937A (ja) | 1995-01-10 |
| JP3095102B2 JP3095102B2 (ja) | 2000-10-03 |
Family
ID=15442176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05147968A Expired - Lifetime JP3095102B2 (ja) | 1993-06-18 | 1993-06-18 | 突入電流防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3095102B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003018822A (ja) * | 2001-04-24 | 2003-01-17 | Seiko Instruments Inc | チャージポンプ用ラッシュカレント制限回路 |
| JP2007236012A (ja) * | 2005-03-18 | 2007-09-13 | Ricoh Co Ltd | 電源スイッチ回路 |
| KR100979085B1 (ko) * | 2002-11-05 | 2010-08-31 | 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 | 집적 돌입 전류 제한기 회로 및 방법 |
| KR100979086B1 (ko) * | 2002-11-12 | 2010-08-31 | 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 | 집적 돌입 전류 제한기 회로 및 방법 |
| CN101926080A (zh) * | 2007-12-21 | 2010-12-22 | 高通股份有限公司 | 使用开关电路提供电力的系统和方法 |
| JP2011259531A (ja) * | 2010-06-04 | 2011-12-22 | Denso Corp | インバータ回路 |
| JP2016116289A (ja) * | 2014-12-12 | 2016-06-23 | 株式会社東芝 | 同期機の励磁装置および励磁停止方法 |
| US20160303657A1 (en) * | 2013-11-25 | 2016-10-20 | United Technologies Corporation | Method of manufacturing a hybrid cylindral structure |
| JP2022539927A (ja) * | 2018-08-22 | 2022-09-14 | エルジー イノテック カンパニー リミテッド | 太陽光連係システム用ｄｃ－ｄｃコンバータ |
-
1993
- 1993-06-18 JP JP05147968A patent/JP3095102B2/ja not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100979085B1 (ko) * | 2002-11-05 | 2010-08-31 | 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 | 집적 돌입 전류 제한기 회로 및 방법 |
| KR100979086B1 (ko) * | 2002-11-12 | 2010-08-31 | 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 | 집적 돌입 전류 제한기 회로 및 방법 |
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| CN101926080A (zh) * | 2007-12-21 | 2010-12-22 | 高通股份有限公司 | 使用开关电路提供电力的系统和方法 |
| JP2011508582A (ja) * | 2007-12-21 | 2011-03-10 | クゥアルコム・インコーポレイテッド | スイッチング回路を使用して、電力を提供するシステムと方法 |
| JP2011259531A (ja) * | 2010-06-04 | 2011-12-22 | Denso Corp | インバータ回路 |
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| US20190337057A1 (en) * | 2013-11-25 | 2019-11-07 | United Technologies Corporation | Method of manufacturing a hybrid cylindrical structure |
| US10888927B2 (en) | 2013-11-25 | 2021-01-12 | Raytheon Technologies Corporation | Method of manufacturing a hybrid cylindrical structure |
| JP2016116289A (ja) * | 2014-12-12 | 2016-06-23 | 株式会社東芝 | 同期機の励磁装置および励磁停止方法 |
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| US12047000B2 (en) | 2018-08-22 | 2024-07-23 | Lg Innotek Co., Ltd. | DC-DC converter for solar-linked system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3095102B2 (ja) | 2000-10-03 |
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