JPH0777341B2 - インタフェ−ス回路 - Google Patents
インタフェ−ス回路Info
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- JPH0777341B2 JPH0777341B2 JP62185905A JP18590587A JPH0777341B2 JP H0777341 B2 JPH0777341 B2 JP H0777341B2 JP 62185905 A JP62185905 A JP 62185905A JP 18590587 A JP18590587 A JP 18590587A JP H0777341 B2 JPH0777341 B2 JP H0777341B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOSトランジスタにより構成されたロジック回
路からバイポーラトランジスタにより構成されたスイッ
チング回路への信号の伝達を行なうためのインタフェー
ス回路に関する。
路からバイポーラトランジスタにより構成されたスイッ
チング回路への信号の伝達を行なうためのインタフェー
ス回路に関する。
第４図は、この種のインタフェース回路の従来例の回路
図である。
図である。
このインタフェース回路20は、MOSロジック回路１とバ
イポーラスイッチング回路３との間に設けられ、CMOSイ
ンバータ21,22と、各インバータ21,22の出力端に一端が
それぞれ接続された電流制限用抵抗16a,16bと、各抵抗1
6a,16bの他端にベースがそれぞれ接続されたエミッタ接
地NPNトランジスタ17a,17bと、各NPNトランジスタ17a,1
7bのコレクタと電源VCCとの間に設けられた定電流源18
a,18bとからなっている。また、MOSロジック回路１およ
びCMOSインバータ21,22の電源電圧VDDは5Vであり、NPN
トランジスタ17a,17bおよびバイポーラスイッチング回
路３の電源電圧VCCは40Vと高電圧であり、NPNトランジ
スタ17a,17bは高耐圧構造となっている。このため、低
耐圧のMOSロジック回路で高耐圧のバイポーラスイッチ
ング回路を駆動できる。なお、本従来例は、半導体チッ
プに集積されている。
イポーラスイッチング回路３との間に設けられ、CMOSイ
ンバータ21,22と、各インバータ21,22の出力端に一端が
それぞれ接続された電流制限用抵抗16a,16bと、各抵抗1
6a,16bの他端にベースがそれぞれ接続されたエミッタ接
地NPNトランジスタ17a,17bと、各NPNトランジスタ17a,1
7bのコレクタと電源VCCとの間に設けられた定電流源18
a,18bとからなっている。また、MOSロジック回路１およ
びCMOSインバータ21,22の電源電圧VDDは5Vであり、NPN
トランジスタ17a,17bおよびバイポーラスイッチング回
路３の電源電圧VCCは40Vと高電圧であり、NPNトランジ
スタ17a,17bは高耐圧構造となっている。このため、低
耐圧のMOSロジック回路で高耐圧のバイポーラスイッチ
ング回路を駆動できる。なお、本従来例は、半導体チッ
プに集積されている。
次に、本従来例の動作を説明する。
MOSロジック回路１の出力信号VIN1がハイレベルとなる
と、CMOSインバータ21を構成すNMOSトランジスタ15aが
オンし、NPNトランジスタ17aのベース電位はローレベル
となり、NPNトランジスタ17aはオフする。すると、この
NPNトランジスタ17aのコレクタ電位がハイレベルとな
り、バイポーラスイッチング回路を構成するNPNトラン
ジスタ19aをオンさせ、信号の伝達が行なわれる。
と、CMOSインバータ21を構成すNMOSトランジスタ15aが
オンし、NPNトランジスタ17aのベース電位はローレベル
となり、NPNトランジスタ17aはオフする。すると、この
NPNトランジスタ17aのコレクタ電位がハイレベルとな
り、バイポーラスイッチング回路を構成するNPNトラン
ジスタ19aをオンさせ、信号の伝達が行なわれる。
一方、入力信号VIN1がローレベルとなると、CMOSインバ
ータ21を構成するPMOSトランジスタ14aがオンし、電源V
DDから、PMOSトランジスタ14a,電流制限用抵抗16aを介
してNPNトランジスタ17aのベースに電流が供給され、こ
れがオンする。すると、NPNトランジスタ17aのコレクタ
電位はローレベルとなり、バイポーラスイッチング回路
を構成するNPNトランジスタ19aはオフし、信号の伝達が
行なわれる。なお、入力信号VIN2を受ける回路の動作も
同様である。
ータ21を構成するPMOSトランジスタ14aがオンし、電源V
DDから、PMOSトランジスタ14a,電流制限用抵抗16aを介
してNPNトランジスタ17aのベースに電流が供給され、こ
れがオンする。すると、NPNトランジスタ17aのコレクタ
電位はローレベルとなり、バイポーラスイッチング回路
を構成するNPNトランジスタ19aはオフし、信号の伝達が
行なわれる。なお、入力信号VIN2を受ける回路の動作も
同様である。
上述した従来のインタフェース回路は、入力信号V
IN1（VIN2）がハイレベルとなりCMOSインバータ21（2
2）を構成するPMOSトランジスタ14a（14b）がオンした
ときに、NPNトランジスタ17a（17b）のベースに供給さ
れる電流を所定電流に制限するための電流制限用抵抗16
a（16b）の抵抗値がかなり大きくなり、さらに、MOSロ
ジック回路１からの入力信号数の増加に対応して、この
電流制限用抵抗16a（16b）の数も増加するので、結果的
に、半導体チップにおける電流制限用抵抗16a（16b）の
専有面積が増大してチップ面積の増加を招くという欠点
がある。
IN1（VIN2）がハイレベルとなりCMOSインバータ21（2
2）を構成するPMOSトランジスタ14a（14b）がオンした
ときに、NPNトランジスタ17a（17b）のベースに供給さ
れる電流を所定電流に制限するための電流制限用抵抗16
a（16b）の抵抗値がかなり大きくなり、さらに、MOSロ
ジック回路１からの入力信号数の増加に対応して、この
電流制限用抵抗16a（16b）の数も増加するので、結果的
に、半導体チップにおける電流制限用抵抗16a（16b）の
専有面積が増大してチップ面積の増加を招くという欠点
がある。
以下、具体的数値例を用いて上述の欠点を説明する。
いま、入力信号VIN1（入力信号VIN2についても同様であ
るので、以下、VIN1に関係する回路についてのみ説明す
る）がローレベルとなっているものとし、そのローレベ
ル電位を0Vとする。この状態では、PMOSトランジスタ14
aのソース電位VDDを基準とした場合に、ゲート・ソース
間電圧VGSは−5Vである。また、PMOSトランジスタ14aの
閾値電圧VTを−0.5V（基準をソース電位VDDとする）、
トランジスタ利得係数βを−0.1mA・V2、NPNトランジス
タ17aのベース・エミッタ間順方向電圧VBEを0.7V、コレ
クタ電流を10mA、電流増幅率を100（ゆえに、ベース電
流は100μＡとなる）とする。
るので、以下、VIN1に関係する回路についてのみ説明す
る）がローレベルとなっているものとし、そのローレベ
ル電位を0Vとする。この状態では、PMOSトランジスタ14
aのソース電位VDDを基準とした場合に、ゲート・ソース
間電圧VGSは−5Vである。また、PMOSトランジスタ14aの
閾値電圧VTを−0.5V（基準をソース電位VDDとする）、
トランジスタ利得係数βを−0.1mA・V2、NPNトランジス
タ17aのベース・エミッタ間順方向電圧VBEを0.7V、コレ
クタ電流を10mA、電流増幅率を100（ゆえに、ベース電
流は100μＡとなる）とする。
この場合、PMOSトランジスタ14aのドレイン・ソース間
電圧VDSの絶対値は、抵抗16aの値が０Ωのとき最大とな
り、その値は、電源VDDを基準としたグランドとの電位
差−5VからNPNトランジスタ17aの順方向電圧−VBEを減
じた値となる。すなわち、 VDS＝−５−（−0.7）＝−4.3V ・・（１） となる。
電圧VDSの絶対値は、抵抗16aの値が０Ωのとき最大とな
り、その値は、電源VDDを基準としたグランドとの電位
差−5VからNPNトランジスタ17aの順方向電圧−VBEを減
じた値となる。すなわち、 VDS＝−５−（−0.7）＝−4.3V ・・（１） となる。
よって、PMOSトランジスタ14aについて、 ｜VDS｜＜｜VGS−VT｜ ・・・（２） の関係が成立する（ただし、VDSとVGS−VTの符号は同
じ）ので、PMOSトランジスタ14aは非飽和領域（リニ
ア）領域で動作する。このとき、ドレイン電流IDは周知
の下記式で与えられる。（参考文献：「MOS LSIの設計
入門」，産業図書発行，昭和59年４月20日,Jメーバー他
２名著，菅野卓雄他１名監訳,P.21〜42） ID＝β〔（VGS−VT）VDS−1/2VDS 2〕 ・・・（３） （３）式に各数値（ID＝100μA,β＝−0.1VGS−VT＝−
4.5V）を代入し、VDSの値を求めると、VDS＝−0.23Vと
なる。
じ）ので、PMOSトランジスタ14aは非飽和領域（リニ
ア）領域で動作する。このとき、ドレイン電流IDは周知
の下記式で与えられる。（参考文献：「MOS LSIの設計
入門」，産業図書発行，昭和59年４月20日,Jメーバー他
２名著，菅野卓雄他１名監訳,P.21〜42） ID＝β〔（VGS−VT）VDS−1/2VDS 2〕 ・・・（３） （３）式に各数値（ID＝100μA,β＝−0.1VGS−VT＝−
4.5V）を代入し、VDSの値を求めると、VDS＝−0.23Vと
なる。
よって、電流制限用抵抗16aにおける必要な電圧降下は
4.07V（＝５−0.23−0.7）となり、この電圧降下を引き
起こすのに必要な抵抗値は40.7KΩとなる。半導体チッ
プ上に、この電流制限用抵抗16aをする形成する場合、
抵抗を形成する拡散層のシート抵抗を200Ω／□とし、
幅を５μｍとすると、長さは約1000μｍとなり、抵抗自
体の占める面積は、約5000μｍ2となる。さらに、この
抵抗16aと他の領域との電気的絶縁を保つために抵抗の
周囲にマージンを設ける必要があり、このマージンを含
めた抵抗１本あたりの占有面積は少なくとも25000μｍ2
となる。また、この電流制限用抵抗は、上述したように
MOSロジック回路１からの入力信号の数だけ必要であ
り、入力信号数の増加にともなって、半導体チップの面
積の増加が顕著となる。
4.07V（＝５−0.23−0.7）となり、この電圧降下を引き
起こすのに必要な抵抗値は40.7KΩとなる。半導体チッ
プ上に、この電流制限用抵抗16aをする形成する場合、
抵抗を形成する拡散層のシート抵抗を200Ω／□とし、
幅を５μｍとすると、長さは約1000μｍとなり、抵抗自
体の占める面積は、約5000μｍ2となる。さらに、この
抵抗16aと他の領域との電気的絶縁を保つために抵抗の
周囲にマージンを設ける必要があり、このマージンを含
めた抵抗１本あたりの占有面積は少なくとも25000μｍ2
となる。また、この電流制限用抵抗は、上述したように
MOSロジック回路１からの入力信号の数だけ必要であ
り、入力信号数の増加にともなって、半導体チップの面
積の増加が顕著となる。
本発明のインタフェース回路は、 カレントミラー回路を用いて構成され、出力端から所定
の定電流を出力する定電流回路と、該定電流回路の出力
電流がソースから動作電流として供給され、ゲートにMO
Sロジック回路の出力信号が入力し、ドレインを出力端
子とするMOSトランジスタと、該MOSトランジスタのドレ
インにベースが接続され、コレクタを出力端とするエミ
ッタ接地バイポーラトランジスタとを有している。
の定電流を出力する定電流回路と、該定電流回路の出力
電流がソースから動作電流として供給され、ゲートにMO
Sロジック回路の出力信号が入力し、ドレインを出力端
子とするMOSトランジスタと、該MOSトランジスタのドレ
インにベースが接続され、コレクタを出力端とするエミ
ッタ接地バイポーラトランジスタとを有している。
また、カレントミラー回路を用いて構成され、出力端か
ら所定の定電流を出力する定電流回路と、該定電流回路
の出力電流がPMOSトランジスタのソースに供給され、共
通ゲートに前記MOSロジック回路の出力信号が入力し、N
MOSトランジスタのソースが接地されたCMOSインバータ
と、該CMOSインバータの出力で駆動されるエミッタ接地
バイポーラトランジスタとを有している。
ら所定の定電流を出力する定電流回路と、該定電流回路
の出力電流がPMOSトランジスタのソースに供給され、共
通ゲートに前記MOSロジック回路の出力信号が入力し、N
MOSトランジスタのソースが接地されたCMOSインバータ
と、該CMOSインバータの出力で駆動されるエミッタ接地
バイポーラトランジスタとを有している。
カレントミラー回路を用いて構成された定電流回路の出
力電流をMOSロジック回路の出力信号を受けるMOSトラン
ジスタの動作電流として供給するため、従来例の電流制
限用抵抗が不用となり、また、カレントミラー回路の基
準電流を生成するために必要な抵抗は１つでよく、入力
信号数に依存しない。また、この抵抗における必要な電
圧降下は、従来例の各電流制限用抵抗の電圧降下よりも
小さく、それゆえに抵抗値も小さくてよいので、抵抗の
占有面積を縮小でき、この縮小の効果がカレントミラー
回路の追加による占有面積の増加よりも大きく、結果的
にインタフェース回路１個分の占有面積も縮小すること
ができる。
力電流をMOSロジック回路の出力信号を受けるMOSトラン
ジスタの動作電流として供給するため、従来例の電流制
限用抵抗が不用となり、また、カレントミラー回路の基
準電流を生成するために必要な抵抗は１つでよく、入力
信号数に依存しない。また、この抵抗における必要な電
圧降下は、従来例の各電流制限用抵抗の電圧降下よりも
小さく、それゆえに抵抗値も小さくてよいので、抵抗の
占有面積を縮小でき、この縮小の効果がカレントミラー
回路の追加による占有面積の増加よりも大きく、結果的
にインタフェース回路１個分の占有面積も縮小すること
ができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のインタフェース回路の第１の実施例の
回路図である。
回路図である。
本実施例のインタフェース回路は、カレントミラー回路
を構成するPMOSトランジスタ4,6a,6bおよび抵抗５から
構成された定電流回路の出力電流を、入力信号VIN1，V
IN2を受けるPMOSトランジスタ7a,7bの動作電流として供
給する構成となっている。
を構成するPMOSトランジスタ4,6a,6bおよび抵抗５から
構成された定電流回路の出力電流を、入力信号VIN1，V
IN2を受けるPMOSトランジスタ7a,7bの動作電流として供
給する構成となっている。
このように、カレントミラー回路で所定の電流をつくり
だしているので、従来例のようにNPNトランジスタ8a,8b
のそれぞれのベースに個別に電流制限用抵抗を設ける必
要がない。
だしているので、従来例のようにNPNトランジスタ8a,8b
のそれぞれのベースに個別に電流制限用抵抗を設ける必
要がない。
さらに、カレントミラー回路の基準電流を生成すための
抵抗５の抵抗値は、従来例の電流制限用抵抗一本分の抵
抗値より小さくてよく、大幅は占有面積の縮小ができ
る。以下、このことを、従来例と同様に具体的数値例を
用いて説明する。
抵抗５の抵抗値は、従来例の電流制限用抵抗一本分の抵
抗値より小さくてよく、大幅は占有面積の縮小ができ
る。以下、このことを、従来例と同様に具体的数値例を
用いて説明する。
本実施例で用いられている素子は従来例のものと同様と
し、従来例で用いた条件をそのまま適用するものとす
る。
し、従来例で用いた条件をそのまま適用するものとす
る。
PMOSトランジス４のゲートとドレインが接続されている
ため、ゲート電位とドレイン電位が等しくなり、ゆれ
に、このPMOSトランジスタのドレイン・ソース間電圧V
DSとゲート・ソース間電圧VGSとが等しく、閾値電圧VT
（−0.5V）との関係は次式を満たす。
ため、ゲート電位とドレイン電位が等しくなり、ゆれ
に、このPMOSトランジスタのドレイン・ソース間電圧V
DSとゲート・ソース間電圧VGSとが等しく、閾値電圧VT
（−0.5V）との関係は次式を満たす。
｜VDS｜＞｜VGS−VT｜ ・・・（４） ただし、上式においてVDSとVGS−VTの符号は同じであ
る。よって、PMOSトランジスタ４は飽和領域で動作し、
この場合のドレイン電流IDは次式で与えられる。
る。よって、PMOSトランジスタ４は飽和領域で動作し、
この場合のドレイン電流IDは次式で与えられる。
ID＝β（VGS−VT）/2 ・・・（５） （５）式に各数値（ID＝100μA,β＝−0.1,VT＝−0.5
V）代入して実際のゲート・ソース間電圧VGSを求める
と、VGS＝−1.91Vとなる。よって、抵抗５における必要
な電圧降下は3.09Vであり、この条件を満たす抵抗値は3
0.9KΩとなる。この場合の抵抗５の占める面積を従来例
と同様に計算すると約20000μｍ2となる。
V）代入して実際のゲート・ソース間電圧VGSを求める
と、VGS＝−1.91Vとなる。よって、抵抗５における必要
な電圧降下は3.09Vであり、この条件を満たす抵抗値は3
0.9KΩとなる。この場合の抵抗５の占める面積を従来例
と同様に計算すると約20000μｍ2となる。
一方、カレントミラーを構成するPMOSトランジスタ4,6
a,6bの１個当りの占有面積は、約1200μｍ2である。よ
って、本実施例におけるインタフェース回路１個分の占
有面積は23600μｍ2（1200×３＋2000）となり、この値
を上述した第４図の従来例の電流制限用抵抗16a,16b2つ
の占める面積5000μｍ2と比較すると、差引き約26400μ
ｍ2のチップ面積の縮小が可能である。しかも、入力信
号数が増し、回路数が増えるほど、チップ面積の縮小の
効果は顕著となる。
a,6bの１個当りの占有面積は、約1200μｍ2である。よ
って、本実施例におけるインタフェース回路１個分の占
有面積は23600μｍ2（1200×３＋2000）となり、この値
を上述した第４図の従来例の電流制限用抵抗16a,16b2つ
の占める面積5000μｍ2と比較すると、差引き約26400μ
ｍ2のチップ面積の縮小が可能である。しかも、入力信
号数が増し、回路数が増えるほど、チップ面積の縮小の
効果は顕著となる。
第２図は本発明の第２の実施例の回路図である。本実施
例は、第１の実施例におけるPMOSトランジスタ7aのドレ
インにドレインが接続され、ゲートが共通接続され、ソ
ースが接地されたNMOSトランジスタ12aを追加し、NPNト
ランジスタ8aのベースをPMOSトランジスタ7a,NMOSトラ
ンジスタ12aによって構成されるCMOSインバータ23で駆
動するようにしたものである。
例は、第１の実施例におけるPMOSトランジスタ7aのドレ
インにドレインが接続され、ゲートが共通接続され、ソ
ースが接地されたNMOSトランジスタ12aを追加し、NPNト
ランジスタ8aのベースをPMOSトランジスタ7a,NMOSトラ
ンジスタ12aによって構成されるCMOSインバータ23で駆
動するようにしたものである。
本実施例では、入力信号VIN1がハイレベルとなり、PMOS
トランジスタ7a、NPNトランジスタ8aがオフする際に、N
MOSトランジスタ12aがオンしてNPNトランジスタ8aのベ
ース蓄積電荷をグランドへ放電するため、スイッチング
速度を速めることができる。
トランジスタ7a、NPNトランジスタ8aがオフする際に、N
MOSトランジスタ12aがオンしてNPNトランジスタ8aのベ
ース蓄積電荷をグランドへ放電するため、スイッチング
速度を速めることができる。
また、入力信号VIN1がハイレベルとなっているときに、
PMOSトランジスタ6a,7aを介してリーク電流が流れて
も、このリーク電流はNMOSトランジスタ12aのソース・
ドレイン経路を介してグランドに流れ、NPNトランジス
タ8aのベースに供給されないので、これがオンするとい
う誤動作を確実に防止できる。
PMOSトランジスタ6a,7aを介してリーク電流が流れて
も、このリーク電流はNMOSトランジスタ12aのソース・
ドレイン経路を介してグランドに流れ、NPNトランジス
タ8aのベースに供給されないので、これがオンするとい
う誤動作を確実に防止できる。
第３図は本発明の第３の実施例の回路図である。本実施
例は、第２の実施例におけるPMOSトランジスタ6aのドレ
インとソース（電源VCC）との間にスピードアップコン
デンサ13aを設けたものである。
例は、第２の実施例におけるPMOSトランジスタ6aのドレ
インとソース（電源VCC）との間にスピードアップコン
デンサ13aを設けたものである。
スピードアップコンデンサ13aは、PMOSトランジスタ7a
がオンした瞬間に、このPMOSトランジスタをバイパスし
て過大な過渡電流をNPNトランジスタ8aのベースに供給
するので、NPNトランジスタ8aのスイッチング速度を速
めることができる。
がオンした瞬間に、このPMOSトランジスタをバイパスし
て過大な過渡電流をNPNトランジスタ8aのベースに供給
するので、NPNトランジスタ8aのスイッチング速度を速
めることができる。
以上説明したように本発明は、一本の抵抗を用いてつく
りだした定電流を、カレントミラー回路を利用してMOS
トランジスタの動作電流として供給する回路構成とする
ことにより、半導体チップにおけるインタフェース回路
の占有面積を縮小することができ、また、NPNトランジ
スタをCMOSインバータで駆動する構成とすることによ
り、バイポーラトランジスタのスイッチング速度の向上
およびリーク電流による誤動作の防止を達成できる効果
がある。
りだした定電流を、カレントミラー回路を利用してMOS
トランジスタの動作電流として供給する回路構成とする
ことにより、半導体チップにおけるインタフェース回路
の占有面積を縮小することができ、また、NPNトランジ
スタをCMOSインバータで駆動する構成とすることによ
り、バイポーラトランジスタのスイッチング速度の向上
およびリーク電流による誤動作の防止を達成できる効果
がある。
第１図は本発明のインタフェース回路の第１の実施例の
回路図、第２図は第２の実施例の回路図、第３図は第３
の実施例の回路図、第４図はインタフェース回路の従来
例の回路図である。 １……MOSロジック回路、２……インタフェース回路、
３……バイポーラスイッチング回路、4,6a,6b,7a,7b…
…PMOSトランジスタ、５……抵抗、8a,8b,10a,10b……N
PNトランジスタ、9a,9b……定電流源、11a,11b……負荷
抵抗、13a……スピードアップコンデンサ、23……CMOS
インバータ、VDD……MOSロジック回路１およびインタフ
ェース回路２中のMOS回路の電源電圧、VCC……インタフ
ェース回路２中のバイポーラ回路およびバイポーラスイ
ッチング回路３の電源電圧、VIN1，VIN2……入力信号。
回路図、第２図は第２の実施例の回路図、第３図は第３
の実施例の回路図、第４図はインタフェース回路の従来
例の回路図である。 １……MOSロジック回路、２……インタフェース回路、
３……バイポーラスイッチング回路、4,6a,6b,7a,7b…
…PMOSトランジスタ、５……抵抗、8a,8b,10a,10b……N
PNトランジスタ、9a,9b……定電流源、11a,11b……負荷
抵抗、13a……スピードアップコンデンサ、23……CMOS
インバータ、VDD……MOSロジック回路１およびインタフ
ェース回路２中のMOS回路の電源電圧、VCC……インタフ
ェース回路２中のバイポーラ回路およびバイポーラスイ
ッチング回路３の電源電圧、VIN1，VIN2……入力信号。
Claims (4)
- 【請求項１】MOSロジック回路とバイポーラスイッチン
グ回路との間に設けられ、MOSロジック回路からバイポ
ーラスイッチング回路へ信号の伝達を行なうためのイン
タフェース回路であって、 定電流設定回路と、 前記定電流設定回路からの信号を受けて第一の所定の定
電流を供給する第一の定電流供給回路と、前記第一の定
電流供給回路の出力電流をソースに供給されゲートに前
記MOSロジック回路からの第一の信号を供給される第一
のMOSトランジスタと、前記第一のMOSトランジスタのド
レインにベースが接続されコレクタを第一の出力端子と
する第一のエミッタ接地バイポーラトランジスタとを有
する第一の出力部と、 前記定電流設定回路からの信号を受けて第二の所定の定
電流を供給する第二の定電流供給回路と、前記第二の定
電流供給回路の出力電流をソースに供給されゲートに前
記MOSロジック回路からの第二の信号を供給される第一
のMOSトランジスタと、前記第二のMOSトランジスタのド
レインにベースが接続されコレクタを第二の出力端子と
する第二のエミッタ接地バイポーラトランジスタとを有
する第二の出力部と、 を備えることを特徴とするインタフェース回路。 - 【請求項２】前記第一及び第二の定電流供給回路の出力
端と定電圧源との間に、それぞれ第一及び第二のコンデ
ンサが接続されていることを特徴とする特許請求の範囲
第１項記載のインタフェース回路。 - 【請求項３】MOSロジック回路とバイポーラスイッチン
グ回路との間に設けられ、MOSロジック回路からバイポ
ーラスイッチング回路へ信号の伝達を行なうためのイン
タフェース回路であって、 定電流設定回路と、 前記定電流設定回路からの信号を受けて第一の所定の定
電流を供給する第一の定電流供給回路と、前記第一の定
電流供給回路の出力電流をPMOSトランジスタのソースに
供給され共通ゲートに前記MOSロジック回路からの第一
の信号を供給されNMOSトランジスタのソースが接地され
た第一のCMOSインバータと、前記第一のCMOSインバータ
の出力端にベースが接続されコレクタを第一の出力端子
とする第一のエミッタ接地バイポーラトランジスタとを
有する第一の出力部と、 前記定電流設定回路からの信号を受けて第二の所定の定
電流を供給する第二の定電流供給回路と、前記第二の定
電流供給回路の出力電流をPMOSトランジスタのソースに
供給され共通ゲートに前記MOSロジック回路からの第二
の信号を供給されNMOSトランジスタのソースが接地され
た第二のCMOSインバータと、前記第二のCMOSインバータ
の出力端にベースが接続されコレクタを第二の出力端子
とする第二のエミッタ接地バイポーラトランジスタとを
有する第二の出力部と、 を備えることを特徴とするインタフェース回路。 - 【請求項４】前記第一及び第二の定電流供給回路の出力
端と定電圧源との間に、それぞれ第一及び第二のコンデ
ンサが接続されていることを特徴とする特許請求の範囲
第２項記載のインタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62185905A JPH0777341B2 (ja) | 1987-07-24 | 1987-07-24 | インタフェ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62185905A JPH0777341B2 (ja) | 1987-07-24 | 1987-07-24 | インタフェ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6429115A JPS6429115A (en) | 1989-01-31 |
| JPH0777341B2 true JPH0777341B2 (ja) | 1995-08-16 |
Family
ID=16178934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62185905A Expired - Lifetime JPH0777341B2 (ja) | 1987-07-24 | 1987-07-24 | インタフェ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777341B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296820A (ja) * | 1985-06-25 | 1986-12-27 | Toshiba Corp | スイツチ用カレントミラ−回路 |
-
1987
- 1987-07-24 JP JP62185905A patent/JPH0777341B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6429115A (en) | 1989-01-31 |
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