JPH077724A - 高画質テレビのラスターフォーマットコンバーター回路 - Google Patents
高画質テレビのラスターフォーマットコンバーター回路Info
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- JPH077724A JPH077724A JP33526393A JP33526393A JPH077724A JP H077724 A JPH077724 A JP H077724A JP 33526393 A JP33526393 A JP 33526393A JP 33526393 A JP33526393 A JP 33526393A JP H077724 A JPH077724 A JP H077724A
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- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0125—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level one of the standards being a high definition standard
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- H04N7/00—Television systems
- H04N7/12—Systems in which the television signal is transmitted via one channel or a plurality of parallel channels, the bandwidth of each channel being less than the bandwidth of the television signal
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- H—ELECTRICITY
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/85—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using pre-processing or post-processing specially adapted for video compression
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
- H04N7/0122—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal the input and the output signals having different aspect ratios
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Color Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 フレームメモリーのアドレスゼネレータに使
用される簡単な処理方式および回路構成のラスターフォ
ーマットコンバーター回路を実現する。 【構成】 データの存在期間だけカウントされるように
“ＨＩＧＨ”とし、しない期間には“ＬＯＷ”とする
“ＯＮ”信号を使用し、巨大ブロックの始点に対応した
信号でリセットし、巨大ブロックをカウントする１０ビ
ットカウンター１と；これとスライスナンバーＳＶＰ、
巨大ブロックナンバーＭＡＣＲＯ＃で輝度信号Ｙの水
平、垂直アドレスを作るＹプロセッサ２と；カウンター
１とスライスナンバーＳＶＰ、巨大ブロックナンバーＭ
ＡＣＲＯ＃を用いて色差信号Ｃの水平、垂直、及び輝度
アドレスを作るＣプロセッサ３と；輝度、色差信号では
Ｙ，Ｃアドレスを選択し垂直アドレスを提供する第１多
重化器４と；Ｙ，Ｃ期間にはＹ，Ｃアドレスを、選択し
水平アドレスを出す第２多重化器５を含む。
用される簡単な処理方式および回路構成のラスターフォ
ーマットコンバーター回路を実現する。 【構成】 データの存在期間だけカウントされるように
“ＨＩＧＨ”とし、しない期間には“ＬＯＷ”とする
“ＯＮ”信号を使用し、巨大ブロックの始点に対応した
信号でリセットし、巨大ブロックをカウントする１０ビ
ットカウンター１と；これとスライスナンバーＳＶＰ、
巨大ブロックナンバーＭＡＣＲＯ＃で輝度信号Ｙの水
平、垂直アドレスを作るＹプロセッサ２と；カウンター
１とスライスナンバーＳＶＰ、巨大ブロックナンバーＭ
ＡＣＲＯ＃を用いて色差信号Ｃの水平、垂直、及び輝度
アドレスを作るＣプロセッサ３と；輝度、色差信号では
Ｙ，Ｃアドレスを選択し垂直アドレスを提供する第１多
重化器４と；Ｙ，Ｃ期間にはＹ，Ｃアドレスを、選択し
水平アドレスを出す第２多重化器５を含む。
Description
【０００１】
【産業上の利用分野】本発明は、ＨＤＴＶ（High Defin
ition Television）、ＡＴＶ（Advanced Television
）、ＭＰＥＧ（Moving Picture Experts Group）、Ｊ
ＰＥＧ（Joint Photographic Experts Group）、ビデオ
ホン（Video Phone ）などに適用させることができる高
画質テレビのラスターフォーマットコンバーター回路に
関するものである。さらに詳細には、離散コサイン変換
（ＤＣＴ）やベクトル量子化（ＶＱ）などを含んだブロ
ックトランスフォームに従って画像データを処理する場
合において、ラスタースキャン方式のデータをフレーム
メモリーに蓄積する際にデータを圧縮するのに便利なブ
ロック単位のデータフォーマットに換えるとともに、圧
縮されたデータを復元しブロック単位で構成されたデー
タを画面にディスプレイしようとする際にフレームメモ
リーからラスタースキャン方式のデータフォーマットで
出力するためのアドレスを発生するラスターフォーマッ
トコンバーター回路に関するものである。
ition Television）、ＡＴＶ（Advanced Television
）、ＭＰＥＧ（Moving Picture Experts Group）、Ｊ
ＰＥＧ（Joint Photographic Experts Group）、ビデオ
ホン（Video Phone ）などに適用させることができる高
画質テレビのラスターフォーマットコンバーター回路に
関するものである。さらに詳細には、離散コサイン変換
（ＤＣＴ）やベクトル量子化（ＶＱ）などを含んだブロ
ックトランスフォームに従って画像データを処理する場
合において、ラスタースキャン方式のデータをフレーム
メモリーに蓄積する際にデータを圧縮するのに便利なブ
ロック単位のデータフォーマットに換えるとともに、圧
縮されたデータを復元しブロック単位で構成されたデー
タを画面にディスプレイしようとする際にフレームメモ
リーからラスタースキャン方式のデータフォーマットで
出力するためのアドレスを発生するラスターフォーマッ
トコンバーター回路に関するものである。
【０００２】
【従来の技術】一般に高画質テレビは既存のテレビに比
べて走査線数を２倍以上増し画面比を増すようにして画
面の高精密化、大型化を実現させられるようにしたので
ある。これは１１２５走査線数、１０２５有効走査線
数、６０Ｈｚフィルド周波数、２：１隔行走査、１６：
９画面比、走査線数当画素数、１９２０（輝度信号）、
９６０（色差信号）を基本骨格で国際無線通信諮問委員
会（ＣＣＩＲ）により規格化が誘導されている。
べて走査線数を２倍以上増し画面比を増すようにして画
面の高精密化、大型化を実現させられるようにしたので
ある。これは１１２５走査線数、１０２５有効走査線
数、６０Ｈｚフィルド周波数、２：１隔行走査、１６：
９画面比、走査線数当画素数、１９２０（輝度信号）、
９６０（色差信号）を基本骨格で国際無線通信諮問委員
会（ＣＣＩＲ）により規格化が誘導されている。
【０００３】この様な高画質テレビ技術の一例としては
The Glass Valley Group Inc. の米国特許出願第０７／
７２１５１５号を例示することができる。
The Glass Valley Group Inc. の米国特許出願第０７／
７２１５１５号を例示することができる。
【０００４】これは大きい画面比のＴＶ信号に対応する
輝度成分（Ｙ）および色彩成分（Ｃ１，Ｃ２）をそれぞ
れ時間圧縮した後、順番の形式に受信する時に画面の削
除部分を指定するデータを共に送信し、送信された信号
によって狭画面の一般ＴＶで受信可能にするビデオ信号
通信方式として、ＮＴＳＣテレビのシステムとの互換性
を念頭において開発されたことである。
輝度成分（Ｙ）および色彩成分（Ｃ１，Ｃ２）をそれぞ
れ時間圧縮した後、順番の形式に受信する時に画面の削
除部分を指定するデータを共に送信し、送信された信号
によって狭画面の一般ＴＶで受信可能にするビデオ信号
通信方式として、ＮＴＳＣテレビのシステムとの互換性
を念頭において開発されたことである。
【０００５】従ってこの様な従来の技術はＮＴＳＣテレ
ビのシステムとの互換性の為の技術であるのでフレーム
メモリーを介してラスタースキャン方式にデータフォー
マットを換える為の技術は提示されていなかった。
ビのシステムとの互換性の為の技術であるのでフレーム
メモリーを介してラスタースキャン方式にデータフォー
マットを換える為の技術は提示されていなかった。
【０００６】
【発明が解決しようとする課題】本発明の目的は、離散
コサイン変換やベクトル量子化などを含んだブロックト
ランスフォームを使用して画像データを圧縮する高画質
テレビにおいて、フレームメモリーのアドレスゼネレー
タに使用される簡単な処理方式および回路構成のラスタ
ーフォーマットコンバーター回路を提供することにあ
る。
コサイン変換やベクトル量子化などを含んだブロックト
ランスフォームを使用して画像データを圧縮する高画質
テレビにおいて、フレームメモリーのアドレスゼネレー
タに使用される簡単な処理方式および回路構成のラスタ
ーフォーマットコンバーター回路を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明では、上記の目的
を達成するために、データが存在する期間だけカウント
されるようにデータが存在する期間には“ＨＩＧＨ”と
なり、データが存在しない期間には“ＬＯＷ”となるよ
うにする“ＯＮ”信号を使用し、巨大ブロックの始めの
点に対応した巨大ブロックスタート信号でリセットさ
れ、一つの巨大ブロックをカウントする１０ビットカウ
ンターと；この１０ビットカウンターとスライスナンバ
ー（ＳＶＰ）、巨大ブロックナンバー（ＭＡＣＲＯ＃）
を用いて輝度信号（Ｙ）の水平、垂直アドレスを作って
くれるＹプロセッサと；上記１０ビットカウンターとス
ライスナンバー（ＳＶＰ）、巨大ブロックナンバー（Ｍ
ＡＣＲＯ＃）を用いて色差信号（Ｃ）の水平、垂直アド
レス及び輝度アドレスを作ってくれるＣプロセッサと；
輝度信号の期間にはＹアドレスを、色差信号期間にはＣ
アドレスを選択し垂直アドレスを提供する第１多重化器
と；Ｙ期間にはＹアドレスを、Ｃ期間にはＣアドレスを
選択し水平アドレスを提供する第２多重化器を含んで構
成される。
を達成するために、データが存在する期間だけカウント
されるようにデータが存在する期間には“ＨＩＧＨ”と
なり、データが存在しない期間には“ＬＯＷ”となるよ
うにする“ＯＮ”信号を使用し、巨大ブロックの始めの
点に対応した巨大ブロックスタート信号でリセットさ
れ、一つの巨大ブロックをカウントする１０ビットカウ
ンターと；この１０ビットカウンターとスライスナンバ
ー（ＳＶＰ）、巨大ブロックナンバー（ＭＡＣＲＯ＃）
を用いて輝度信号（Ｙ）の水平、垂直アドレスを作って
くれるＹプロセッサと；上記１０ビットカウンターとス
ライスナンバー（ＳＶＰ）、巨大ブロックナンバー（Ｍ
ＡＣＲＯ＃）を用いて色差信号（Ｃ）の水平、垂直アド
レス及び輝度アドレスを作ってくれるＣプロセッサと；
輝度信号の期間にはＹアドレスを、色差信号期間にはＣ
アドレスを選択し垂直アドレスを提供する第１多重化器
と；Ｙ期間にはＹアドレスを、Ｃ期間にはＣアドレスを
選択し水平アドレスを提供する第２多重化器を含んで構
成される。
【０００８】また、前記Ｙプロセッサは、４スライスに
よる４個の並列データを順に反復し入力させて８ライン
のデータ入力時まで輝度垂直アドレスを増加させる手段
と、８ラインのデータ入力後水平アドレスを４個のブロ
ックデータの入力時まで一度に増加させ他の輝度垂直ア
ドレスも増加させてこれを８個のブロックデータがすべ
て入力される時までに増加させる手段と、続いて巨大ブ
ロックナンバーを用いて残りの輝度水平アドレスを増加
させ４４個の巨大ブロックがすべて入力される時までに
増加させる手段と、続いて４スライスによる残りの輝度
垂直アドレスを順に増加させることを繰り返す手段とを
備えている。
よる４個の並列データを順に反復し入力させて８ライン
のデータ入力時まで輝度垂直アドレスを増加させる手段
と、８ラインのデータ入力後水平アドレスを４個のブロ
ックデータの入力時まで一度に増加させ他の輝度垂直ア
ドレスも増加させてこれを８個のブロックデータがすべ
て入力される時までに増加させる手段と、続いて巨大ブ
ロックナンバーを用いて残りの輝度水平アドレスを増加
させ４４個の巨大ブロックがすべて入力される時までに
増加させる手段と、続いて４スライスによる残りの輝度
垂直アドレスを順に増加させることを繰り返す手段とを
備えている。
【０００９】また、前記Ｃプロセッサは、４スライスに
よる４個の並列データを順に反復し入力させて８ライン
のデータ入力時まで色差アドレスを増加させる手段と、
８ラインのデータ入力後、他の色差水平アドレスを４個
のブロックデータの入力時まで一度に増加させて、４ブ
ロックをカウントする手段と、続いて巨大ブロックナン
バーを用いて残りの色差水平アドレスを増加させて４４
個の巨大ブロックがすべて入力されるまでに増加させる
手段と、続いて４スライスによる残りの色差垂直アドレ
スを順番に増加させることを繰り返す手段とを備えてい
る。
よる４個の並列データを順に反復し入力させて８ライン
のデータ入力時まで色差アドレスを増加させる手段と、
８ラインのデータ入力後、他の色差水平アドレスを４個
のブロックデータの入力時まで一度に増加させて、４ブ
ロックをカウントする手段と、続いて巨大ブロックナン
バーを用いて残りの色差水平アドレスを増加させて４４
個の巨大ブロックがすべて入力されるまでに増加させる
手段と、続いて４スライスによる残りの色差垂直アドレ
スを順番に増加させることを繰り返す手段とを備えてい
る。
【００１０】
【作用】前記ラスターフォーマットコンバーター回路か
ら発生するアドレスをフレームメモリーに与えること
で、ラスターフォーマットの画像データーをブロック構
造化してフレームメモリーに格納することができるとと
もに、ブロック構造化したデーターをラスターフォーマ
ットでフレームメモリーから読み出すことができる。
ら発生するアドレスをフレームメモリーに与えること
で、ラスターフォーマットの画像データーをブロック構
造化してフレームメモリーに格納することができるとと
もに、ブロック構造化したデーターをラスターフォーマ
ットでフレームメモリーから読み出すことができる。
【００１１】
【実施例】本発明のラスターフォーマットコンバーター
回路は図５に示すように、前記ＤＣＴやＶＱなどを含ん
だブロックトランスフォームを使用し映像データを圧縮
するシステムでフレームメモリーのアドレスゼネレータ
として使用されるものであり、データが存在する期間に
だけカウントされるようにデータが存在する期間にはＨ
ＩＧＨとなり、データが存在しない期間にはＬＯＷとな
るようにするＯＮ信号を使用し、巨大ブロックの始めの
点でカウンター１をリセットさせてくれる巨大ブロック
スタート信号（ＭＳＣ）を使用し、一つの巨大ブロック
をカウントすることに使用される１０ビットカウンター
１と、１０ビットカウンター１とスライスナンバー（Ｓ
ＶＰ）、巨大ブロックナンバー（ＭＡＣＲＯ＃）を用い
て輝度信号（Ｙ）の水平、垂直アドレスを作ってくれる
Ｙプロセッサ２と、１０ビットカウンター１とスライス
ナンバー（ＳＶＰ）、巨大ブロックナンバー（ＭＡＣＲ
Ｏ＃）を用いて色差信号（Ｃ）の水平、垂直アドレスを
作ってくれるＣプロセッサ３と、Ｙ期間にはＹアドレス
をＣ期間にはＣアドレスを選択し垂直アドレスを提供す
ることに使用される第１多重化器４と、Ｙ期間にはＹア
ドレスをＣ期間にはＣアドレスを選択し水平アドレスを
提供することに使用される第２多重化器５とを備えてい
る。
回路は図５に示すように、前記ＤＣＴやＶＱなどを含ん
だブロックトランスフォームを使用し映像データを圧縮
するシステムでフレームメモリーのアドレスゼネレータ
として使用されるものであり、データが存在する期間に
だけカウントされるようにデータが存在する期間にはＨ
ＩＧＨとなり、データが存在しない期間にはＬＯＷとな
るようにするＯＮ信号を使用し、巨大ブロックの始めの
点でカウンター１をリセットさせてくれる巨大ブロック
スタート信号（ＭＳＣ）を使用し、一つの巨大ブロック
をカウントすることに使用される１０ビットカウンター
１と、１０ビットカウンター１とスライスナンバー（Ｓ
ＶＰ）、巨大ブロックナンバー（ＭＡＣＲＯ＃）を用い
て輝度信号（Ｙ）の水平、垂直アドレスを作ってくれる
Ｙプロセッサ２と、１０ビットカウンター１とスライス
ナンバー（ＳＶＰ）、巨大ブロックナンバー（ＭＡＣＲ
Ｏ＃）を用いて色差信号（Ｃ）の水平、垂直アドレスを
作ってくれるＣプロセッサ３と、Ｙ期間にはＹアドレス
をＣ期間にはＣアドレスを選択し垂直アドレスを提供す
ることに使用される第１多重化器４と、Ｙ期間にはＹア
ドレスをＣ期間にはＣアドレスを選択し水平アドレスを
提供することに使用される第２多重化器５とを備えてい
る。
【００１２】本発明におけるＹプロセッサ２及びＣプロ
セッサ３に関しては図６及び図７に示すようになってい
る。Ｙプロセッサ２にはスライスナンバー（ＳＶＰ）を
Ｙ垂直アドレスの最上位４ビット（ＶＹ９〜ＶＹ６）に
使用し、Ｃプロセッサ３にはスライスナンバー（ＳＶ
Ｐ）をＣ垂直アドレス（ＶＣ８〜ＶＣ５）に使用してい
る。また、Ｃプロセッサ３で１０ビットカウンター１の
最上位ビット（ＭＳＢ）をＹとＣ期間を区別する為の信
号（ＹＣ）に使用し、Ｙプロセッサ２で巨大ブロックナ
ンバー（ＭＡＣＲＯ＃）を水平アドレスの最上位６ビッ
ト（ＨＹ７〜ＨＹ２）に使用し、Ｃプロセッサ３で巨大
ブロックナンバー（ＭＡＣＲＯ＃）をＣ水平アドレスの
最下位６ビット（ＨＣ５〜ＨＣ０）に使用する。
セッサ３に関しては図６及び図７に示すようになってい
る。Ｙプロセッサ２にはスライスナンバー（ＳＶＰ）を
Ｙ垂直アドレスの最上位４ビット（ＶＹ９〜ＶＹ６）に
使用し、Ｃプロセッサ３にはスライスナンバー（ＳＶ
Ｐ）をＣ垂直アドレス（ＶＣ８〜ＶＣ５）に使用してい
る。また、Ｃプロセッサ３で１０ビットカウンター１の
最上位ビット（ＭＳＢ）をＹとＣ期間を区別する為の信
号（ＹＣ）に使用し、Ｙプロセッサ２で巨大ブロックナ
ンバー（ＭＡＣＲＯ＃）を水平アドレスの最上位６ビッ
ト（ＨＹ７〜ＨＹ２）に使用し、Ｃプロセッサ３で巨大
ブロックナンバー（ＭＡＣＲＯ＃）をＣ水平アドレスの
最下位６ビット（ＨＣ５〜ＨＣ０）に使用する。
【００１３】そして、Ｙプロセッサ２で４スライスを順
に増加させる為に１０ビットカウンター１の２ビット
（Ｋ，Ｌ）をＹ垂直アドレス（ＶＹ５、ＶＹ４）に使用
し、Ｃプロセッサ３で４スライスを順に増加させる為に
カウンター１の２ビット（Ｋ，Ｌ）をＣ垂直アドレス
（ＶＣ４、ＶＣ３）に使用している。また、Ｙプロセッ
サ２でブロック内の８個のラインをカウントする為に１
０ビットカウンター１の中間ビット（Ｇ，Ｈ，Ｉ）をＹ
垂直アドレスの最下位３ビット（ＶＹ２、ＶＹ１、ＶＹ
０）に使用し、Ｃプロセッサ３でブロック内の８個のラ
インをカウントする為に１０ビットカウンター１の中間
ビット（Ｇ，Ｈ，Ｉ）をＣ垂直アドレスの最下位３ビッ
ト（ＶＣ２、ＶＣ１、ＶＣ０）に使用する。
に増加させる為に１０ビットカウンター１の２ビット
（Ｋ，Ｌ）をＹ垂直アドレス（ＶＹ５、ＶＹ４）に使用
し、Ｃプロセッサ３で４スライスを順に増加させる為に
カウンター１の２ビット（Ｋ，Ｌ）をＣ垂直アドレス
（ＶＣ４、ＶＣ３）に使用している。また、Ｙプロセッ
サ２でブロック内の８個のラインをカウントする為に１
０ビットカウンター１の中間ビット（Ｇ，Ｈ，Ｉ）をＹ
垂直アドレスの最下位３ビット（ＶＹ２、ＶＹ１、ＶＹ
０）に使用し、Ｃプロセッサ３でブロック内の８個のラ
インをカウントする為に１０ビットカウンター１の中間
ビット（Ｇ，Ｈ，Ｉ）をＣ垂直アドレスの最下位３ビッ
ト（ＶＣ２、ＶＣ１、ＶＣ０）に使用する。
【００１４】また、Ｙプロセッサ２で水平４個のブロッ
クをカウントする為に１０ビットカウンター１の中間ビ
ット（Ｅ，Ｆ）をＹ水平アドレスの最下位２ビット（Ｈ
Ｙ１、ＨＹ０）に使用し、輝度信号Ｙの上段４個のブロ
ックと下段４個のブロックを区別する為に１０ビットカ
ウンター１のＤをＹ垂直アドレス（ＶＹ３）に使用し、
Ｃプロセッサ３でフレームメモリーに色差信号（Ｕ，
Ｖ）データを輝度信号Ｙと異なる領域に貯蔵する為にＣ
水平アドレスの最上位２ビット（ＨＣ７、ＨＣ６）をＨ
ＩＧＨと固定し、フレームメモリーにＵとＶのデータを
お互いに異なる領域に貯蔵する為に１０ビットカウンタ
ー１のＦをＣ垂直アドレスの最上位ビットＶＣ９に使用
するように構成されている。
クをカウントする為に１０ビットカウンター１の中間ビ
ット（Ｅ，Ｆ）をＹ水平アドレスの最下位２ビット（Ｈ
Ｙ１、ＨＹ０）に使用し、輝度信号Ｙの上段４個のブロ
ックと下段４個のブロックを区別する為に１０ビットカ
ウンター１のＤをＹ垂直アドレス（ＶＹ３）に使用し、
Ｃプロセッサ３でフレームメモリーに色差信号（Ｕ，
Ｖ）データを輝度信号Ｙと異なる領域に貯蔵する為にＣ
水平アドレスの最上位２ビット（ＨＣ７、ＨＣ６）をＨ
ＩＧＨと固定し、フレームメモリーにＵとＶのデータを
お互いに異なる領域に貯蔵する為に１０ビットカウンタ
ー１のＦをＣ垂直アドレスの最上位ビットＶＣ９に使用
するように構成されている。
【００１５】このように構成された本発明の回路の動作
及び作用を説明すると次のようになる。
及び作用を説明すると次のようになる。
【００１６】本発明での高画質テレビ用ビデオデータは
前記ＤＣＴと動き補償（Motion Compensation ）に有利
であるように階層的構造を有する。その階層的構造は小
さい単位からブロック、巨大ブロック、スライス、フレ
ームからなっている。１ブロックは水平８Pixel 、垂直
８ラインの８×８であり、１巨大ブロックは図１に示す
ように輝度信号８ブロック、色差信号２ブロック（Ｕ，
Ｖ各１ブロックずつ）から構成される。１スライスは４
４個の巨大ブロックから構成され、図２の様なフレーム
を成す。このとき、Ｙ（輝度信号）、Ｕ（色差信号）、
Ｖ（色差信号）は各々６０スライスを有するようになっ
て、各スライスは４４個の巨大ブロックを有する。この
ようなフレームをメモリーさせるメモリーは図３のよう
に例示することができる所、水平及び垂直アドレスの最
上位ビットを使用し次のようにＹ，Ｕ，Ｖのアドレスを
区別する。
前記ＤＣＴと動き補償（Motion Compensation ）に有利
であるように階層的構造を有する。その階層的構造は小
さい単位からブロック、巨大ブロック、スライス、フレ
ームからなっている。１ブロックは水平８Pixel 、垂直
８ラインの８×８であり、１巨大ブロックは図１に示す
ように輝度信号８ブロック、色差信号２ブロック（Ｕ，
Ｖ各１ブロックずつ）から構成される。１スライスは４
４個の巨大ブロックから構成され、図２の様なフレーム
を成す。このとき、Ｙ（輝度信号）、Ｕ（色差信号）、
Ｖ（色差信号）は各々６０スライスを有するようになっ
て、各スライスは４４個の巨大ブロックを有する。この
ようなフレームをメモリーさせるメモリーは図３のよう
に例示することができる所、水平及び垂直アドレスの最
上位ビットを使用し次のようにＹ，Ｕ，Ｖのアドレスを
区別する。
【００１７】 水平アドレス 垂直アドレス Ｙ ００×××××××× ×××××××××× Ｙ ０１×××××××× ×××××××××× Ｙ １０×××××××× ×××××××××× Ｕ １１×××××××× ０××××××××× Ｖ １１×××××××× １××××××××× 本発明ではデータ処理速度を早くするために４段並列処
理方式で回路を構成してメモリーは動き補償を考慮し、
偶数メモリーと奇数メモリーに分ける。図４はスライス
１からスライス４までの一番目のブロック（ブロック
１）を示す。スライス１〜４の一番目の４Pixel 即ち、
スライス１のａ、スライス２のｂ、スライス３のｃ、ス
ライス４のｄは偶数メモリーに貯蔵されて、スライス１
〜４の二番目の４Pixel 即ち、スライス１のＡ、スライ
ス２のＢ、スライス３のＣ、スライス４のＤは奇数メモ
リーに貯蔵される。メモリーに貯蔵される順番はａ，
ｂ，ｃ，ｄ，Ａ，Ｂ，Ｃ，Ｄ，ｅ，ｆ，ｇ，ｈ，Ｅ，
Ｆ，Ｇ，Ｈの順であり、ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，
ｈは偶数メモリーに、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ
は奇数メモリーに各々貯蔵される。
理方式で回路を構成してメモリーは動き補償を考慮し、
偶数メモリーと奇数メモリーに分ける。図４はスライス
１からスライス４までの一番目のブロック（ブロック
１）を示す。スライス１〜４の一番目の４Pixel 即ち、
スライス１のａ、スライス２のｂ、スライス３のｃ、ス
ライス４のｄは偶数メモリーに貯蔵されて、スライス１
〜４の二番目の４Pixel 即ち、スライス１のＡ、スライ
ス２のＢ、スライス３のＣ、スライス４のＤは奇数メモ
リーに貯蔵される。メモリーに貯蔵される順番はａ，
ｂ，ｃ，ｄ，Ａ，Ｂ，Ｃ，Ｄ，ｅ，ｆ，ｇ，ｈ，Ｅ，
Ｆ，Ｇ，Ｈの順であり、ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，
ｈは偶数メモリーに、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ
は奇数メモリーに各々貯蔵される。
【００１８】このような方法で図１の１〜８ブロックを
順に貯蔵して、ブロック９はＵ（色差信号）であるので
水平アドレスの最上位２ビット（図７のＨＣ７、ＨＣ
６）を“１１”と固定して、垂直アドレスの最上位１ビ
ットは“０”と固定し、図４のような方法で貯蔵する。
また、ブロック１０はＶ（色差信号）であるので水平ア
ドレスの最上位２ビットを“１１”と固定して、垂直ア
ドレスの最上位２ビットを“１１”と固定し、垂直アド
レスの最上位１ビットは“１”と固定し、図４のような
方法で貯蔵される。
順に貯蔵して、ブロック９はＵ（色差信号）であるので
水平アドレスの最上位２ビット（図７のＨＣ７、ＨＣ
６）を“１１”と固定して、垂直アドレスの最上位１ビ
ットは“０”と固定し、図４のような方法で貯蔵する。
また、ブロック１０はＶ（色差信号）であるので水平ア
ドレスの最上位２ビットを“１１”と固定して、垂直ア
ドレスの最上位２ビットを“１１”と固定し、垂直アド
レスの最上位１ビットは“１”と固定し、図４のような
方法で貯蔵される。
【００１９】図２に示した４４巨大ブロックはこのよう
な方法で１巨大ブロックずつ図３に示したメモリー順に
貯蔵される。
な方法で１巨大ブロックずつ図３に示したメモリー順に
貯蔵される。
【００２０】本発明でのフレームデータは４段並列処理
しメモリーに貯蔵するので、４４巨大ブロックが貯蔵さ
れると４スライスが貯蔵されるようになり、次のスライ
ス５〜スライス１０をこのような方法で貯蔵する。
しメモリーに貯蔵するので、４４巨大ブロックが貯蔵さ
れると４スライスが貯蔵されるようになり、次のスライ
ス５〜スライス１０をこのような方法で貯蔵する。
【００２１】上記での１フレーム分の画像データをメモ
リーに貯蔵する際のアドレス生成は図５のラスターフォ
ーマットコンバーター回路によって遂行される。ここ
で、ＯＮ信号はデータが存在する期間を示し、データが
存在しない期間にはカウンターが増加しないようにして
必要なデータだけメモリーに貯蔵されるようにする。即
ち、１０ビットカウンター１は１巨大ブロックをカウン
トするカウンターとして巨大ブロックスタート信号によ
ってリセットされる。そして、スライスナンバー（ＳＶ
Ｐ）と巨大ブロックナンバー（ＭＡＣＲＯ＃）は前もっ
て作られることと仮定して、カウンタなども具現可能で
ある。
リーに貯蔵する際のアドレス生成は図５のラスターフォ
ーマットコンバーター回路によって遂行される。ここ
で、ＯＮ信号はデータが存在する期間を示し、データが
存在しない期間にはカウンターが増加しないようにして
必要なデータだけメモリーに貯蔵されるようにする。即
ち、１０ビットカウンター１は１巨大ブロックをカウン
トするカウンターとして巨大ブロックスタート信号によ
ってリセットされる。そして、スライスナンバー（ＳＶ
Ｐ）と巨大ブロックナンバー（ＭＡＣＲＯ＃）は前もっ
て作られることと仮定して、カウンタなども具現可能で
ある。
【００２２】具体的には図６に示すＹプロセッサ２と図
７に示したＣプロセッサ３と共に説明する。Ｙプロセッ
サ２は１０ビットカウンター１の出力とスライスナンバ
ー（ＳＶＰ）、巨大ブロックナンバー（ＭＡＣＲＯ＃）
を用いてＹ水平アドレス（ＨＹ７〜ＨＹ０）とＹ垂直ア
ドレス（ＶＹ９〜ＶＹ０）を作って図８の手順で処理を
進める。
７に示したＣプロセッサ３と共に説明する。Ｙプロセッ
サ２は１０ビットカウンター１の出力とスライスナンバ
ー（ＳＶＰ）、巨大ブロックナンバー（ＭＡＣＲＯ＃）
を用いてＹ水平アドレス（ＨＹ７〜ＨＹ０）とＹ垂直ア
ドレス（ＶＹ９〜ＶＹ０）を作って図８の手順で処理を
進める。
【００２３】Ｃプロセッサ３は１０ビットカウンター１
の出力とスライスナンバー（ＳＶＰ）、巨大ブロックナ
ンバー（ＭＡＣＲＯ＃）を用いてＣ水平アドレス（ＨＣ
７〜ＨＣ０）とＣ垂直アドレス（ＶＣ９〜ＶＣ０）を作
って図９の手順で処理を進める。
の出力とスライスナンバー（ＳＶＰ）、巨大ブロックナ
ンバー（ＭＡＣＲＯ＃）を用いてＣ水平アドレス（ＨＣ
７〜ＨＣ０）とＣ垂直アドレス（ＶＣ９〜ＶＣ０）を作
って図９の手順で処理を進める。
【００２４】このようにＹプロセッサ２とＣプロセッサ
３によって作られたＹ，Ｃアドレスは、ＹとＣを区別し
てくれる１０ビットカウンター１のＭＳＢで表記したＣ
ビットを、ＹＣ区分信号に使用し多重化器４と多重化器
５を選択することによってＹ期間にはアドレスを出力し
て、Ｃ期間にはＣアドレスを出力するようにする。この
ようにして１０ビットカウンター１の一つだけを用いて
ブロック単位でデータを貯蔵するためのアドレスが作ら
れる。
３によって作られたＹ，Ｃアドレスは、ＹとＣを区別し
てくれる１０ビットカウンター１のＭＳＢで表記したＣ
ビットを、ＹＣ区分信号に使用し多重化器４と多重化器
５を選択することによってＹ期間にはアドレスを出力し
て、Ｃ期間にはＣアドレスを出力するようにする。この
ようにして１０ビットカウンター１の一つだけを用いて
ブロック単位でデータを貯蔵するためのアドレスが作ら
れる。
【００２５】本発明でのＹプロセッシングのためのＹプ
ロセッサ２の動作は図８のようになる。１０ビットカウ
ンター１をリセットして（Ａ１）、続いてデータの入力
によるＹプロセッサ２へのビット（Ｋ，Ｌ）増加によっ
て輝度垂直アドレス（ＶＹ４−５）も増加されて（Ａ
２）、４個の並列データ（４スライス）が入力されたか
を確認し、入力されなかったら上記段階（Ａ２）をさら
に遂行する（Ａ３）。これを反復し４個の並列データが
入力されるとＹプロセッサ２へのビット（Ｇ，Ｈ，Ｉ）
が増加されることによって垂直アドレス（ＶＹ０−２）
が増加される（Ａ４）。続いて８ラインのデータが入力
されたかカウントし、入力されなかったら上記段階（Ａ
２）を遂行して、入力されたら次の段階を遂行する（Ａ
５）。
ロセッサ２の動作は図８のようになる。１０ビットカウ
ンター１をリセットして（Ａ１）、続いてデータの入力
によるＹプロセッサ２へのビット（Ｋ，Ｌ）増加によっ
て輝度垂直アドレス（ＶＹ４−５）も増加されて（Ａ
２）、４個の並列データ（４スライス）が入力されたか
を確認し、入力されなかったら上記段階（Ａ２）をさら
に遂行する（Ａ３）。これを反復し４個の並列データが
入力されるとＹプロセッサ２へのビット（Ｇ，Ｈ，Ｉ）
が増加されることによって垂直アドレス（ＶＹ０−２）
が増加される（Ａ４）。続いて８ラインのデータが入力
されたかカウントし、入力されなかったら上記段階（Ａ
２）を遂行して、入力されたら次の段階を遂行する（Ａ
５）。
【００２６】８ラインのデータが入力されたらＹプロセ
ッサ２のＥＦビットが増加されることによって水平アド
レス（ＨＹ０−１）が増加される（Ａ６）。
ッサ２のＥＦビットが増加されることによって水平アド
レス（ＨＹ０−１）が増加される（Ａ６）。
【００２７】こんなに増加し、４個のブロックデータが
入力されたかを確認し、入力されなかったら入力される
時まで上記段階（Ａ２）から繰り返し遂行し、入力され
たら次の段階へ遂行する（Ａ７）。４個のブロックデー
タが入力されるとＹプロセッサ２へのＤビットが増加さ
れて、これによって垂直アドレス（ＶＹ３）が増加され
る（Ａ８）。こんなに増加し８個のブロックデータがす
べて入力されたか確認し、入力されなかったら上記段階
（Ａ２）から反復遂行するようにさせて、入力されたら
次の段階を遂行するようにさせる（Ａ９）。
入力されたかを確認し、入力されなかったら入力される
時まで上記段階（Ａ２）から繰り返し遂行し、入力され
たら次の段階へ遂行する（Ａ７）。４個のブロックデー
タが入力されるとＹプロセッサ２へのＤビットが増加さ
れて、これによって垂直アドレス（ＶＹ３）が増加され
る（Ａ８）。こんなに増加し８個のブロックデータがす
べて入力されたか確認し、入力されなかったら上記段階
（Ａ２）から反復遂行するようにさせて、入力されたら
次の段階を遂行するようにさせる（Ａ９）。
【００２８】この時、８個のブロックデータがすべて入
力されたら図５に示した巨大ブロックナンバー（ＭＡＣ
ＲＯ＃）を用いて水平アドレス（ＨＹ２−７）を増加さ
せる（Ａ１０）。このようにして４４個の巨大ブロック
がすべて入力されなかったら上記段階（Ａ１）から反復
遂行して、すべて入力されたら次の段階を遂行する（Ａ
１１）。
力されたら図５に示した巨大ブロックナンバー（ＭＡＣ
ＲＯ＃）を用いて水平アドレス（ＨＹ２−７）を増加さ
せる（Ａ１０）。このようにして４４個の巨大ブロック
がすべて入力されなかったら上記段階（Ａ１）から反復
遂行して、すべて入力されたら次の段階を遂行する（Ａ
１１）。
【００２９】続いて、図５に示したスライスナンバー
（ＳＶＰ）を用いて垂直アドレス（ＶＹ６−９）を増加
させてＹプロセッシングを遂行する（Ａ１２）。
（ＳＶＰ）を用いて垂直アドレス（ＶＹ６−９）を増加
させてＹプロセッシングを遂行する（Ａ１２）。
【００３０】一方、本発明のＣプロセッシングは図９の
ように１０ビットカウンター１をリセットすると（Ｂ
１）、データが入力されることによってＣプロセッサ３
へのビット（Ｋ，Ｌ）が増加されて垂直アドレス（ＶＣ
３−４）も増加される（Ｂ２）。このようにして４個の
並列データが入力されたかを確認し、入力されなかった
ら上記段階（Ｂ２）を更に遂行して、入力されたら次の
段階を遂行する（Ｂ３）。４個の並列データが入力され
たらＣプロセッサ３へのビット（Ｇ，Ｈ，Ｉ）が増加さ
れることによって垂直アドレス（ＶＣ０−２）が増加さ
れる（Ｂ４）。このようにして８ラインのデータが入力
されたかカウントし、入力されなかったら上記段階（Ｂ
２）から反復遂行して、入力されたら次の段階を遂行す
る（Ｂ５）。８ラインのデータが入力されたら図５に示
したＣプロセッサ３のＦビットが増加されることによっ
て垂直アドレス（ＶＣ９）が増加される（Ｂ６）。
ように１０ビットカウンター１をリセットすると（Ｂ
１）、データが入力されることによってＣプロセッサ３
へのビット（Ｋ，Ｌ）が増加されて垂直アドレス（ＶＣ
３−４）も増加される（Ｂ２）。このようにして４個の
並列データが入力されたかを確認し、入力されなかった
ら上記段階（Ｂ２）を更に遂行して、入力されたら次の
段階を遂行する（Ｂ３）。４個の並列データが入力され
たらＣプロセッサ３へのビット（Ｇ，Ｈ，Ｉ）が増加さ
れることによって垂直アドレス（ＶＣ０−２）が増加さ
れる（Ｂ４）。このようにして８ラインのデータが入力
されたかカウントし、入力されなかったら上記段階（Ｂ
２）から反復遂行して、入力されたら次の段階を遂行す
る（Ｂ５）。８ラインのデータが入力されたら図５に示
したＣプロセッサ３のＦビットが増加されることによっ
て垂直アドレス（ＶＣ９）が増加される（Ｂ６）。
【００３１】こうして垂直アドレスが増加されて４個の
ブロックデーターが入力されたかを判断し、入力されな
かったら上記段階（Ｂ２）から反復遂行して、入力され
たら次の段階を遂行する（Ｂ７）。
ブロックデーターが入力されたかを判断し、入力されな
かったら上記段階（Ｂ２）から反復遂行して、入力され
たら次の段階を遂行する（Ｂ７）。
【００３２】上記で４個のブロックデータが入力された
らＣプロセッサ３は巨大ブロックナンバー（ＭＡＣＲＯ
＃）を用いて水平アドレス（ＨＣ０−５）を増加させる
（Ｂ８）。水平アドレスを増加させて４４個の巨大ブロ
ックデータがすべて入力されたか判断し、すべて入力さ
れなかったら上記段階（Ｂ１）からさらに遂行を反復し
て、すべて入力されたら次の段階を遂行する（Ｂ９）。
４４個の巨大ブロックデータがすべて入力されたら図５
に示した（ＳＶＰ）信号を用いて垂直アドレス（ＶＣ５
−８）を増加させてこれを上記初期段階（Ｂ１）から反
復遂行しＣプロセッシングを遂行する（Ｂ１０）。
らＣプロセッサ３は巨大ブロックナンバー（ＭＡＣＲＯ
＃）を用いて水平アドレス（ＨＣ０−５）を増加させる
（Ｂ８）。水平アドレスを増加させて４４個の巨大ブロ
ックデータがすべて入力されたか判断し、すべて入力さ
れなかったら上記段階（Ｂ１）からさらに遂行を反復し
て、すべて入力されたら次の段階を遂行する（Ｂ９）。
４４個の巨大ブロックデータがすべて入力されたら図５
に示した（ＳＶＰ）信号を用いて垂直アドレス（ＶＣ５
−８）を増加させてこれを上記初期段階（Ｂ１）から反
復遂行しＣプロセッシングを遂行する（Ｂ１０）。
【００３３】
【発明の効果】本発明は上述のように、ディジタル方式
の高画質テレビでブロック単位で構成されたデータをフ
レームメモリーにリードまたライトするアドレス発生部
を１０ビットカウンター１個だけを用いて構成している
ので、ラスターフォーマットコンバーター回路の構成が
非常に簡単となり、従って回路具現の為の費用が削減さ
れることができる等の効果を得られるものである。
の高画質テレビでブロック単位で構成されたデータをフ
レームメモリーにリードまたライトするアドレス発生部
を１０ビットカウンター１個だけを用いて構成している
ので、ラスターフォーマットコンバーター回路の構成が
非常に簡単となり、従って回路具現の為の費用が削減さ
れることができる等の効果を得られるものである。
【図１】巨大ブロックの概念図である。
【図２】フレーム構成の概念図である。
【図３】フレームメモリーのデータ格納状況の概念図で
ある。
ある。
【図４】フレーム構成におけるスライス１からスライス
４までの一番目のブロック配置図である。
４までの一番目のブロック配置図である。
【図５】本発明のラスターフォーマットコンバーター回
路の構成図である。
路の構成図である。
【図６】本発明のラスターフォーマットコンバーター回
路におけるＹプロセッサの作用説明図である。
路におけるＹプロセッサの作用説明図である。
【図７】本発明のラスターフォーマットコンバーター回
路におけるＣプロセッサの作用説明図である。
路におけるＣプロセッサの作用説明図である。
【図８】同上Ｙプロセッサの動作順序を説明するための
フローチャートである。
フローチャートである。
【図９】同上Ｃプロセッサの動作順序を説明するための
フローチャートである。
フローチャートである。
１ １０ビットカウンター ２ Ｙプロセッサ ３ Ｃプロセッサ ４ 第１多重化器 ５ 第２多重化器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 季 震 鶴 大韓民国京畿道利川郡利川邑倉田４里217 番地 (72)発明者 具 ▲景▼ 峯 大韓民国ソウル特別市松坡區吾琴洞象牙ア パト９−706號
Claims (12)
- 【請求項１】 離散コサイン変換、ベクトル量子化など
を含んだブロックトランスフォームに従って画像データ
をフレームメモリーに入出力する際のアドレスを発生す
る回路であって；データが存在する期間だけカウントさ
れるようにデータが存在する期間には“ＨＩＧＨ”とな
りデータが存在しない期間には“ＬＯＷ”となるように
する“ＯＮ”信号を使用し、巨大ブロックの始めの点に
対応した巨大ブロックスタート信号でリセットされ、一
つの巨大ブロックをカウントする１０ビットカウンター
（１）と；前記１０ビットカウンター（１）とスライス
ナンバー、巨大ブロックナンバーを用いて輝度信号の水
平、垂直アドレスを作ることに使用されるＹプロセッサ
（２）と；前記１０ビットカウンター（１）とスライス
ナンバー、巨大ブロックナンバーを用いて色差信号の水
平、垂直アドレスを作ることに使用されるＣプロセッサ
（３）と；輝度期間には輝度アドレスを、色差期間には
色差アドレスを選択し垂直アドレスを提供することに使
用される第１多重化器（４）と；輝度期間には輝度アド
レスを、色差期間には色差アドレスを選択し水平アドレ
スを提供することに使用される第２多重化器（５）と；
を含んで構成されることを特徴とする高画質テレビのラ
スターフォーマットコンバーター回路。 - 【請求項２】 前記スライスナンバーは輝度垂直アドレ
ス最上位４ビットアドレス（ＶＹ９〜ＶＹ６）に使用
し、また色差垂直アドレスのアドレス（ＶＣ８〜ＶＣ
５）に使用することを特徴とする請求項１記載の高画質
テレビのラスターフォーマットコンバーター回路。 - 【請求項３】 前記１０ビットカウンター（１）は最上
位ビットを輝度（Ｙ）及び色差（Ｃ）期間を区別する為
の信号（ＹＣ）に使用することを特徴とする請求項１記
載の高画質テレビのラスターフォーマットコンバーター
回路。 - 【請求項４】 前記巨大ブロックナンバーはＹ水平アド
レス最上位６ビット（ＨＹ７〜ＨＹ２）に使用し、色差
水平アドレスの最下位６ビット（ＨＣ５〜ＨＣ０）に使
用することを特徴とする請求項１記載の高画質テレビの
ラスターフォーマットコンバーター回路。 - 【請求項５】 前記１０ビットカウンター（１）は最上
位２ビット（Ｋ，Ｌ）は４スライス順に増加させる為に
輝度垂直アドレス（ＶＹ５、ＶＹ４）に使用することを
特徴とする請求項１記載の高画質テレビのラスターフォ
ーマットコンバーター回路。 - 【請求項６】 前記１０ビットカウンター（１）は最下
位２ビット（Ｋ，Ｌ）は４スライス順に増加させる為に
色差垂直アドレス（ＶＣ４、ＶＣ３）に使用することを
特徴とする請求項１記載の高画質テレビのラスターフォ
ーマットコンバーター回路。 - 【請求項７】 前記１０ビットカウンター（１）の中間
ビット（Ｇ，Ｈ，Ｉ）はブロックの内の８個のラインを
カウントする為に輝度垂直アドレスの最下位３ビット
（ＶＹ２、ＶＹ１、ＶＹ０）に使用することを特徴とす
る請求項１記載の高画質テレビのラスターフォーマット
コンバーター回路。 - 【請求項８】 前記１０ビットカウンター（１）の中間
ビット（Ｇ，Ｈ，Ｉ）はブロックの内の８個のラインを
カウントする為に色差垂直アドレスの最下位３ビット
（ＶＣ２、ＶＣ１、ＶＣ０）に使用することを特徴とす
る請求項１記載の高画質テレビのラスターフォーマット
コンバーター回路。 - 【請求項９】 前記１０ビットカウンター（１）の異な
る中間ビット（Ｅ，Ｆ）は水平４個のブロックをカウン
トする為に輝度水平アドレスの最下位２ビット（ＨＹ
１、ＨＹ０）に使用し、輝度の上段４個のブロックと下
段４個のブロックを区別する為に前記１０ビットカウン
ター（１）の１ビット（Ｄ）を輝度垂直アドレス（ＶＹ
３）に使用することを特徴とする請求項１記載の高画質
テレビのラスターフォーマットコンバーター回路。 - 【請求項１０】 前記Ｃプロセッサ（３）はフレームメ
モリーに色差信号（Ｕ，Ｖ）データを輝度信号（Ｙ）と
異なる領域に貯蔵する為に色差水平アドレスの最上位２
ビット（ＨＣ７、ＨＣ６）を“ＨＩＧＨ”と固定し、フ
レームメモリーにＵとＶのデータを他の領域に貯蔵する
為に前記１０ビットカウンター（１）の中間ビット
（Ｄ）を色差垂直アドレスの最上位ビット（ＶＣ）に使
用することを特徴とする請求項１記載の高画質テレビの
ラスターフォーマットコンバーター回路。 - 【請求項１１】 前記Ｙプロセッサ（２）は、４スライ
スによる４個の並列データを順に反復し入力させて８ラ
インのデータ入力時まで輝度垂直アドレスを増加させる
手段と、８ラインのデータ入力後、水平アドレスを４個
のブロックデータの入力時まで一度に増加させ他の輝度
垂直アドレスも増加させてこれを８個のブロックデータ
がすべて入力される時までに増加させる手段と、続いて
巨大ブロックナンバーを用いて残りの輝度水平アドレス
を増加させて４４個の巨大ブロックがすべて入力される
時までに増加させる手段と、続いて４スライスによる残
りの輝度垂直アドレスを順に増加させることを繰り返す
手段を備えたことを特徴とする請求項１記載の高画質テ
レビのラスターフォーマットコンバーター回路。 - 【請求項１２】 前記Ｃプロセッサ（３）は、４スライ
スによる４個の並列データを順に反復し入力させて８ラ
インのデータ入力時まで色差アドレスを増加させる手段
と、８ラインのデータ入力後、他の色差水平アドレスを
４個のブロックデータの入力時までに一次増加させ、４
ブロックをカウントする手段と、続いて巨大ブロックナ
ンバーを用いて残りの色差水平アドレスを増加させて４
４個の巨大ブロックがすべて入力されるまでに増加させ
る手段と、続いて４スライスによる残りの色差垂直アド
レスを順に増加させることを繰り返す手段を備えたこと
を特徴とする請求項１記載の高画質テレビのラスターフ
ォーマットコンバーター回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920027241A KR950006768B1 (ko) | 1992-12-31 | 1992-12-31 | 라스터 포멧 콘버터 회로 |
| KR92-27241 | 1992-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH077724A true JPH077724A (ja) | 1995-01-10 |
| JP2846809B2 JP2846809B2 (ja) | 1999-01-13 |
Family
ID=19348386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33526393A Expired - Fee Related JP2846809B2 (ja) | 1992-12-31 | 1993-12-28 | 高画質テレビのラスターフォーマット変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5500577A (ja) |
| JP (1) | JP2846809B2 (ja) |
| KR (1) | KR950006768B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157739A (en) * | 1997-06-05 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Displaying format converter for digitally encoded video signal data |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3092382B2 (ja) * | 1993-03-22 | 2000-09-25 | 松下電器産業株式会社 | 信号処理装置 |
| US5790197A (en) * | 1994-01-12 | 1998-08-04 | Thomson Consumer Electronics,. Inc. | Multimode interpolation filter as for a TV receiver |
| US6005546A (en) * | 1996-03-21 | 1999-12-21 | S3 Incorporated | Hardware assist for YUV data format conversion to software MPEG decoder |
| JPH10262220A (ja) | 1997-03-19 | 1998-09-29 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH10322692A (ja) * | 1997-05-20 | 1998-12-04 | Mitsubishi Electric Corp | 画像処理装置、画像データ圧縮方法および画像データ伸長方法 |
| US5963222A (en) * | 1997-10-27 | 1999-10-05 | International Business Machines Corporation | Multi-format reduced memory MPEG decoder with hybrid memory address generation |
| US6501507B1 (en) | 1998-05-13 | 2002-12-31 | Barth Alan Canfield | Multimode interpolation filter as for a TV receiver |
| US8615039B2 (en) * | 2009-05-21 | 2013-12-24 | Microsoft Corporation | Optimized allocation of multi-core computation for video encoding |
| CN110536047B (zh) * | 2018-05-25 | 2020-11-13 | 杭州海康威视数字技术股份有限公司 | 一种视频信号输出电路及摄像机 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4654696A (en) * | 1985-04-09 | 1987-03-31 | Grass Valley Group, Inc. | Video signal format |
| JP3381855B2 (ja) * | 1992-12-28 | 2003-03-04 | ソニー株式会社 | 画像信号符号化方法および画像信号符号化装置、並びに画像信号復号化方法および画像信号復号化装置 |
| US5428397A (en) * | 1993-05-07 | 1995-06-27 | Goldstar Co., Ltd. | Video format conversion apparatus for converting interlaced video format into progressive video format using motion-compensation |
-
1992
- 1992-12-31 KR KR1019920027241A patent/KR950006768B1/ko not_active IP Right Cessation
-
1993
- 1993-12-22 US US08/171,613 patent/US5500577A/en not_active Expired - Fee Related
- 1993-12-28 JP JP33526393A patent/JP2846809B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157739A (en) * | 1997-06-05 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Displaying format converter for digitally encoded video signal data |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940017865A (ko) | 1994-07-27 |
| US5500577A (en) | 1996-03-19 |
| JP2846809B2 (ja) | 1999-01-13 |
| KR950006768B1 (ko) | 1995-06-22 |
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| Date | Code | Title | Description |
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