JPH077724A - 高画質テレビのラスターフォーマットコンバーター回路 - Google Patents

高画質テレビのラスターフォーマットコンバーター回路

Info

Publication number
JPH077724A
JPH077724A JP33526393A JP33526393A JPH077724A JP H077724 A JPH077724 A JP H077724A JP 33526393 A JP33526393 A JP 33526393A JP 33526393 A JP33526393 A JP 33526393A JP H077724 A JPH077724 A JP H077724A
Authority
JP
Japan
Prior art keywords
address
data
converter circuit
luminance
block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP33526393A
Other languages
English (en)
Other versions
JP2846809B2 (ja
Inventor
Bom-Su Kim
範 洙 金
Jin-Hak Lee
震 鶴 季
Kyong-Bong Ku
▲景▼ 峯 具
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH077724A publication Critical patent/JPH077724A/ja
Application granted granted Critical
Publication of JP2846809B2 publication Critical patent/JP2846809B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00Television systems
    • H04N7/01Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0125Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level one of the standards being a high definition standard
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00Television systems
    • H04N7/12Systems in which the television signal is transmitted via one channel or a plurality of parallel channels, the bandwidth of each channel being less than the bandwidth of the television signal
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/85Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using pre-processing or post-processing specially adapted for video compression
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00Television systems
    • H04N7/01Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0117Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
    • H04N7/0122Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal the input and the output signals having different aspect ratios

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Color Television Systems (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Television Systems (AREA)

Abstract

(57)【要約】 (修正有) 【目的】 フレームメモリーのアドレスゼネレータに使
用される簡単な処理方式および回路構成のラスターフォ
ーマットコンバーター回路を実現する。 【構成】 データの存在期間だけカウントされるように
“HIGH”とし、しない期間には“LOW”とする
“ON”信号を使用し、巨大ブロックの始点に対応した
信号でリセットし、巨大ブロックをカウントする10ビ
ットカウンター1と;これとスライスナンバーSVP、
巨大ブロックナンバーMACRO#で輝度信号Yの水
平、垂直アドレスを作るYプロセッサ2と;カウンター
1とスライスナンバーSVP、巨大ブロックナンバーM
ACRO#を用いて色差信号Cの水平、垂直、及び輝度
アドレスを作るCプロセッサ3と;輝度、色差信号では
Y,Cアドレスを選択し垂直アドレスを提供する第1多
重化器4と;Y,C期間にはY,Cアドレスを、選択し
水平アドレスを出す第2多重化器5を含む。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、HDTV(High Defin
ition Television)、ATV(Advanced Television
)、MPEG(Moving Picture Experts Group)、J
PEG(Joint Photographic Experts Group)、ビデオ
ホン(Video Phone )などに適用させることができる高
画質テレビのラスターフォーマットコンバーター回路に
関するものである。さらに詳細には、離散コサイン変換
(DCT)やベクトル量子化(VQ)などを含んだブロ
ックトランスフォームに従って画像データを処理する場
合において、ラスタースキャン方式のデータをフレーム
メモリーに蓄積する際にデータを圧縮するのに便利なブ
ロック単位のデータフォーマットに換えるとともに、圧
縮されたデータを復元しブロック単位で構成されたデー
タを画面にディスプレイしようとする際にフレームメモ
リーからラスタースキャン方式のデータフォーマットで
出力するためのアドレスを発生するラスターフォーマッ
トコンバーター回路に関するものである。
【0002】
【従来の技術】一般に高画質テレビは既存のテレビに比
べて走査線数を2倍以上増し画面比を増すようにして画
面の高精密化、大型化を実現させられるようにしたので
ある。これは1125走査線数、1025有効走査線
数、60Hzフィルド周波数、2:1隔行走査、16:
9画面比、走査線数当画素数、1920(輝度信号)、
960(色差信号)を基本骨格で国際無線通信諮問委員
会(CCIR)により規格化が誘導されている。
【0003】この様な高画質テレビ技術の一例としては
The Glass Valley Group Inc. の米国特許出願第07/
721515号を例示することができる。
【0004】これは大きい画面比のTV信号に対応する
輝度成分(Y)および色彩成分(C1,C2)をそれぞ
れ時間圧縮した後、順番の形式に受信する時に画面の削
除部分を指定するデータを共に送信し、送信された信号
によって狭画面の一般TVで受信可能にするビデオ信号
通信方式として、NTSCテレビのシステムとの互換性
を念頭において開発されたことである。
【0005】従ってこの様な従来の技術はNTSCテレ
ビのシステムとの互換性の為の技術であるのでフレーム
メモリーを介してラスタースキャン方式にデータフォー
マットを換える為の技術は提示されていなかった。
【0006】
【発明が解決しようとする課題】本発明の目的は、離散
コサイン変換やベクトル量子化などを含んだブロックト
ランスフォームを使用して画像データを圧縮する高画質
テレビにおいて、フレームメモリーのアドレスゼネレー
タに使用される簡単な処理方式および回路構成のラスタ
ーフォーマットコンバーター回路を提供することにあ
る。
【0007】
【課題を解決するための手段】本発明では、上記の目的
を達成するために、データが存在する期間だけカウント
されるようにデータが存在する期間には“HIGH”と
なり、データが存在しない期間には“LOW”となるよ
うにする“ON”信号を使用し、巨大ブロックの始めの
点に対応した巨大ブロックスタート信号でリセットさ
れ、一つの巨大ブロックをカウントする10ビットカウ
ンターと;この10ビットカウンターとスライスナンバ
ー(SVP)、巨大ブロックナンバー(MACRO#)
を用いて輝度信号(Y)の水平、垂直アドレスを作って
くれるYプロセッサと;上記10ビットカウンターとス
ライスナンバー(SVP)、巨大ブロックナンバー(M
ACRO#)を用いて色差信号(C)の水平、垂直アド
レス及び輝度アドレスを作ってくれるCプロセッサと;
輝度信号の期間にはYアドレスを、色差信号期間にはC
アドレスを選択し垂直アドレスを提供する第1多重化器
と;Y期間にはYアドレスを、C期間にはCアドレスを
選択し水平アドレスを提供する第2多重化器を含んで構
成される。
【0008】また、前記Yプロセッサは、4スライスに
よる4個の並列データを順に反復し入力させて8ライン
のデータ入力時まで輝度垂直アドレスを増加させる手段
と、8ラインのデータ入力後水平アドレスを4個のブロ
ックデータの入力時まで一度に増加させ他の輝度垂直ア
ドレスも増加させてこれを8個のブロックデータがすべ
て入力される時までに増加させる手段と、続いて巨大ブ
ロックナンバーを用いて残りの輝度水平アドレスを増加
させ44個の巨大ブロックがすべて入力される時までに
増加させる手段と、続いて4スライスによる残りの輝度
垂直アドレスを順に増加させることを繰り返す手段とを
備えている。
【0009】また、前記Cプロセッサは、4スライスに
よる4個の並列データを順に反復し入力させて8ライン
のデータ入力時まで色差アドレスを増加させる手段と、
8ラインのデータ入力後、他の色差水平アドレスを4個
のブロックデータの入力時まで一度に増加させて、4ブ
ロックをカウントする手段と、続いて巨大ブロックナン
バーを用いて残りの色差水平アドレスを増加させて44
個の巨大ブロックがすべて入力されるまでに増加させる
手段と、続いて4スライスによる残りの色差垂直アドレ
スを順番に増加させることを繰り返す手段とを備えてい
る。
【0010】
【作用】前記ラスターフォーマットコンバーター回路か
ら発生するアドレスをフレームメモリーに与えること
で、ラスターフォーマットの画像データーをブロック構
造化してフレームメモリーに格納することができるとと
もに、ブロック構造化したデーターをラスターフォーマ
ットでフレームメモリーから読み出すことができる。
【0011】
【実施例】本発明のラスターフォーマットコンバーター
回路は図5に示すように、前記DCTやVQなどを含ん
だブロックトランスフォームを使用し映像データを圧縮
するシステムでフレームメモリーのアドレスゼネレータ
として使用されるものであり、データが存在する期間に
だけカウントされるようにデータが存在する期間にはH
IGHとなり、データが存在しない期間にはLOWとな
るようにするON信号を使用し、巨大ブロックの始めの
点でカウンター1をリセットさせてくれる巨大ブロック
スタート信号(MSC)を使用し、一つの巨大ブロック
をカウントすることに使用される10ビットカウンター
1と、10ビットカウンター1とスライスナンバー(S
VP)、巨大ブロックナンバー(MACRO#)を用い
て輝度信号(Y)の水平、垂直アドレスを作ってくれる
Yプロセッサ2と、10ビットカウンター1とスライス
ナンバー(SVP)、巨大ブロックナンバー(MACR
O#)を用いて色差信号(C)の水平、垂直アドレスを
作ってくれるCプロセッサ3と、Y期間にはYアドレス
をC期間にはCアドレスを選択し垂直アドレスを提供す
ることに使用される第1多重化器4と、Y期間にはYア
ドレスをC期間にはCアドレスを選択し水平アドレスを
提供することに使用される第2多重化器5とを備えてい
る。
【0012】本発明におけるYプロセッサ2及びCプロ
セッサ3に関しては図6及び図7に示すようになってい
る。Yプロセッサ2にはスライスナンバー(SVP)を
Y垂直アドレスの最上位4ビット(VY9〜VY6)に
使用し、Cプロセッサ3にはスライスナンバー(SV
P)をC垂直アドレス(VC8〜VC5)に使用してい
る。また、Cプロセッサ3で10ビットカウンター1の
最上位ビット(MSB)をYとC期間を区別する為の信
号(YC)に使用し、Yプロセッサ2で巨大ブロックナ
ンバー(MACRO#)を水平アドレスの最上位6ビッ
ト(HY7〜HY2)に使用し、Cプロセッサ3で巨大
ブロックナンバー(MACRO#)をC水平アドレスの
最下位6ビット(HC5〜HC0)に使用する。
【0013】そして、Yプロセッサ2で4スライスを順
に増加させる為に10ビットカウンター1の2ビット
(K,L)をY垂直アドレス(VY5、VY4)に使用
し、Cプロセッサ3で4スライスを順に増加させる為に
カウンター1の2ビット(K,L)をC垂直アドレス
(VC4、VC3)に使用している。また、Yプロセッ
サ2でブロック内の8個のラインをカウントする為に1
0ビットカウンター1の中間ビット(G,H,I)をY
垂直アドレスの最下位3ビット(VY2、VY1、VY
0)に使用し、Cプロセッサ3でブロック内の8個のラ
インをカウントする為に10ビットカウンター1の中間
ビット(G,H,I)をC垂直アドレスの最下位3ビッ
ト(VC2、VC1、VC0)に使用する。
【0014】また、Yプロセッサ2で水平4個のブロッ
クをカウントする為に10ビットカウンター1の中間ビ
ット(E,F)をY水平アドレスの最下位2ビット(H
Y1、HY0)に使用し、輝度信号Yの上段4個のブロ
ックと下段4個のブロックを区別する為に10ビットカ
ウンター1のDをY垂直アドレス(VY3)に使用し、
Cプロセッサ3でフレームメモリーに色差信号(U,
V)データを輝度信号Yと異なる領域に貯蔵する為にC
水平アドレスの最上位2ビット(HC7、HC6)をH
IGHと固定し、フレームメモリーにUとVのデータを
お互いに異なる領域に貯蔵する為に10ビットカウンタ
ー1のFをC垂直アドレスの最上位ビットVC9に使用
するように構成されている。
【0015】このように構成された本発明の回路の動作
及び作用を説明すると次のようになる。
【0016】本発明での高画質テレビ用ビデオデータは
前記DCTと動き補償(Motion Compensation )に有利
であるように階層的構造を有する。その階層的構造は小
さい単位からブロック、巨大ブロック、スライス、フレ
ームからなっている。1ブロックは水平8Pixel 、垂直
8ラインの8×8であり、1巨大ブロックは図1に示す
ように輝度信号8ブロック、色差信号2ブロック(U,
V各1ブロックずつ)から構成される。1スライスは4
4個の巨大ブロックから構成され、図2の様なフレーム
を成す。このとき、Y(輝度信号)、U(色差信号)、
V(色差信号)は各々60スライスを有するようになっ
て、各スライスは44個の巨大ブロックを有する。この
ようなフレームをメモリーさせるメモリーは図3のよう
に例示することができる所、水平及び垂直アドレスの最
上位ビットを使用し次のようにY,U,Vのアドレスを
区別する。
【0017】 水平アドレス 垂直アドレス Y 00×××××××× ×××××××××× Y 01×××××××× ×××××××××× Y 10×××××××× ×××××××××× U 11×××××××× 0××××××××× V 11×××××××× 1××××××××× 本発明ではデータ処理速度を早くするために4段並列処
理方式で回路を構成してメモリーは動き補償を考慮し、
偶数メモリーと奇数メモリーに分ける。図4はスライス
1からスライス4までの一番目のブロック(ブロック
1)を示す。スライス1〜4の一番目の4Pixel 即ち、
スライス1のa、スライス2のb、スライス3のc、ス
ライス4のdは偶数メモリーに貯蔵されて、スライス1
〜4の二番目の4Pixel 即ち、スライス1のA、スライ
ス2のB、スライス3のC、スライス4のDは奇数メモ
リーに貯蔵される。メモリーに貯蔵される順番はa,
b,c,d,A,B,C,D,e,f,g,h,E,
F,G,Hの順であり、a,b,c,d,e,f,g,
hは偶数メモリーに、A,B,C,D,E,F,G,H
は奇数メモリーに各々貯蔵される。
【0018】このような方法で図1の1〜8ブロックを
順に貯蔵して、ブロック9はU(色差信号)であるので
水平アドレスの最上位2ビット(図7のHC7、HC
6)を“11”と固定して、垂直アドレスの最上位1ビ
ットは“0”と固定し、図4のような方法で貯蔵する。
また、ブロック10はV(色差信号)であるので水平ア
ドレスの最上位2ビットを“11”と固定して、垂直ア
ドレスの最上位2ビットを“11”と固定し、垂直アド
レスの最上位1ビットは“1”と固定し、図4のような
方法で貯蔵される。
【0019】図2に示した44巨大ブロックはこのよう
な方法で1巨大ブロックずつ図3に示したメモリー順に
貯蔵される。
【0020】本発明でのフレームデータは4段並列処理
しメモリーに貯蔵するので、44巨大ブロックが貯蔵さ
れると4スライスが貯蔵されるようになり、次のスライ
ス5〜スライス10をこのような方法で貯蔵する。
【0021】上記での1フレーム分の画像データをメモ
リーに貯蔵する際のアドレス生成は図5のラスターフォ
ーマットコンバーター回路によって遂行される。ここ
で、ON信号はデータが存在する期間を示し、データが
存在しない期間にはカウンターが増加しないようにして
必要なデータだけメモリーに貯蔵されるようにする。即
ち、10ビットカウンター1は1巨大ブロックをカウン
トするカウンターとして巨大ブロックスタート信号によ
ってリセットされる。そして、スライスナンバー(SV
P)と巨大ブロックナンバー(MACRO#)は前もっ
て作られることと仮定して、カウンタなども具現可能で
ある。
【0022】具体的には図6に示すYプロセッサ2と図
7に示したCプロセッサ3と共に説明する。Yプロセッ
サ2は10ビットカウンター1の出力とスライスナンバ
ー(SVP)、巨大ブロックナンバー(MACRO#)
を用いてY水平アドレス(HY7〜HY0)とY垂直ア
ドレス(VY9〜VY0)を作って図8の手順で処理を
進める。
【0023】Cプロセッサ3は10ビットカウンター1
の出力とスライスナンバー(SVP)、巨大ブロックナ
ンバー(MACRO#)を用いてC水平アドレス(HC
7〜HC0)とC垂直アドレス(VC9〜VC0)を作
って図9の手順で処理を進める。
【0024】このようにYプロセッサ2とCプロセッサ
3によって作られたY,Cアドレスは、YとCを区別し
てくれる10ビットカウンター1のMSBで表記したC
ビットを、YC区分信号に使用し多重化器4と多重化器
5を選択することによってY期間にはアドレスを出力し
て、C期間にはCアドレスを出力するようにする。この
ようにして10ビットカウンター1の一つだけを用いて
ブロック単位でデータを貯蔵するためのアドレスが作ら
れる。
【0025】本発明でのYプロセッシングのためのYプ
ロセッサ2の動作は図8のようになる。10ビットカウ
ンター1をリセットして(A1)、続いてデータの入力
によるYプロセッサ2へのビット(K,L)増加によっ
て輝度垂直アドレス(VY4−5)も増加されて(A
2)、4個の並列データ(4スライス)が入力されたか
を確認し、入力されなかったら上記段階(A2)をさら
に遂行する(A3)。これを反復し4個の並列データが
入力されるとYプロセッサ2へのビット(G,H,I)
が増加されることによって垂直アドレス(VY0−2)
が増加される(A4)。続いて8ラインのデータが入力
されたかカウントし、入力されなかったら上記段階(A
2)を遂行して、入力されたら次の段階を遂行する(A
5)。
【0026】8ラインのデータが入力されたらYプロセ
ッサ2のEFビットが増加されることによって水平アド
レス(HY0−1)が増加される(A6)。
【0027】こんなに増加し、4個のブロックデータが
入力されたかを確認し、入力されなかったら入力される
時まで上記段階(A2)から繰り返し遂行し、入力され
たら次の段階へ遂行する(A7)。4個のブロックデー
タが入力されるとYプロセッサ2へのDビットが増加さ
れて、これによって垂直アドレス(VY3)が増加され
る(A8)。こんなに増加し8個のブロックデータがす
べて入力されたか確認し、入力されなかったら上記段階
(A2)から反復遂行するようにさせて、入力されたら
次の段階を遂行するようにさせる(A9)。
【0028】この時、8個のブロックデータがすべて入
力されたら図5に示した巨大ブロックナンバー(MAC
RO#)を用いて水平アドレス(HY2−7)を増加さ
せる(A10)。このようにして44個の巨大ブロック
がすべて入力されなかったら上記段階(A1)から反復
遂行して、すべて入力されたら次の段階を遂行する(A
11)。
【0029】続いて、図5に示したスライスナンバー
(SVP)を用いて垂直アドレス(VY6−9)を増加
させてYプロセッシングを遂行する(A12)。
【0030】一方、本発明のCプロセッシングは図9の
ように10ビットカウンター1をリセットすると(B
1)、データが入力されることによってCプロセッサ3
へのビット(K,L)が増加されて垂直アドレス(VC
3−4)も増加される(B2)。このようにして4個の
並列データが入力されたかを確認し、入力されなかった
ら上記段階(B2)を更に遂行して、入力されたら次の
段階を遂行する(B3)。4個の並列データが入力され
たらCプロセッサ3へのビット(G,H,I)が増加さ
れることによって垂直アドレス(VC0−2)が増加さ
れる(B4)。このようにして8ラインのデータが入力
されたかカウントし、入力されなかったら上記段階(B
2)から反復遂行して、入力されたら次の段階を遂行す
る(B5)。8ラインのデータが入力されたら図5に示
したCプロセッサ3のFビットが増加されることによっ
て垂直アドレス(VC9)が増加される(B6)。
【0031】こうして垂直アドレスが増加されて4個の
ブロックデーターが入力されたかを判断し、入力されな
かったら上記段階(B2)から反復遂行して、入力され
たら次の段階を遂行する(B7)。
【0032】上記で4個のブロックデータが入力された
らCプロセッサ3は巨大ブロックナンバー(MACRO
#)を用いて水平アドレス(HC0−5)を増加させる
(B8)。水平アドレスを増加させて44個の巨大ブロ
ックデータがすべて入力されたか判断し、すべて入力さ
れなかったら上記段階(B1)からさらに遂行を反復し
て、すべて入力されたら次の段階を遂行する(B9)。
44個の巨大ブロックデータがすべて入力されたら図5
に示した(SVP)信号を用いて垂直アドレス(VC5
−8)を増加させてこれを上記初期段階(B1)から反
復遂行しCプロセッシングを遂行する(B10)。
【0033】
【発明の効果】本発明は上述のように、ディジタル方式
の高画質テレビでブロック単位で構成されたデータをフ
レームメモリーにリードまたライトするアドレス発生部
を10ビットカウンター1個だけを用いて構成している
ので、ラスターフォーマットコンバーター回路の構成が
非常に簡単となり、従って回路具現の為の費用が削減さ
れることができる等の効果を得られるものである。
【図面の簡単な説明】
【図1】巨大ブロックの概念図である。
【図2】フレーム構成の概念図である。
【図3】フレームメモリーのデータ格納状況の概念図で
ある。
【図4】フレーム構成におけるスライス1からスライス
4までの一番目のブロック配置図である。
【図5】本発明のラスターフォーマットコンバーター回
路の構成図である。
【図6】本発明のラスターフォーマットコンバーター回
路におけるYプロセッサの作用説明図である。
【図7】本発明のラスターフォーマットコンバーター回
路におけるCプロセッサの作用説明図である。
【図8】同上Yプロセッサの動作順序を説明するための
フローチャートである。
【図9】同上Cプロセッサの動作順序を説明するための
フローチャートである。
【符号の説明】
1 10ビットカウンター 2 Yプロセッサ 3 Cプロセッサ 4 第1多重化器 5 第2多重化器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 季 震 鶴 大韓民国京畿道利川郡利川邑倉田4里217 番地 (72)発明者 具 ▲景▼ 峯 大韓民国ソウル特別市松坡區吾琴洞象牙ア パト9−706號

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 離散コサイン変換、ベクトル量子化など
    を含んだブロックトランスフォームに従って画像データ
    をフレームメモリーに入出力する際のアドレスを発生す
    る回路であって;データが存在する期間だけカウントさ
    れるようにデータが存在する期間には“HIGH”とな
    りデータが存在しない期間には“LOW”となるように
    する“ON”信号を使用し、巨大ブロックの始めの点に
    対応した巨大ブロックスタート信号でリセットされ、一
    つの巨大ブロックをカウントする10ビットカウンター
    (1)と;前記10ビットカウンター(1)とスライス
    ナンバー、巨大ブロックナンバーを用いて輝度信号の水
    平、垂直アドレスを作ることに使用されるYプロセッサ
    (2)と;前記10ビットカウンター(1)とスライス
    ナンバー、巨大ブロックナンバーを用いて色差信号の水
    平、垂直アドレスを作ることに使用されるCプロセッサ
    (3)と;輝度期間には輝度アドレスを、色差期間には
    色差アドレスを選択し垂直アドレスを提供することに使
    用される第1多重化器(4)と;輝度期間には輝度アド
    レスを、色差期間には色差アドレスを選択し水平アドレ
    スを提供することに使用される第2多重化器(5)と;
    を含んで構成されることを特徴とする高画質テレビのラ
    スターフォーマットコンバーター回路。
  2. 【請求項2】 前記スライスナンバーは輝度垂直アドレ
    ス最上位4ビットアドレス(VY9〜VY6)に使用
    し、また色差垂直アドレスのアドレス(VC8〜VC
    5)に使用することを特徴とする請求項1記載の高画質
    テレビのラスターフォーマットコンバーター回路。
  3. 【請求項3】 前記10ビットカウンター(1)は最上
    位ビットを輝度(Y)及び色差(C)期間を区別する為
    の信号(YC)に使用することを特徴とする請求項1記
    載の高画質テレビのラスターフォーマットコンバーター
    回路。
  4. 【請求項4】 前記巨大ブロックナンバーはY水平アド
    レス最上位6ビット(HY7〜HY2)に使用し、色差
    水平アドレスの最下位6ビット(HC5〜HC0)に使
    用することを特徴とする請求項1記載の高画質テレビの
    ラスターフォーマットコンバーター回路。
  5. 【請求項5】 前記10ビットカウンター(1)は最上
    位2ビット(K,L)は4スライス順に増加させる為に
    輝度垂直アドレス(VY5、VY4)に使用することを
    特徴とする請求項1記載の高画質テレビのラスターフォ
    ーマットコンバーター回路。
  6. 【請求項6】 前記10ビットカウンター(1)は最下
    位2ビット(K,L)は4スライス順に増加させる為に
    色差垂直アドレス(VC4、VC3)に使用することを
    特徴とする請求項1記載の高画質テレビのラスターフォ
    ーマットコンバーター回路。
  7. 【請求項7】 前記10ビットカウンター(1)の中間
    ビット(G,H,I)はブロックの内の8個のラインを
    カウントする為に輝度垂直アドレスの最下位3ビット
    (VY2、VY1、VY0)に使用することを特徴とす
    る請求項1記載の高画質テレビのラスターフォーマット
    コンバーター回路。
  8. 【請求項8】 前記10ビットカウンター(1)の中間
    ビット(G,H,I)はブロックの内の8個のラインを
    カウントする為に色差垂直アドレスの最下位3ビット
    (VC2、VC1、VC0)に使用することを特徴とす
    る請求項1記載の高画質テレビのラスターフォーマット
    コンバーター回路。
  9. 【請求項9】 前記10ビットカウンター(1)の異な
    る中間ビット(E,F)は水平4個のブロックをカウン
    トする為に輝度水平アドレスの最下位2ビット(HY
    1、HY0)に使用し、輝度の上段4個のブロックと下
    段4個のブロックを区別する為に前記10ビットカウン
    ター(1)の1ビット(D)を輝度垂直アドレス(VY
    3)に使用することを特徴とする請求項1記載の高画質
    テレビのラスターフォーマットコンバーター回路。
  10. 【請求項10】 前記Cプロセッサ(3)はフレームメ
    モリーに色差信号(U,V)データを輝度信号(Y)と
    異なる領域に貯蔵する為に色差水平アドレスの最上位2
    ビット(HC7、HC6)を“HIGH”と固定し、フ
    レームメモリーにUとVのデータを他の領域に貯蔵する
    為に前記10ビットカウンター(1)の中間ビット
    (D)を色差垂直アドレスの最上位ビット(VC)に使
    用することを特徴とする請求項1記載の高画質テレビの
    ラスターフォーマットコンバーター回路。
  11. 【請求項11】 前記Yプロセッサ(2)は、4スライ
    スによる4個の並列データを順に反復し入力させて8ラ
    インのデータ入力時まで輝度垂直アドレスを増加させる
    手段と、8ラインのデータ入力後、水平アドレスを4個
    のブロックデータの入力時まで一度に増加させ他の輝度
    垂直アドレスも増加させてこれを8個のブロックデータ
    がすべて入力される時までに増加させる手段と、続いて
    巨大ブロックナンバーを用いて残りの輝度水平アドレス
    を増加させて44個の巨大ブロックがすべて入力される
    時までに増加させる手段と、続いて4スライスによる残
    りの輝度垂直アドレスを順に増加させることを繰り返す
    手段を備えたことを特徴とする請求項1記載の高画質テ
    レビのラスターフォーマットコンバーター回路。
  12. 【請求項12】 前記Cプロセッサ(3)は、4スライ
    スによる4個の並列データを順に反復し入力させて8ラ
    インのデータ入力時まで色差アドレスを増加させる手段
    と、8ラインのデータ入力後、他の色差水平アドレスを
    4個のブロックデータの入力時までに一次増加させ、4
    ブロックをカウントする手段と、続いて巨大ブロックナ
    ンバーを用いて残りの色差水平アドレスを増加させて4
    4個の巨大ブロックがすべて入力されるまでに増加させ
    る手段と、続いて4スライスによる残りの色差垂直アド
    レスを順に増加させることを繰り返す手段を備えたこと
    を特徴とする請求項1記載の高画質テレビのラスターフ
    ォーマットコンバーター回路。
JP33526393A 1992-12-31 1993-12-28 高画質テレビのラスターフォーマット変換回路 Expired - Fee Related JP2846809B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019920027241A KR950006768B1 (ko) 1992-12-31 1992-12-31 라스터 포멧 콘버터 회로
KR92-27241 1992-12-31

Publications (2)

Publication Number Publication Date
JPH077724A true JPH077724A (ja) 1995-01-10
JP2846809B2 JP2846809B2 (ja) 1999-01-13

Family

ID=19348386

Family Applications (1)

Application Number Title Priority Date Filing Date
JP33526393A Expired - Fee Related JP2846809B2 (ja) 1992-12-31 1993-12-28 高画質テレビのラスターフォーマット変換回路

Country Status (3)

Country Link
US (1) US5500577A (ja)
JP (1) JP2846809B2 (ja)
KR (1) KR950006768B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157739A (en) * 1997-06-05 2000-12-05 Mitsubishi Denki Kabushiki Kaisha Displaying format converter for digitally encoded video signal data

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3092382B2 (ja) * 1993-03-22 2000-09-25 松下電器産業株式会社 信号処理装置
US5790197A (en) * 1994-01-12 1998-08-04 Thomson Consumer Electronics,. Inc. Multimode interpolation filter as for a TV receiver
US6005546A (en) * 1996-03-21 1999-12-21 S3 Incorporated Hardware assist for YUV data format conversion to software MPEG decoder
JPH10262220A (ja) 1997-03-19 1998-09-29 Mitsubishi Electric Corp 半導体集積回路
JPH10322692A (ja) * 1997-05-20 1998-12-04 Mitsubishi Electric Corp 画像処理装置、画像データ圧縮方法および画像データ伸長方法
US5963222A (en) * 1997-10-27 1999-10-05 International Business Machines Corporation Multi-format reduced memory MPEG decoder with hybrid memory address generation
US6501507B1 (en) 1998-05-13 2002-12-31 Barth Alan Canfield Multimode interpolation filter as for a TV receiver
US8615039B2 (en) * 2009-05-21 2013-12-24 Microsoft Corporation Optimized allocation of multi-core computation for video encoding
CN110536047B (zh) * 2018-05-25 2020-11-13 杭州海康威视数字技术股份有限公司 一种视频信号输出电路及摄像机

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654696A (en) * 1985-04-09 1987-03-31 Grass Valley Group, Inc. Video signal format
JP3381855B2 (ja) * 1992-12-28 2003-03-04 ソニー株式会社 画像信号符号化方法および画像信号符号化装置、並びに画像信号復号化方法および画像信号復号化装置
US5428397A (en) * 1993-05-07 1995-06-27 Goldstar Co., Ltd. Video format conversion apparatus for converting interlaced video format into progressive video format using motion-compensation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157739A (en) * 1997-06-05 2000-12-05 Mitsubishi Denki Kabushiki Kaisha Displaying format converter for digitally encoded video signal data

Also Published As

Publication number Publication date
KR940017865A (ko) 1994-07-27
US5500577A (en) 1996-03-19
JP2846809B2 (ja) 1999-01-13
KR950006768B1 (ko) 1995-06-22

Similar Documents

Publication Publication Date Title
CN100593321C (zh) 界面连续视频信号转换方法与装置
JP3301055B2 (ja) 表示システム及び方法
US4972264A (en) Method and apparatus for viewing an overscanned image
TW409210B (en) Continuous tone compression/decompression apparatus and method, data process apparatus and device, and memory media for storing the programs executing these methods
CN1010735B (zh) 图象的显示方法及装置
JPH0326600B2 (ja)
EP0711487A1 (en) A method for specifying a video window's boundary coordinates to partition a video signal and compress its components
JPH05328185A (ja) ディジタルデータ変換装置および方法
JPH05508061A (ja) ビデオ信号制御装置
JPH07212730A (ja) 画像動き依存型フィルタを用いた静止画像品質向上機構
JPH09275577A (ja) 立体視化装置及び立体視化方法
KR100209850B1 (ko) 비비월 주사 비디오 신호와 비월 주사 비디오 신호를 동시에 디스플레이하는 장치
US5926611A (en) High resolution digital recorder and method using lossy and lossless compression technique
JPH077724A (ja) 高画質テレビのラスターフォーマットコンバーター回路
JPH04207684A (ja) 画像符号化方法、画像符号化装置、画像復号化方法
EP0781493B1 (en) Packed yuv9 format for interleaved storage and efficient processing of digital video data
JP3302091B2 (ja) 符号化装置及び符号化方法
CN1277697A (zh) 将数字多能盘(dvd)图象映射在高分辨率计算机显示装置上的方法和设备
JP2782766B2 (ja) 動画静止画変換方法
JPH06319156A (ja) 高画質テレビジョンの色差信号動ベクトル抽出方法および動き補償装置
US20080002065A1 (en) Image processing circuit, image processing system and method therefor
GB2245797A (en) Reducing television bandwidth by data compression
JPH05153550A (ja) 映像信号の記録装置および再生装置
JPH01181280A (ja) 画像信号の符号化方式
JPH0220197B2 (ja)

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees