JPH0775336A - 電源装置 - Google Patents

Abstract

(57)【要約】 【目的】 同期整流方式のＤＣ−ＤＣコンバータを複数
台，あるいは他の構成の電源とを並列運転する場合に生
じる変圧器７の磁芯の飽和，過大電流によるスイッチン
グ用のＦＥＴ５や整流用のＦＥＴ13の破損を防止するこ
と。 【構成】 変圧器７の１次巻線に直列に接続されたスイ
ッチング素子５をオン・オフさせ，変圧器７を介してそ
の２次側に交流電圧を取り出し，これを前記２次巻線に
直列接続された整流用の電界制御型スイッチング素子13
で整流して直流出力を得る同期整流方式のＤＣ−ＤＣコ
ンバータと，他の電源を１台以上並列接続してなる電源
装置おいて，前記他の電源の出力端から前記同期整流方
式のＤＣ−ＤＣコンバータの出力端に電流が流れ込む状
態においても１サイクル期間中に必ず前記整流用の電界
制御型スイッチング素子13がオフする期間を与えるため
に，前記スイッチング素子５の制御回路が１サイクル期
間中に必ず前記スイッチング素子をオン・オフさせるこ
とのできる機能を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，ＦＥＴなどの電界制御
型スイッチング素子を用いた同期整流方式のＤＣ−ＤＣ
コンバータを含む電源を並列接続してなる電源装置に関
する。

【０００２】

【従来技術】直流入力を受けて，１次側で高周波スイッ
チングを行い，変圧器と整流器を経て直流出力を発生す
るＤＣ−ＤＣコンバータにおいて，２次側の整流回路と
して，１次側の交番電圧に対応してオン，オフするＦＥ
Ｔによる同期整流器を用いる回路構成は，その整流器の
電力損失を低減するために有効な手段として使用されて
いる。従来のＦＥＴなどの電界制御型スイッチング素子
を用いた同期整流方式のＤＣ−ＤＣコンバータとして
は，例えば図４に示すようなものがある。この図に従っ
て従来例を説明すると，入力端子１，３より入力された
直流電圧はスイッチング素子であるＦＥＴ５のスイッチ
ングにより，オンオフ波形として変圧器７の１次巻線に
印加される。この電圧は，変圧器７の１次，２次巻線の
巻数比に比例した電圧を２次側に出力する。

【０００３】変圧器７の２次側の電圧が黒点印側が正の
とき，この電圧は出力チョーク19，負荷27，整流用のＦ
ＥＴ13に印加される。このとき，ＦＥＴ13のボディダイ
オード15が導通方向にあり，整流用のＦＥＴ13のゲート
・ソース間にも順バイアスされるよう電圧が印加される
ので，このＦＥＴ13は瞬時にオンする。このときのＦＥ
Ｔ13のドレイン・ソース間電圧VDS は，ドレイン電流ID
と，オン状態におけるドレイン・ソース間抵抗 RDS(ON)
との積，すなわちID×RDS(ON) であり，通常は一般のダ
イオードの順方向電圧降下よりも充分小さい値となるの
で，高効率な整流ができる。変圧器７の２次側の電圧が
黒点印の反対側を正とする電圧を生じたとき，フライホ
イールダイオード17が導通し，整流用のＦＥＴ13のゲー
ト・ソース間電圧VGS がほぼ零となり，整流用ＦＥＴ13
はオフし，１サイクルの整流動作が完了する。以下この
動作を繰り返す。

【０００４】しかしながら，このような従来のＦＥＴな
どの電界制御型スイッチング素子を用いた同期整流方式
のＤＣ−ＤＣコンバータ29にあっては，その出力端子2
3，25に並列に接続された他の電源29' がＤＣ−ＤＣコ
ンバータ29の出力電圧よりも高い電圧を発生すると，制
御回路30内の誤差増幅器31は基準電圧源32の電圧と比較
して検出電圧が高いと判断し，三角波発生回路41の基準
発振三角波のピーク電圧以上の電圧を出力するため，駆
動信号がなくなり停止するようになっていた。一方この
とき，並列接続された他の電源29' からＤＣ−ＤＣコン
バータ29の出力端子に電圧が印加され，この電圧が整流
用のＦＥＴ13のゲートを順バイアスさせて整流用ＦＥＴ
13をオンしてしまう。

【０００５】したがって，外部接続電源29' より，チョ
ークコイル19，変圧器７の２次巻線，ＦＥＴ13の経路に
て電流が流れ込み，変圧器７の磁芯が飽和し，その各巻
線は短絡状態となる。この結果，過大電流がＦＥＴ13を
流れ，ＦＥＴ13が破損することもある。また，過大電流
が流れる一方で，各巻線の短絡状態に伴い出力端子23，
25間はほぼ短絡状態となるために，検出電圧が基準電圧
源32より低くなり，誤差増幅器31は出力上昇信号を発し
て，再びスイッチング用のＦＥＴ５をオン駆動する。こ
のときには変圧器７の磁芯がすでに飽和しているので，
ＦＥＴ５がオンと同時に過大電流がＦＥＴ５を通して流
れ，これを破損することにもなる。または，次にオフし
たときの過大なリセット電圧でＦＥＴ５が破損すること
にもなる。このように実際上，同期整流方式のＤＣ−Ｄ
Ｃコンバータを２台以上，あるいは他の構成の電源と並
列運転することは不可能であった。

【０００６】

【発明が解決しようとする課題】本発明は，ＦＥＴなど
の電界制御制御型スイッチング素子による同期整流器を
備えるＤＣ−ＤＣコンバータを複数台，あるいは他の構
成の電源とを並列運転する場合の問題点，特に変圧器７
の磁芯の飽和，過大電流によるスイッチング用のＦＥＴ
５や整流用のＦＥＴ13の破損を防止することを主な課題
としている。

【０００７】

【課題を解決するための手段】この課題を解決するた
め，本発明では，スイッチング素子をオン・オフさせ，
変圧器を介して交流電圧を取り出し，これを整流用の電
界制御型スイッチング素子で整流して直流出力を得る同
期整流方式のＤＣ−ＤＣコンバータと他の電源を１台以
上並列接続してなる電源装置おいて，前記他の電源の出
力端から前記同期整流方式のＤＣ−ＤＣコンバータの出
力端に電流が流れ込む状態においても１サイクル期間中
に必ず前記整流用の電界制御型スイッチング素子がオフ
する期間を与えるために，前記スイッチング素子の制御
回路が１サイクル期間中に必ず前記スイッチング素子を
オン・オフさせることのできる機能を備える。

【０００８】

【実施例】図１は本発明の一実施例を示す。同図におい
て，ＤＣ−ＤＣコンバータ29は，入力端子１，３より直
流電圧を受電して，高周波スイッチングされるＦＥＴ５
によりオンオフ波形に変換し，変圧器７を介してその２
次側にエネルギーを伝達しし，整流用の電界制御型スイ
ッチング素子13で整流して，出力端子23，25に所定の直
流出力を発生する同期整流方式のものである。

【０００９】次に構成を詳細に説明すると，変圧器７の
１次巻線の一端は入力端子１に接続され，その他端はＦ
ＥＴ５のドレインに接続される。この電力スイッチング
素子として用いられるＦＥＴ５のソースは入力端子３に
接続され，そのゲートは制御回路30の出力に接続され
る。ＦＥＴ５がオンしたとき，正の電圧を発生する変圧
器７の２次巻線の黒点印側は，整流用のＦＥＴ13のゲー
ト，フライホイール用のダイオード17のカソードおよび
チョークコイル19の一端に接続される。チョークコイル
19の他端は，平滑用のコンデンサ21の一方の端子と出力
端子23，および誤差増幅器31の正入力端子に接続され
る。他方の出力端子25は，コンデンサ21の他端および整
流用のＦＥＴ13のソース，ダイオード17のアノードに接
続される。ＦＥＴ13のドレインは変圧器７の２次巻線の
他端に接続される。誤差増幅器31の負入力端子は基準電
圧源32に接続される。誤差増幅器31の出力は保護抵抗33
の一端に接続され，他端はクランプ回路37およびコンパ
レータ39の負入力端子に接続される。コンパレータ39の
正入力端子は三角波発生回路41の出力に接続される。コ
ンパレータ39の出力は駆動回路43の入力に接続され，駆
動回路43の出力はＦＥＴ５のゲートに接続される。

【００１０】ここでクランプ回路37は，抵抗器33と協働
して, いかなる状態でも誤差増幅器31の誤差増幅信号を
三角波発生回路41の出力である三角波信号のピーク値よ
り低い設定値以下に制限する働きを行う。また，ＤＣ−
ＤＣコンバータ29と並列に接続された他の電源29' は，
通常，ＤＣ−ＤＣコンバータ29と同一構成のものの場合
が多いが，他の回路構成の電源であってもよい。電源の
並列運転の場合には，並列接続される各電源の出力電圧
値は全て同一に設定されるが，設定誤差，あるいは回路
の配線インピーダンスや回路部品の特性の差異などによ
って，各電源の出力電圧が厳密に一致することはなく，
それらに若干のバラツキが生じる。このバラツキが，前
述したような問題を生じるのである。

【００１１】次に動作を説明する。今，前述のような理
由から図１に示すＤＣ−ＤＣコンバータ29の出力電圧設
定値が他の電源29' の出力電圧設定値より低くなった場
合を仮定する。負荷27の電力が他の電源29' とＤＣ−Ｄ
Ｃコンバータ29の両電源の出力電力の和にほぼ等しい場
合においては，双方の出力電圧差に見合った電流を出力
することによって，両者の出力端電圧が均衡するように
動作する。したがって，ＤＣ−ＤＣコンバータ29の中の
誤差増幅器31の出力は，クランプ回路37によりクランプ
されることなしに，そのままコンパレータ39の入力に印
加される。つまりこの場合には，制御回路30は通常のパ
ルス幅制御動作を行う。

【００１２】次にこのＤＣ−ＤＣコンバータ29と他の電
源29' の出力電力の和に対し，負荷27が極端に軽い場合
は，このＤＣ−ＤＣコンバータ29の出力端子23，25に
は，自身の無負荷出力電圧より高い電圧が他の電源29'
の出力端から印加され，他の電源29' の出力端からＤＣ
−ＤＣコンバータ29の出力端へ電流が流れ込む。したが
って，誤差増幅器31はスイッチング用のＦＥＴ５の発振
を停止させる方向の信号を出力する。しかしながら，誤
差増幅器31から出力される誤差増幅信号の値はクランプ
回路37で決まるクランプ電圧値, つまり三角波発生回路
41の三角波出力のピーク値より低い設定値に制限される
から，コンパレータ39は各サイクルにおいて必ず最小の
オンパルスを出力し，したがって，ＦＥＴ５はクランプ
電圧で決定される最小オンパルス幅で，各サイクル必ず
スイッチングを行うことになる。すなわち，ＦＥＴ５が
オンのとき，変圧器７より負荷27に向けて給電モードと
なり，ＦＥＴ５がオフすると，フライホイールダイオー
ド17が導通する期間において，必ず整流用のＦＥＴ13が
オフするモードが現われる。その後，出力チョーク19は
カットオフし，並列接続された他の電源29' より印加さ
れた電圧によりＦＥＴ13のボディダイオード15がオン
し，他の電源29' より流入したエネルギーは変圧器７を
通して1 次側に流れる。ここでＦＥＴ５は１サイクルに
１回最小オンパルス幅以上必ずオフするので，変圧器７
の磁芯は飽和することなく，次にＦＥＴ５がオンしたと
き，再び変圧器７より負荷27への給電モードとなる。

【００１３】なお，ＤＣ−ＤＣコンバータ29の出力電圧
は，自らの出力電圧設定値より高い出力電圧設定値の他
の電源29' の電圧が印加されたとき，入力電圧と変圧器
７の１次巻線と２次巻線との巻数比にて決まる電圧まで
は，自動的に追従して行く。これは，チョークコイル19
とコンデンサ21とからなる平滑フィルタが無負荷状態で
はいわゆるカットオフ状態となり，コンデンサインプッ
ト平滑回路と同じ動作になるためである。したがって，
他の電源29' の通常の出力電圧可変範囲と，負荷27の変
動範囲については異常なく並列運転が可能である。

【００１４】次に図２により本発明の他の実施例を説明
する。図１がパルス幅変調回路のコンパレータ39に入力
する電圧レベルをクランプし，制限を加えることにより
本発明の課題を解決したものであるのに対し，図２に示
すものは，各サイクルにおいて，パルス幅変調信号のピ
ークに同期して設定パルス幅のパルスを与えることによ
り，パルス幅制御に悪影響を与えることなく，本発明の
課題を解決するものである。

【００１５】基準発振器42は図３(a) に示すような基準
発振信号を出力し，この基準矩形信号を積分するミラー
形積分回路のような基準三角波発生回路40は，同図(b)
に示すように前記発振信号に同期して基準三角波信号を
発生して，コンパレータ39の正の入力端子に入力する。
コンパレータ39はこの基準三角波信号と，その負の入力
端子に供給される誤差増幅器31からの誤差増幅信号（同
図(b) の破線で示された）とを比較し, 同図(c) で示す
ようなパルス幅制御信号をオア回路44に入力する。一
方，最小オンパルス幅設定タイマ回路45は，同図(d) で
示すように基準三角波信号のピークに同期したパルスを
発生する。オア回路44は，コンパレータ39の出力からの
パルス幅制御信号と最小オンパルス幅設定タイマ45の出
力からのオンパルスとのオア論理をとることにより，コ
ンパレータ39の出力がなくなっても，同図(e) で示すよ
うに最小オンパルス幅設定タイマ回路45からのオンパル
ス出力で必ず１サイクル１回のオン信号を出力できる。
ここで，最小オンパルス幅設定タイマ45のオンパルス出
力は，基準三角波信号のピークに同期して発生するの
で，コンパレータ39の出力からのパルス幅制御信号のピ
ークにほぼ相当する位置で必ず各サイクル毎に発生され
ることになり，パルス幅制御機能に全く悪影響を与える
ことがない。

【００１６】以上説明した図１または図２に示した実施
例において，ＦＥＴ５およびＦＥＴ13はＩＧＢＴ，ある
いはＳＩＴのような他の電界制御型スイッチング素子に
置き換えても，同様に本発明は実施できる。また，他の
電源として２台以上の他の構成の電源，あるいは同期整
流方式のＤＣ−ＤＣコンバータ，またはこれらを組み合
わせた電源を並列接続した場合にも同様に本発明は実施
できる。

【００１７】

【発明の効果】以上説明したように，本発明によれば，
並列接続した他の電源の出力端から同期整流方式のＤＣ
−ＤＣコンバータの出力端に電流が流れ込む状態におい
ても１サイクル期間中に必ず整流用の電界制御型スイッ
チング素子がオフする期間を与えるために，前記スイッ
チング素子の制御回路が１サイクル期間中に必ずスイッ
チング素子をオン・オフさせることのできる機能を備え
ているので，並列運転中に他の電源の出力電圧により，
２サイクル以上にわたって同期整流用の電界制御型スイ
ッチング素子が直流的にオンし続けて変圧器の磁芯を飽
和させたり，スイッチング素子もしくは整流用の電界制
御型スイッチング素子が破損することを防止でき，同期
整流方式を採用したＤＣ−ＤＣコンバータを含む電源の
並列運転を安全に行うことができる。

【図面の簡単な説明】

【図１】本発明に係る電源装置の一実施例を示す。

【図２】本発明に係る電源装置の他の実施例を示す。

【図３】図２に示す電源装置の動作を説明するための波
形図である。

【図４】従来のＤＣ−ＤＣコンバータの一例である。

【符号の説明】

１，３…入力端子 ５…ＦＥＴ ７…
変圧器 ９…寄生ダイオード 11…電極間容量 13…
ＦＥＴ 15…ボディダイオード 17…ダイオード 19…
チョークコイル 21…コンデンサ 23,25 …出力端子 27…
負荷 29…ＤＣ−ＤＣコンバータ 29' …他の電源 30…
制御回路 31…誤差増幅器 32…基準電圧源 37…
クランプ回路 39…コンパレータ 40…基準三角波発生回路
41…三角波発生回路 42…基準発振器 43…駆動回路 44…
オア回路 45…最小オンパルス幅設定タイマ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 義雄 東京都豊島区高田１丁目18番１号 オリジ ン電気株式会社内 (72)発明者 本多 政敏 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内 (72)発明者 村上 直樹 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】変圧器の１次巻線に直列に接続されたスイ
   ッチング素子をオン・オフさせ，変圧器を介してその２
   次側に交流電圧を取り出し，これを前記２次巻線に直列
   接続された整流用の電界制御型スイッチング素子で整流
   して直流出力を得る同期整流方式のＤＣ−ＤＣコンバー
   タと，他の電源を１台以上並列接続してなる電源装置お
   いて，前記他の電源の出力端から前記同期整流方式のＤ
   Ｃ−ＤＣコンバータの出力端に電流が流れ込む状態にお
   いても１サイクル期間中に必ず前記整流用の電界制御型
   スイッチング素子がオフする期間を与えるために，前記
   スイッチング素子の制御回路が１サイクル期間中に必ず
   前記スイッチング素子をオン・オフさせることのできる
   機能を備えたことを特徴とする電源装置。
2. 【請求項２】前記ＤＣ−ＤＣコンバータにおける前記制
   御回路の誤差増幅器の出力信号の値を設定値以下に制限
   する回路を備えたことを特徴とする請求項１に記載の電
   源装置。
3. 【請求項３】前記ＤＣ−ＤＣコンバータにおける前記制
   御回路が，各サイクルにおいて，パルス幅変調信号のピ
   ークに同期するパルスを与え得る回路を備えたことを特
   徴とする請求項１に記載の電源装置。