JPH0775320B2 - Ａｄ変換回路 - Google Patents
Ａｄ変換回路Info
- Publication number
- JPH0775320B2 JPH0775320B2 JP63013792A JP1379288A JPH0775320B2 JP H0775320 B2 JPH0775320 B2 JP H0775320B2 JP 63013792 A JP63013792 A JP 63013792A JP 1379288 A JP1379288 A JP 1379288A JP H0775320 B2 JPH0775320 B2 JP H0775320B2
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- JP
- Japan
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- data
- potential period
- period
- clock signal
- potential
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、上位データと下位データを分割して変換を行
う直並列方式と呼ばれるAD変換回路に関する。
う直並列方式と呼ばれるAD変換回路に関する。
本発明はAD変換回路に関し、下位データの変換範囲を拡
張し、この拡張範囲で変換されたときに上位データを補
正することによって、リニアリティの良好なAD変換を行
えるようにするものである。
張し、この拡張範囲で変換されたときに上位データを補
正することによって、リニアリティの良好なAD変換を行
えるようにするものである。
上位データと下位データを分割して変換を行う直並列方
式と呼ばれるAD変換回路が提案されている（特開昭58−
9426号参照）。
式と呼ばれるAD変換回路が提案されている（特開昭58−
9426号参照）。
ところが上述の回路において、上位データの変換を行う
回路と下位データの変換を行う回路との間で完全なマッ
チングが行われていないと、上位データの境界部でリニ
アリティが悪化するおそれがある。
回路と下位データの変換を行う回路との間で完全なマッ
チングが行われていないと、上位データの境界部でリニ
アリティが悪化するおそれがある。
すなわち上述の回路において、上位データの変換時と下
位データの変換時には同一の入力信号が供給されている
必要がある。このため従来から入力信号をサンプルホー
ルドして供給する等の方法が考えられている。
位データの変換時には同一の入力信号が供給されている
必要がある。このため従来から入力信号をサンプルホー
ルドして供給する等の方法が考えられている。
しかしながらサンプルホールド回路は信号の変動を完全
に零にすることはできず、このため例えば信号の増加方
向の変動があった場合には、上位データの変換時より高
い電位が下位データの変換部に供給され、上位データの
変換の境界部で信号が変換された下位データの変換範囲
の上限を越えてしまう場合が生じる。この場合に下位デ
ータは最大値のままとなり、例えば第４図に実線で示す
ような信号が供給された場合に、上位データの境界部で
図中に破線で示すようにサンプルホールドの変動幅ΔＶ
分の歪が発生してしまう。
に零にすることはできず、このため例えば信号の増加方
向の変動があった場合には、上位データの変換時より高
い電位が下位データの変換部に供給され、上位データの
変換の境界部で信号が変換された下位データの変換範囲
の上限を越えてしまう場合が生じる。この場合に下位デ
ータは最大値のままとなり、例えば第４図に実線で示す
ような信号が供給された場合に、上位データの境界部で
図中に破線で示すようにサンプルホールドの変動幅ΔＶ
分の歪が発生してしまう。
この出願はこのような点に鑑みてなされたものである。
この発明は、任意の電位（VrT，VrB）間に直列接続され
た複数の抵抗器（21〜2256）の所定の接続点から取出さ
れる電位を用いて上位データのAD変換を行うと共に、前
記上位データで変換された範囲の各抵抗器の接続点から
取出される電位を用いて下位データのAD変換を行うよう
にしたAD変換回路において、前記複数の抵抗器（21〜2
256）の所定の接続点から取出される電位が供給される
上位データコンパレータ（３）と、前記上位データコン
パレータ（３）の出力が供給され、所定の上位ビットに
変換する上位データエンコーダ（８）と、前記上位デー
タで変換される範囲の上下に所定量拡張された範囲の各
抵抗器の接続点から取出される電位が供給される下位デ
ータコンパレータ（５）と、前記下位データコンパレー
タ（５）出力が供給され、所定の下位ビットに変換する
下位データエンコーダ（９）及び前記拡張された範囲で
前記下位データの変換が行われたことを検出して補正デ
ータを出力するエラー補正手段（８）とを有し、前記上
位データコンパレータ（３）は第１クロック信号の高電
位期間（低電位期間）に第１信号電位（V1）がサンプリ
ングされ、低電位期間（高電位期間）に比較動作を行
い、第２クロック信号の高電位期間（低電位期間）に上
位データ（MD1）を形成し、第３クロック信号の高電位
期間（低電位期間）に第２信号電位（V2）がサンプリン
グされ、低電位期間（高電位期間）に比較動作を行い、
第４クロック信号の高電位期間（低電位期間）に上位デ
ータ（MD2）を形成し、前記エラー補正手段（８）は前
記第３クロックの高電位期間（低電位期間）に上位デー
タ（MD1）を補正（MD′1）し、前記下位データコンパレ
ータ（５）は第１クロック信号の高電位期間（低電位期
間）にサンプリング（S1）された前記第１信号電位
（V1）が低電位期間（高電位期間）及び第２クロック信
号の高電位期間（低電位期間）にホールド（H1）され、
第２クロック信号の低電位期間（高電位期間）に比較動
作を行い、第３クロック信号の高電位期間（低電位期
間）に下位データ（LD1）が形成され、前記補正された
上位データ（MD′1）と前記下位データ（LD1）が第４ク
ロック信号の期間に出力されるようにしたことを特徴と
するAD変換回路である。
た複数の抵抗器（21〜2256）の所定の接続点から取出さ
れる電位を用いて上位データのAD変換を行うと共に、前
記上位データで変換された範囲の各抵抗器の接続点から
取出される電位を用いて下位データのAD変換を行うよう
にしたAD変換回路において、前記複数の抵抗器（21〜2
256）の所定の接続点から取出される電位が供給される
上位データコンパレータ（３）と、前記上位データコン
パレータ（３）の出力が供給され、所定の上位ビットに
変換する上位データエンコーダ（８）と、前記上位デー
タで変換される範囲の上下に所定量拡張された範囲の各
抵抗器の接続点から取出される電位が供給される下位デ
ータコンパレータ（５）と、前記下位データコンパレー
タ（５）出力が供給され、所定の下位ビットに変換する
下位データエンコーダ（９）及び前記拡張された範囲で
前記下位データの変換が行われたことを検出して補正デ
ータを出力するエラー補正手段（８）とを有し、前記上
位データコンパレータ（３）は第１クロック信号の高電
位期間（低電位期間）に第１信号電位（V1）がサンプリ
ングされ、低電位期間（高電位期間）に比較動作を行
い、第２クロック信号の高電位期間（低電位期間）に上
位データ（MD1）を形成し、第３クロック信号の高電位
期間（低電位期間）に第２信号電位（V2）がサンプリン
グされ、低電位期間（高電位期間）に比較動作を行い、
第４クロック信号の高電位期間（低電位期間）に上位デ
ータ（MD2）を形成し、前記エラー補正手段（８）は前
記第３クロックの高電位期間（低電位期間）に上位デー
タ（MD1）を補正（MD′1）し、前記下位データコンパレ
ータ（５）は第１クロック信号の高電位期間（低電位期
間）にサンプリング（S1）された前記第１信号電位
（V1）が低電位期間（高電位期間）及び第２クロック信
号の高電位期間（低電位期間）にホールド（H1）され、
第２クロック信号の低電位期間（高電位期間）に比較動
作を行い、第３クロック信号の高電位期間（低電位期
間）に下位データ（LD1）が形成され、前記補正された
上位データ（MD′1）と前記下位データ（LD1）が第４ク
ロック信号の期間に出力されるようにしたことを特徴と
するAD変換回路である。
これによれば、下位データの変換範囲の上下の拡張部で
も変換が行われると共に、この拡張部での変換値を用い
て上位データの補正が行われることによって、上位デー
タの境界部での歪が補正され、リニアティの良好なAD変
換を行うことができる。
も変換が行われると共に、この拡張部での変換値を用い
て上位データの補正が行われることによって、上位デー
タの境界部での歪が補正され、リニアティの良好なAD変
換を行うことができる。
第１図において、（1a），（1b）はAD変換を行う最高電
位VrT及び最低電位VrBの供給される端子であって、この
端子（1a）（1b）間に、例えば８ビットのAD変換の場合
に256個の等しい抵抗値の抵抗器（21）〜（2256）の直
列回路が、例えば図示のように16個づつジグザグに設け
られる。
位VrT及び最低電位VrBの供給される端子であって、この
端子（1a）（1b）間に、例えば８ビットのAD変換の場合
に256個の等しい抵抗値の抵抗器（21）〜（2256）の直
列回路が、例えば図示のように16個づつジグザグに設け
られる。
この抵抗器（21）〜（2256）の直列回路の、各16個の抵
抗器ごとの接続中点（15個所）が上位データのコンパレ
ータ（３）に接続される。
抗器ごとの接続中点（15個所）が上位データのコンパレ
ータ（３）に接続される。
またこの抵抗器（21）〜（2256）の、上述のジグザグに
配置されたときの横方向に配列された抵抗器の一端がそ
れぞれスイッチ（41）〜（4256）を通じて列ごとに互い
に接続され、この接続中点（16個所）が下位データのコ
ンパレータ（５）に接続される。
配置されたときの横方向に配列された抵抗器の一端がそ
れぞれスイッチ（41）〜（4256）を通じて列ごとに互い
に接続され、この接続中点（16個所）が下位データのコ
ンパレータ（５）に接続される。
さらにこの抵抗器（21）〜（2256）の、上側３列及び下
側２列の抵抗器の他端がそれぞれスイッチ（61）〜（6
256）を通じて列ごとに互いに接続され、この接続中点
（５個所）が下位データのコンパレータ（５）に接続さ
れる。
側２列の抵抗器の他端がそれぞれスイッチ（61）〜（6
256）を通じて列ごとに互いに接続され、この接続中点
（５個所）が下位データのコンパレータ（５）に接続さ
れる。
またこれらのスイッチ（61）〜（6256）はそれぞれ上述
のジグザグ配置の折り返しの部分で互いに逆側の抵抗器
に関連したスイッチ（41）〜（4256）の縦方向の配列と
同じ線上に設けられる。なお最上側列では各折り返し部
分ごとのスイッチは並列接続になるので、図示の配置で
等価である。また端子（1a）（1b）の近傍の抵抗器
（21）〜（23）及び（2254）〜（2256）についてはそれ
ぞれ折り返しの逆側の抵抗器が存在しないのでスイッチ
（62）（63）及び（6254）（6255）は設けられず、スイ
ッチ（61）及び（6256）のみが有効とされる。
のジグザグ配置の折り返しの部分で互いに逆側の抵抗器
に関連したスイッチ（41）〜（4256）の縦方向の配列と
同じ線上に設けられる。なお最上側列では各折り返し部
分ごとのスイッチは並列接続になるので、図示の配置で
等価である。また端子（1a）（1b）の近傍の抵抗器
（21）〜（23）及び（2254）〜（2256）についてはそれ
ぞれ折り返しの逆側の抵抗器が存在しないのでスイッチ
（62）（63）及び（6254）（6255）は設けられず、スイ
ッチ（61）及び（6256）のみが有効とされる。
さらに（７）は信号電位Vinの入力端子であって、この
入力端子（７）がコンパレータ（３）（５）に接続され
る。
入力端子（７）がコンパレータ（３）（５）に接続され
る。
これによってまず最初にコンパレータ（３）にて、入力
信号電位Vinと抵抗器（21）〜（2256）の16個ごとの接
続中点の電位とが比較され、15ビットの比較出力が取出
される。なお比較出力は信号電位Vinに対応する１ビッ
トのみが高電位とされ他は全て低電位とされる形式で取
出される。
信号電位Vinと抵抗器（21）〜（2256）の16個ごとの接
続中点の電位とが比較され、15ビットの比較出力が取出
される。なお比較出力は信号電位Vinに対応する１ビッ
トのみが高電位とされ他は全て低電位とされる形式で取
出される。
この比較出力が例えば４ビットのディジタルコードを形
成する上位データのエンコード及び後述するエラー補正
のための回路（８）に供給されると共に、この比較出力
に応じて上述のスイッチ（41）〜（4256）及び（61）〜
（6256）の縦方向の列が選択され、対応する列のスイッ
チが全てオンにされる。なお図は最高電位VrT側から２
ビット目に比較出力が得られた場合で、図の右から２列
目のスイッチ（417）〜（432）及び（615）（616）（6
32）（634）（635）がオンされている。
成する上位データのエンコード及び後述するエラー補正
のための回路（８）に供給されると共に、この比較出力
に応じて上述のスイッチ（41）〜（4256）及び（61）〜
（6256）の縦方向の列が選択され、対応する列のスイッ
チが全てオンにされる。なお図は最高電位VrT側から２
ビット目に比較出力が得られた場合で、図の右から２列
目のスイッチ（417）〜（432）及び（615）（616）（6
32）（634）（635）がオンされている。
従ってこの例でコンパレータ（５）には抵抗器（215）
の他端〜（235）の他端間の各抵抗器の一端（他端）の
電位が供給され、これらの電位と信号電位Vinが比較さ
れ、21ビットの比較出力が取出される。
の他端〜（235）の他端間の各抵抗器の一端（他端）の
電位が供給され、これらの電位と信号電位Vinが比較さ
れ、21ビットの比較出力が取出される。
さらにこれらの比較出力が例えば４ビットのディジタル
コードを形成する下位データのエンコーダ（９）に供給
されると共に、スイッチ（632）（634）（635）からの
電位に対応する比較出力がエラー検出回路（オア回路）
（101）に供給され、またスイッチ（615）（616）及び
（417）からの電位に対応する比較出力がエラー検出回
路（オア回路）（102）に供給される。そしてこれらの
検出回路（101）（102）からの信号が上述のエラー補正
回路（８）に供給され、検出回路（101）からの信号が
あったときに上位データのエンコード値に“1"を加算
し、検出回路（102）からの信号があったときに上位デ
ータのエンコード値から“1"減算する補正が行われる。
コードを形成する下位データのエンコーダ（９）に供給
されると共に、スイッチ（632）（634）（635）からの
電位に対応する比較出力がエラー検出回路（オア回路）
（101）に供給され、またスイッチ（615）（616）及び
（417）からの電位に対応する比較出力がエラー検出回
路（オア回路）（102）に供給される。そしてこれらの
検出回路（101）（102）からの信号が上述のエラー補正
回路（８）に供給され、検出回路（101）からの信号が
あったときに上位データのエンコード値に“1"を加算
し、検出回路（102）からの信号があったときに上位デ
ータのエンコード値から“1"減算する補正が行われる。
そしてさらにこの補正回路（８）からの補正されたエン
コード値が上位データのラッチ回路（11）でラッチさ
れ、またエンコーダ（９）からのエンコード値が下位デ
ータのラッチ回路（12）でラッチされ、これらのラッチ
された値が合成されて出力端子（13）に取出される。
コード値が上位データのラッチ回路（11）でラッチさ
れ、またエンコーダ（９）からのエンコード値が下位デ
ータのラッチ回路（12）でラッチされ、これらのラッチ
された値が合成されて出力端子（13）に取出される。
こうして上述の回路によれば、下位データの変換範囲の
上下の拡張部でも変換が行われると共に、この拡張部で
の変換値を用いて上位データの補正が行われることによ
って、上位データの境界部での歪が補正され、リニアリ
ティの良好なAD変換を行うことができる。
上下の拡張部でも変換が行われると共に、この拡張部で
の変換値を用いて上位データの補正が行われることによ
って、上位データの境界部での歪が補正され、リニアリ
ティの良好なAD変換を行うことができる。
すなわち上述の回路において、上位データによって任意
の下位データの変換範囲が定められた場合に、コンパレ
ータ（５）には第２図に示すように本来の変換範囲の上
下に変換範囲の拡張された電位が供給される。そしてこ
の変換範囲に対するエンコーダ（９）のエンコード値は
図中右側に示すようになっており、ここで高電位側の拡
張部からのコンパレータ（５）の出力が得られたときに
上位データに“1"を加算し、低電位側の拡張部からのコ
ンパレータ（５）の出力が得られたときに上位データか
ら“1"減算することによって、例えば図中左側に示すよ
うに上位データの境界部の信号電位Vinに対してもリニ
アリティの良好なAD変換を行うことができる。
の下位データの変換範囲が定められた場合に、コンパレ
ータ（５）には第２図に示すように本来の変換範囲の上
下に変換範囲の拡張された電位が供給される。そしてこ
の変換範囲に対するエンコーダ（９）のエンコード値は
図中右側に示すようになっており、ここで高電位側の拡
張部からのコンパレータ（５）の出力が得られたときに
上位データに“1"を加算し、低電位側の拡張部からのコ
ンパレータ（５）の出力が得られたときに上位データか
ら“1"減算することによって、例えば図中左側に示すよ
うに上位データの境界部の信号電位Vinに対してもリニ
アリティの良好なAD変換を行うことができる。
さらに第３図は動作のタイムチャートを示す。この図に
おいて、Ａに示すような信号電位Vinがあった場合に、
Ｂはクロック信号であって、コンパレータ（３）ではＣ
に示すようにクロック信号の１の高電位期間に信号電位
V1がサンプリング（S1）され低電位期間にコンパレート
（C1）される。これによってＤに示すようにクロック信
号の２の高電位期間に上位データ（MD1）が形成され
る。
おいて、Ａに示すような信号電位Vinがあった場合に、
Ｂはクロック信号であって、コンパレータ（３）ではＣ
に示すようにクロック信号の１の高電位期間に信号電位
V1がサンプリング（S1）され低電位期間にコンパレート
（C1）される。これによってＤに示すようにクロック信
号の２の高電位期間に上位データ（MD1）が形成され
る。
さらにコンパレータ（３）の出力によってスイッチが選
択され、Ｆに示すような電位（RV1）がコンパレータ
（５）に供給される。
択され、Ｆに示すような電位（RV1）がコンパレータ
（５）に供給される。
一方コンパレータ（５）ではＧに示すようにクロック信
号の１の高電位期間にサンプリング（S1）された信号電
位V1が低電位期間及び２の高電位期間にホールド（H1）
され、２の低電位期間にコンパレート（C1）される。こ
れによってＨに示すように３の高電位期間に下位データ
（LD1）が形成されると共に、Ｅに示すように上位デー
タが補正（MD′1）され、Ｉに示すようにこれらの補正
データと下位データが出力（Out1）される。
号の１の高電位期間にサンプリング（S1）された信号電
位V1が低電位期間及び２の高電位期間にホールド（H1）
され、２の低電位期間にコンパレート（C1）される。こ
れによってＨに示すように３の高電位期間に下位データ
（LD1）が形成されると共に、Ｅに示すように上位デー
タが補正（MD′1）され、Ｉに示すようにこれらの補正
データと下位データが出力（Out1）される。
またこのときC,Gに示すように次の信号電位V2がサンプ
リング（S2）されて、以下この動作が繰り返される。
リング（S2）されて、以下この動作が繰り返される。
このようにして４クロックを１周期としてAD変換が行わ
れ、かつクロック毎に補正された変換データが得られる
利点がある。また、上位エンコードと補正を同時にする
ことにより論理回路が不要になり、回路規模を小さく
し、IC化に有利となるという利点がある。
れ、かつクロック毎に補正された変換データが得られる
利点がある。また、上位エンコードと補正を同時にする
ことにより論理回路が不要になり、回路規模を小さく
し、IC化に有利となるという利点がある。
なお上述の回路において、変換される信号電位は下位デ
ータの変換時のホールド値に相当するものである。従っ
てこのときのホールド値が必要な信号電位となるように
バイアス等の調整を行う。
ータの変換時のホールド値に相当するものである。従っ
てこのときのホールド値が必要な信号電位となるように
バイアス等の調整を行う。
また上述の回路によれば、変動の割合が定まっていれば
サンプルホールド回路は比較的性能の低いものでもよ
く、さらに信号電位の変化が低速である場合にはサンプ
ルホールド回路を除くことも可能である。
サンプルホールド回路は比較的性能の低いものでもよ
く、さらに信号電位の変化が低速である場合にはサンプ
ルホールド回路を除くことも可能である。
さらに上述の回路によれば、スイッチ配置を工夫したこ
とによって、制御を極めて容易に行うことができるよう
になった。
とによって、制御を極めて容易に行うことができるよう
になった。
この発明によれば、下位データの変換範囲の上下の拡張
部でも変換が行われると共に、この拡張部での変換値を
用いて上位データの補正が行われることによって、上位
データの境界部での歪が補正され、リニアリティの良好
なAD変換を行うことができるようになった。
部でも変換が行われると共に、この拡張部での変換値を
用いて上位データの補正が行われることによって、上位
データの境界部での歪が補正され、リニアリティの良好
なAD変換を行うことができるようになった。
また、上位エンコードと補正を同時にすることにより論
理回路が不要になり、回路規模を小さくし、IC化に有利
となるという効果を奏する。
理回路が不要になり、回路規模を小さくし、IC化に有利
となるという効果を奏する。
第１図は本発明の一例の構成図、第２図、第３図はその
説明のための図、第４図は従来技術の説明のための図で
ある。 （1a）（1b）は電位端子、（２）は抵抗器、（３）
（５）はコンパレータ、（４）（６）はスイッチ、
（７）は信号入力端子、（８）はエンコード及びエラー
補正回路、（９）はエンコーダ、（101）（102）はエラ
ー検出回路、（11）（12）はラッチ回路、（13）は出力
端子である。
説明のための図、第４図は従来技術の説明のための図で
ある。 （1a）（1b）は電位端子、（２）は抵抗器、（３）
（５）はコンパレータ、（４）（６）はスイッチ、
（７）は信号入力端子、（８）はエンコード及びエラー
補正回路、（９）はエンコーダ、（101）（102）はエラ
ー検出回路、（11）（12）はラッチ回路、（13）は出力
端子である。
Claims (1)
- 【請求項１】任意の電位間に直列接続された複数の抵抗
器の所定の接続点から取出される電位を用いて上位デー
タのAD変換を行うと共に、 前記上位データで変換された範囲の各抵抗器の接続点か
ら取出される電位を用いて下位データのAD変換を行うよ
うにしたAD変換回路において、 前記複数の抵抗器の所定の接続点から取出される電位が
供給される上位データコンパレータと、前記上位データ
コンパレータの出力が供給され、所定の上位ビットに変
換する上位データエンコーダと、前記上位データで変換
される範囲の上下に所定量拡張された範囲の各抵抗器の
接続点から取出される電位が供給される下位データコン
パレータと、前記下位データコンパレータ出力が供給さ
れ、所定の下位ビットに変換する下位データエンコーダ
及び前記拡張された範囲で前記下位データの変換が行わ
れたことを検出して補正データを出力するエラー補正手
段とを有し、前記上位データコンパレータは第１クロッ
ク信号の高電位期間（低電位期間）に第１信号電位
（V1）がサンプリングされ、低電位期間（高電位期間）
に比較動作を行い、第２クロック信号の高電位期間（低
電位期間）に上位データ（MD1）を形成し、第３クロッ
ク信号の高電位期間（低電位期間）に第２信号電位
（V2）がサンプリングされ、低電位期間（高電位期間）
に比較動作を行い、第４クロック信号の高電位期間（低
電位期間）に上位データ（MD2）を形成し、前記エラー
補正手段は前記第３クロックの高電位期間（低電位期
間）に上位データ（MD1）を上位エンコーダ内で補正（M
D′1）し、前記下位データコンパレータは第１クロック
信号の高電位期間（低電位期間）にサンプリング（S1）
された前記第１信号電位（V1）が低電位期間（高電位期
間）及び第２クロック信号の高電位期間（低電位期間）
にホールド（H1）され、第２クロック信号の低電位期間
（高電位期間）に比較動作を行い、第３クロック信号の
高電位期間（低電位期間）に下位データ（LD1）が形成
され、前記補正された上位データ（MD′1）と前記下位
データ（LD1）が第４クロック信号の期間に出力される
ようにしたことを特徴とするAD変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013792A JPH0775320B2 (ja) | 1988-01-25 | 1988-01-25 | Ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013792A JPH0775320B2 (ja) | 1988-01-25 | 1988-01-25 | Ａｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01190029A JPH01190029A (ja) | 1989-07-31 |
| JPH0775320B2 true JPH0775320B2 (ja) | 1995-08-09 |
Family
ID=11843099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63013792A Expired - Lifetime JPH0775320B2 (ja) | 1988-01-25 | 1988-01-25 | Ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775320B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558052B2 (ja) * | 1975-01-23 | 1980-03-01 | ||
| JPH0681048B2 (ja) * | 1984-03-21 | 1994-10-12 | 株式会社日立製作所 | Ａ／ｄ変換器 |
-
1988
- 1988-01-25 JP JP63013792A patent/JPH0775320B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01190029A (ja) | 1989-07-31 |
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