JPH0773665A - Method of testing semiconductor memory device - Google Patents
Method of testing semiconductor memory deviceInfo
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- JPH0773665A JPH0773665A JP5171178A JP17117893A JPH0773665A JP H0773665 A JPH0773665 A JP H0773665A JP 5171178 A JP5171178 A JP 5171178A JP 17117893 A JP17117893 A JP 17117893A JP H0773665 A JPH0773665 A JP H0773665A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体メモリ装置の試験
方法に関し、特にページモードを有するダイナミックラ
ンダムアクセスメモリの試験方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for testing a semiconductor memory device, and more particularly to a method for testing a dynamic random access memory having a page mode.
【０００２】[0002]
【従来の技術】従来、この種の半導体メモリ装置の試験
方法としては、図５に示すように、マーチングパターン
と呼ばれる試験パターンによって、主にアドレスデコー
ダ系の不良の検出を目的として行う方法がある。2. Description of the Related Art Conventionally, as a test method for a semiconductor memory device of this type, as shown in FIG. 5, a test pattern called a marching pattern is mainly used to detect a defect in an address decoder system. .
【０００３】すなわち、マーチングパターンにおいて
は、まず、０番地（Ａ＝０）にデータ“０”を書込み
（図５ステップ２１，２２）、次にアドレスを１つイン
クリメントし（Ａ＝Ａ＋１）、１番地にデータ“０”を
書込む（図５ステップ２４，２２）。この処理動作をア
ドレスが最終番地（Ａ＝Ｎ）になるまで繰返し行う（図
５ステップ２２〜２４）。That is, in the marching pattern, first, the data "0" is written in the address 0 (A = 0) (steps 21 and 22 in FIG. 5), and then the address is incremented by 1 (A = A + 1), 1 Data "0" is written in the address (steps 24 and 22 in FIG. 5). This processing operation is repeated until the address reaches the final address (A = N) (steps 22 to 24 in FIG. 5).
【０００４】この後に、０番地（Ａ＝０）に戻り、上記
処理で書込まれたデータ“０”を読出し（図５ステップ
２５，２６）、続いてその０番地にデータ“１”を書込
む（図５ステップ２７）。After this, returning to the address 0 (A = 0), the data "0" written in the above process is read (steps 25 and 26 in FIG. 5), and then the data "1" is written to the address 0. (Step 27 in FIG. 5).
【０００５】これらデータ“０”の読出し及びデータ
“１”の書込みという処理を、アドレスを１つずつイン
クリメント（Ａ＝Ａ＋１）しながら実行する。この処理
動作をアドレスが最終番地（Ａ＝Ｎ）になるまで繰返し
行う（図５ステップ２６〜２９）。The processes of reading data "0" and writing data "1" are executed while incrementing the address by one (A = A + 1). This processing operation is repeated until the address reaches the final address (A = N) (steps 26 to 29 in FIG. 5).
【０００６】最終番地（Ａ＝Ｎ）へのデータ“１”の書
込みが終了すると、上記処理で最終番地（Ａ＝Ｎ）に書
込まれたデータ“１”を読出し（図５ステップ３０）、
続いてその最終番地にデータ“０”を書込む（図５ステ
ップ３１）。When the writing of the data "1" to the final address (A = N) is completed, the data "1" written in the final address (A = N) in the above process is read (step 30 in FIG. 5).
Then, data "0" is written in the final address (step 31 in FIG. 5).
【０００７】これらデータ“１”の読出し及びデータ
“０”の書込みという処理を、アドレスを１つずつデク
リメント（Ａ＝Ａ−１）しながら実行する。この処理動
作をアドレスが０番地（Ａ＝０）になるまで繰返し行う
（図５ステップ３０〜３３）。The processing of reading the data "1" and writing the data "0" is executed while decrementing the address one by one (A = A-1). This processing operation is repeated until the address reaches address 0 (A = 0) (steps 30 to 33 in FIG. 5).
【０００８】上述した処理動作によって、すなわちデー
タ“０”及びデータ“１”の書込み読出しによって半導
体メモリ装置の試験を行っている。この種の試験は、図
２に示すような入出力４ビット系の構成をもつダイナミ
ックランダムアクセスメモリ（以下ＤＲＡＭとする）に
対して、主にアドレスデコーダ系の不良の検出を目的と
して行われている。The semiconductor memory device is tested by the above-described processing operation, that is, by writing and reading data "0" and data "1". This type of test is mainly performed for the purpose of detecting a defect in an address decoder system for a dynamic random access memory (hereinafter referred to as DRAM) having an input / output 4-bit system configuration as shown in FIG. There is.
【０００９】また、上記の技術以外にも、半導体メモリ
装置の全アドレスに“００００”，“１１１１”，“１
０１０”，“０１０１”を順に書込んだ後に、それに対
する読出し動作によって入出力バス線（Ｉ／Ｏバス線）
間のショートを検出する技術がある。この技術に関して
は特開平１−１８４７９９号公報に開示されている。In addition to the above technique, "0000", "1111", "1" are added to all addresses of the semiconductor memory device.
After writing "010" and "0101" in order, a read operation for the data is performed to input / output bus line (I / O bus line).
There is a technology to detect a short circuit between them. This technique is disclosed in JP-A-1-184799.
【００１０】[0010]
【発明が解決しようとする課題】上述した従来の半導体
メモリ装置の試験方法では、マーチングパターンによっ
て試験を行う場合、半導体メモリ装置のアドレス系の欠
陥の検出のみにとどまっている。In the above-described conventional semiconductor memory device testing method, when the test is performed using the marching pattern, only the detection of the address system defect of the semiconductor memory device is detected.
【００１１】また、半導体メモリ装置の全アドレスに
“００００”，“１１１１”，“１０１０”，“０１０
１”を書込んだ後にそれを読出して試験を行う場合、入
出力バス線間のショートの検出のみにとどまっている。
そのため、アドレス系の欠陥の検出や入出力バス線間の
ショートの検出等の試験からなる複合的な試験を行うに
は夫々の試験のための時間が必要となり、多大な試験時
間を要するという問題がある。Further, "0000", "1111", "1010", "010" are assigned to all addresses of the semiconductor memory device.
When writing "1" and then reading it out to perform a test, the detection of the short circuit between the input and output bus lines is limited.
Therefore, a time for each test is required to perform a composite test including a test for detecting a defect in an address system and a test for detecting a short circuit between the input / output bus lines, which requires a large amount of test time. There is.
【００１２】そこで、本発明の目的は上記問題点を解消
し、複合的な試験に要する時間を短縮することができる
半導体メモリ装置の試験方法を提供することにある。Therefore, an object of the present invention is to solve the above problems and to provide a semiconductor memory device test method capable of shortening the time required for a composite test.
【００１３】[0013]
【課題を解決するための手段】本発明による半導体メモ
リ装置の試験方法は、リフレッシュ動作を必要とする半
導体メモリ装置の試験方法であって、予め設定された所
定パターンを前記半導体メモリ装置に書込む第１のステ
ップと、前記半導体メモリ装置のページモード時のＲＡ
Ｓの最大時間幅内でカラムアドレス毎のすべてのロウア
ドレスを示すページ単位に前記半導体メモリ装置の格納
値の読出しと前記格納値の反転値の書込みとを行う第２
のステップとからなっている。A method of testing a semiconductor memory device according to the present invention is a method of testing a semiconductor memory device that requires a refresh operation, and a predetermined pattern set in advance is written in the semiconductor memory device. The first step and RA in the page mode of the semiconductor memory device
Second, reading the stored value of the semiconductor memory device and writing the inverted value of the stored value in page units indicating all row addresses for each column address within the maximum time width of S
It consists of steps and.
【００１４】[0014]
【実施例】次に、本発明の一実施例について図面を参照
して説明する。An embodiment of the present invention will be described with reference to the drawings.
【００１５】図１は本発明の一実施例の動作を示すフロ
ーチャートであり、図２は本発明の一実施例の試験対象
であるＤＲＡＭの構成例を示す図であり、図３は本発明
の一実施例の動作を示すタイムチャートである。これら
図１〜図３を用いて本発明の一実施例による試験方法に
ついて説明する。FIG. 1 is a flow chart showing the operation of an embodiment of the present invention, FIG. 2 is a diagram showing a configuration example of a DRAM which is a test target of the embodiment of the present invention, and FIG. 6 is a time chart showing the operation of one embodiment. A test method according to an embodiment of the present invention will be described with reference to FIGS.
【００１６】以下、図２に示す４ビットデータ幅の４Ｍ
（メガビット）ＤＲＡＭに対する試験について説明す
る。尚、４ＭＤＲＡＭは、図２に示すように、セルアレ
イ１−１〜１−４と、ロウデコーダ２と、カラムデコー
ダ３−１〜３−４と、センスアンプ／選択スイッチ４−
１〜４−４と、読出し書込み回路５とから構成されてお
り、ロウアドレス及びカラムアドレスは夫々１０２４で
ある。Hereinafter, 4M having a 4-bit data width shown in FIG.
A test for a (megabit) DRAM will be described. The 4MDRAM, as shown in FIG. 2, includes cell arrays 1-1 to 1-4, a row decoder 2, column decoders 3-1 to 3-4, and a sense amplifier / selection switch 4-.
1 to 4-4 and the read / write circuit 5, and the row address and the column address are 1024 respectively.
【００１７】まず、４ＭＤＲＡＭに通常サイクルで、初
期値を“０１０１”とするチェッカボードパターンを書
込む（図１ステップ１１）。ここで、チェッカボードパ
ターンとは、例えば偶数番地に“０１０１”を書込んだ
とすると、奇数番地には“１０１０”を書込んで“０”
と“１”とが格子状に並ぶようにしたパターンのことで
ある。First, a checkerboard pattern whose initial value is "0101" is written in the 4M DRAM in a normal cycle (step 11 in FIG. 1). Here, the checkerboard pattern is, for example, if "0101" is written in an even address, "1010" is written in an odd address and "0" is written.
And "1" are arranged in a grid pattern.
【００１８】次に、４ＭＤＲＡＭをページモードとし、
そのときのＲＡＳ信号の最大時間幅ｔRASP＝１２５μｓ
内で、ロウ側に１０２４ビットマーチングを行う（図１
ステップ１２）（図３参照）。これを４ＭＤＲＡＭのリ
フレッシュ時間とＲＡＳ信号の最大時間幅との除算値分
行う（図１ステップ１２〜１４）。Next, the 4M DRAM is set to the page mode,
Maximum time width of RAS signal at that time t RASP = 125 μs
Inside, perform 1024-bit marching on the row side (Fig. 1
Step 12) (see FIG. 3). This is performed by the divided value of the refresh time of 4MDRAM and the maximum time width of the RAS signal (steps 12 to 14 in FIG. 1).
【００１９】この場合、４ＭＤＲＡＭのリフレッシュ時
間をｔREF ＝１６ｍｓとすると、ＲＡＳ信号の最大時間
幅がｔRASP＝１２５μｓなので、１０２４ビットマーチ
ングを行うワード数Ｘは、 Ｘ＝（ｔREF ／ｔRASP）×ｎ ＝（１６ｍｓ／１２５μｓ）×ｎ ＝１２８ｎワード となる。尚、ｎは何回目の処理かを示す値であり、この
ときは１回目の処理なのでｎ＝１である。よって、４Ｍ
ＤＲＡＭの１２８ワード分だけＲＡＳ信号の最大時間幅
内で、ロウ側に対する１０２４ビットマーチングを繰返
し行う。In this case, assuming that the refresh time of 4M DRAM is t REF = 16 ms, the maximum time width of the RAS signal is t RASP = 125 μs, so the number of words X for 1024-bit marching is X = (t REF / t RASP ) Xn = (16 ms / 125 μs) × n = 128 n words. It should be noted that n is a value indicating how many times the processing is performed, and since n is the first processing at this time, n = 1. Therefore, 4M
The 1024-bit marching for the row side is repeated within the maximum time width of the RAS signal for 128 words of DRAM.
【００２０】４ＭＤＲＡＭのワード数は１０２４ワード
あるので、上記処理を１２８ワード分行った後に１０２
４ビットリフレッシュを行う（図１ステップ１５）。そ
の後に、上記処理を４ＭＤＲＡＭの全ワード数だけ繰返
し行う（図１ステップ１２〜１７）。この場合、ｎ＝１
０２４／１２８＝８となり、残り７回分だけ繰返し実行
する。Since the number of words in 4MDRAM is 1024 words, after the above processing is performed for 128 words, 102 words are obtained.
4-bit refresh is performed (step 15 in FIG. 1). After that, the above process is repeated for all the words in the 4M DRAM (steps 12 to 17 in FIG. 1). In this case, n = 1
024/128 = 8, and the remaining 7 times are repeated.
【００２１】上記処理が４ＭＤＲＡＭの全ワード数だけ
行われると、４ＭＤＲＡＭの内容は初期値を“０１０
１”とするチェッカボードパターンとは逆の値のチェッ
カボードパターンとなっているはずである。そこで、４
ＭＤＲＡＭの内容を読出して期待値、つまり初期値を
“１０１０”とするチェッカボードパターンと比較する
（図１ステップ１８）。When the above processing is performed for all the words of 4MDRAM, the content of 4MDRAM has an initial value of "010".
The checkerboard pattern should have the opposite value to the checkerboard pattern of 1 ".
The contents of the MDRAM are read and compared with an expected value, that is, a checkerboard pattern whose initial value is "1010" (step 18 in FIG. 1).
【００２２】この比較処理を行った後に、チェッカボー
ドパターンの初期値をステップ１１の場合とは逆にし
て、すなわち、初期値を“１０１０”とするチェッカボ
ードパターンを４ＭＤＲＡＭに通常サイクルで書込んで
上記のステップ１２〜１８の処理を実行し（図１ステッ
プ１９）、試験動作を終了する。上記の処理において、
４ＭＤＲＡＭの仕様書の値によってはリフレッシュ動作
は必要なくなる。After performing this comparison processing, the initial value of the checker board pattern is reversed from that in step 11, that is, the checker board pattern having the initial value of "1010" is written in the 4M DRAM in a normal cycle. The above-mentioned steps 12 to 18 are executed (step 19 in FIG. 1), and the test operation ends. In the above process,
The refresh operation may be unnecessary depending on the value of the 4MDRAM specifications.
【００２３】したがって、ページモードでの１０２４ビ
ットマーチングによるアドレス系不良モードの検出、ペ
ージファンクションによるワード線のロングファンクシ
ョンの不良モードの検出、Ｉ／Ｏバス間のショートの不
良モードの検出を行うことができる。Therefore, it is possible to detect an address system failure mode by 1024 bit marching in the page mode, a word function long function failure mode by the page function, and a short circuit failure mode between I / O buses. it can.
【００２４】また、高温時に上記試験処理を行うことに
よって、リフレッシュ時間ｔREF の不良モードも検出す
ることができる。さらに、チェッカボードパターンを用
いることによって、メモリセル１−１〜１−４間のリー
クも検出可能となる。Further, by performing the above-mentioned test process at a high temperature, it is possible to detect the defective mode of the refresh time t REF . Further, by using the checkerboard pattern, it becomes possible to detect the leak between the memory cells 1-1 to 1-4.
【００２５】例えば、ＲＡＳアクセス時間を８０ｎｓと
すると、従来の技術のように個別に試験を行う場合、夫
々の試験時間は、 マーチングパターン時間＝５×１０４８５７６ビット×
１６０ｎｓ＝０．８４ｓ ホールド時間＝４×１０４８５７６ビット×１６０ｎｓ
＋１６ｍｓ×２＝０．７０ｓ ページファンクション時間＝４×（１０２４ワード×１
２５μｓ＋１０２４ワード×１０２４×１６０ｎｓ）＝
１．１８ｓ Ｉ／Ｏバスショートチェック＝４×１０４８５７６ビッ
ト×１６０ｎｓ＝０．６７ｓ となる。よって、これらの合計時間（＝０．８４ｓ＋
０．７０ｓ＋１．１８ｓ＋０．６７ｓ＝３．３９ｓ）が
複合的な試験に要する時間となる。For example, assuming that the RAS access time is 80 ns, when individually testing as in the prior art, the respective test times are: marching pattern time = 5 × 1048576 bits ×
160ns = 0.84s Hold time = 4 × 1048576 bits × 160ns
+ 16ms x 2 = 0.70s Page function time = 4 x (1024 words x 1
25 μs + 1024 words × 1024 × 160 ns) =
1.18s I / O bus short check = 4 × 1048576 bits × 160ns = 0.67s. Therefore, the total time of these (= 0.84s +
0.70s + 1.18s + 0.67s = 3.39s) is the time required for the composite test.
【００２６】一方、本発明による各処理動作時間は、 チェッカボードパターンの書込み読出し時間＝４×１０
４８５７６ビット×１６０ｎｓ＝０．６７ｓ ページモードのマーチング時間＝２×１０２４×１２５
μｓ＝０．２５６ｓ リフレッシュ時間＝２×８×１０２４×１６０ｎｓ＝
０．００２ｓ となる。よって、本発明の試験時間はこれらの合計時間
（０．６７＋０．２５６ｓ＋０．００２ｓ＝０．９２８
ｓ）となり、この試験時間は従来の試験時間の２７．３
％（０．９２８／３．３９＝０．２７３）で済む。On the other hand, each processing operation time according to the present invention is the checkerboard pattern write / read time = 4 × 10.
48576 bits x 160ns = 0.67s Page mode marching time = 2 x 1024 x 125
μs = 0.256s Refresh time = 2 × 8 × 1024 × 160ns =
It becomes 0.002s. Therefore, the test time of the present invention is the total time (0.67 + 0.256s + 0.002s = 0.928).
s), and this test time is 27.3 of the conventional test time.
% (0.928 / 3.39 = 0.273).
【００２７】図４は本発明の一実施例の試験対象である
ＤＲＡＭの他の構成例を示す図である。図においては８
ビットデータ幅のＤＲＡＭを示しており、セルアレイ６
−１〜６−８と、ロウデコーダ７と、カラムデコーダ８
−１〜８−８と、センスアンプ／選択スイッチ９−１〜
９−８と、読出し書込み回路１０−１，１０−２とから
構成されている。この場合、ロウアドレスは５１２であ
り、カラムアドレスは１０２４である。FIG. 4 is a diagram showing another example of the structure of the DRAM which is the test object of one embodiment of the present invention. 8 in the figure
A DRAM having a bit data width is shown, and the cell array 6
-1 to 6-8, the row decoder 7, and the column decoder 8
-1 to 8-8 and sense amplifier / selection switch 9-1 to 9-1
9-8 and read / write circuits 10-1 and 10-2. In this case, the row address is 512 and the column address is 1024.
【００２８】まず、ＤＲＡＭに通常サイクルで、初期値
を“０１０１０１０１”とするチェッカボードパターン
を書込む。この後に、ＤＲＡＭをページモードとし、そ
のときのＲＡＳ信号の最大時間幅ｔRASP＝１２５μｓ内
で、ロウ側に５１２ビットマーチングを行う。First, in a normal cycle, a checkerboard pattern having an initial value of "01010101" is written in the DRAM. Thereafter, the DRAM is set to the page mode, and 512-bit marching is performed on the row side within the maximum time width t RASP = 125 μs of the RAS signal at that time.
【００２９】この処理をＤＲＡＭのリフレッシュ時間と
ＲＡＳ信号の最大時間幅との除算値分行う。この場合、
ＤＲＡＭのリフレッシュ時間をｔREF ＝１６ｍｓとする
と、ＲＡＳ信号の最大時間幅がｔRASP＝１２５μｓなの
で、５１２ビットマーチングを行うワード数Ｘは１２８
ワードとなる。よって、ＤＲＡＭの１２８ワード分だけ
ＲＡＳ信号の最大時間幅内で、ロウ側に対する５１２ビ
ットマーチングを繰返し行う。This processing is performed by the division value of the refresh time of the DRAM and the maximum time width of the RAS signal. in this case,
If the refresh time of the DRAM is t REF = 16 ms, the maximum time width of the RAS signal is t RASP = 125 μs, so the number of words X for 512-bit marching is 128.
Become a word. Therefore, 512 bit marching for the row side is repeated within the maximum time width of the RAS signal for 128 words of DRAM.
【００３０】ＤＲＡＭのワード数は１０２４ワードある
ので、上記処理を１２８ワード分行った後に１０２４ビ
ットリフレッシュを行う。その後に、上記処理をＤＲＡ
Ｍの全ワード数だけ繰返し行う。この場合、上記処理を
残り７回分だけ繰返し実行する。Since there are 1024 words in the DRAM, 1024-bit refresh is performed after 128 words of the above processing. After that, DRA
Repeat for all M words. In this case, the above process is repeated for the remaining 7 times.
【００３１】上記処理がＤＲＡＭの全ワード数だけ行わ
れると、ＤＲＡＭの内容は初期値を“０１０１０１０
１”とするチェッカボードパターンとは逆の値のチェッ
カボードパターンとなっているはずである。そこで、Ｄ
ＲＡＭの内容を読出して期待値、つまり初期値を“１０
１０１０１０”とするチェッカボードパターンと比較す
る。When the above processing is performed for all the words in the DRAM, the contents of the DRAM are initialized to "0101010".
The checkerboard pattern should have a value opposite to that of the checkerboard pattern of 1 ".
The contents of RAM are read and the expected value, that is, the initial value is set to "10.
Compare with the checkerboard pattern of 101010 ".
【００３２】この比較処理を行った後に、チェッカボー
ドパターンの初期値をステップ１１の場合とは逆にし
て、すなわち、初期値を“１０１０１０１０”とするチ
ェッカボードパターンをＤＲＡＭに通常サイクルで書込
んで上記処理を実行し、試験動作を終了する。After this comparison processing, the initial value of the checkerboard pattern is reversed from that in step 11, that is, the checkerboard pattern having the initial value of "10101010" is written in the DRAM in a normal cycle. The above process is executed and the test operation is ended.
【００３３】このように、リフレッシュ動作を必要とす
るＤＲＡＭに予め設定されたチェッカボードパターンを
書込み、このＤＲＡＭのページモード時のＲＡＳの最大
時間幅内でページ単位にＤＲＡＭの格納値の読出しと格
納値の反転値の書込みとを行うようにすることによっ
て、アドレス系不良モードの検出やワード線のロングフ
ァンクションの不良モードの検出、及びＩ／Ｏバス間の
ショートの不良モードの検出やリフレッシュ時間ｔREF
の不良モードの検出などのＤＲＡＭに対する複合的な試
験に要する時間を短縮することができる。As described above, the preset checker board pattern is written in the DRAM requiring the refresh operation, and the stored value of the DRAM is read and stored page by page within the maximum time width of the RAS in the page mode of the DRAM. By writing the inverted value of the value, the address system failure mode detection, the word line long function failure mode detection, the short circuit failure mode detection between the I / O buses, and the refresh time t are performed. REF
It is possible to reduce the time required for a composite test for the DRAM such as detection of a defective mode of.
【００３４】[0034]
【発明の効果】以上説明したように本発明によれば、リ
フレッシュ動作を必要とする半導体メモリ装置に予め設
定された所定パターンを書込み、この半導体メモリ装置
のページモード時のＲＡＳの最大時間幅内でページ単位
に半導体メモリ装置の格納値の読出しと格納値の反転値
の書込みとを行うことによって、複合的な試験に要する
時間を短縮することができるという効果がある。As described above, according to the present invention, a predetermined pattern that is set in advance is written in a semiconductor memory device that requires a refresh operation, and this semiconductor memory device is within the maximum time width of RAS in the page mode. By reading the stored value of the semiconductor memory device and writing the inverted value of the stored value on a page-by-page basis, it is possible to reduce the time required for the composite test.
【図１】本発明の一実施例の動作を示すフローチャート
である。FIG. 1 is a flowchart showing the operation of an embodiment of the present invention.
【図２】本発明の一実施例の試験対象であるＤＲＡＭの
構成例を示す図である。FIG. 2 is a diagram showing a configuration example of a DRAM which is a test target of one embodiment of the present invention.
【図３】本発明の一実施例の動作を示すタイムチャート
である。FIG. 3 is a time chart showing the operation of the embodiment of the present invention.
【図４】本発明の一実施例の試験対象であるＤＲＡＭの
他の構成例を示す図である。FIG. 4 is a diagram showing another configuration example of a DRAM which is a test target of one embodiment of the present invention.
【図５】従来例の動作を示すフローチャートである。FIG. 5 is a flowchart showing an operation of a conventional example.
１−１〜１−４，６−１〜６−８ セルアレイ ２，７ ロウデコーダ ３−１〜３−４，８−１〜８−８ カラムデコーダ ５，１０−１，１０−２ 読出し書込み回路 1-1 to 1-4, 6-1 to 6-8 Cell array 2,7 Row decoder 3-1 to 3-4,8-1 to 8-8 Column decoder 5,10-1,10-2 Read / write circuit
Claims (3)
モリ装置の試験方法であって、予め設定された所定パタ
ーンを前記半導体メモリ装置に書込む第１のステップ
と、前記半導体メモリ装置のページモード時のＲＡＳの
最大時間幅内でカラムアドレス毎のすべてのロウアドレ
スを示すページ単位に前記半導体メモリ装置の格納値の
読出しと前記格納値の反転値の書込みとを行う第２のス
テップとからなることを特徴とする試験方法。1. A method of testing a semiconductor memory device requiring a refresh operation, comprising: a first step of writing a predetermined pattern in the semiconductor memory device; and a step of writing the semiconductor memory device in a page mode. A second step of reading the stored value of the semiconductor memory device and writing the inverted value of the stored value in page units indicating all row addresses for each column address within the maximum time width of RAS. Characteristic test method.
間と前記最大時間幅との除算値が前記半導体メモリ装置
のワード数よりも小さいときに前記半導体メモリ装置に
対してリフレッシュ動作を行う第３のステップを含むこ
とを特徴とする請求項１記載の試験方法。2. A third step of performing a refresh operation on the semiconductor memory device when a division value of the refresh time of the semiconductor memory device and the maximum time width is smaller than the number of words of the semiconductor memory device. The test method according to claim 1, comprising:
体メモリ装置から読出した値が前記所定パターンの値を
反転した値か否かを判定する第４のステップを含むこと
を特徴とする請求項１または請求項２記載の試験方法。3. The method according to claim 4, further comprising a fourth step of determining whether the value read from the semiconductor memory device is a value obtained by inverting the value of the predetermined pattern after the completion of the second step. The test method according to claim 1 or claim 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171178A JPH0773665A (en) | 1993-06-16 | 1993-06-16 | Method of testing semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5171178A JPH0773665A (en) | 1993-06-16 | 1993-06-16 | Method of testing semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773665A true JPH0773665A (en) | 1995-03-17 |
Family
ID=15918452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5171178A Pending JPH0773665A (en) | 1993-06-16 | 1993-06-16 | Method of testing semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0773665A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7966531B2 (en) | 2005-11-14 | 2011-06-21 | Mitsubishi Electric Corporation | Memory diagnosis apparatus |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5651073A (en) * | 1979-10-03 | 1981-05-08 | Nippon Telegr & Teleph Corp <Ntt> | Memory unit |
| JPS62268000A (en) * | 1986-05-16 | 1987-11-20 | Matsushita Electric Ind Co Ltd | Inspection method for semiconductor memory device |
| JPS63148498A (en) * | 1986-12-10 | 1988-06-21 | Advantest Corp | Memory device with self-disagnosing function |
| JPH01290186A (en) * | 1988-05-16 | 1989-11-22 | Fujitsu Ltd | Access system for memory |
| JPH02247900A (en) * | 1989-03-20 | 1990-10-03 | Hitachi Ltd | Method for testing semiconductor memory |
| JPH04146586A (en) * | 1990-10-05 | 1992-05-20 | Nec Corp | Fifo memory |
-
1993
- 1993-06-16 JP JP5171178A patent/JPH0773665A/en active Pending
Patent Citations (6)
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