JPH0771172B2

JPH0771172B2 - イメ−ジセンサ

Info

Publication number: JPH0771172B2
Application number: JP60289998A
Authority: JP
Inventors: 晴夫若井
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1985-12-23
Filing date: 1985-12-23
Publication date: 1995-07-31
Anticipated expiration: 2010-07-31
Also published as: JPS62149251A

Description

【発明の詳細な説明】［発明の技術分野］この発明は、ファクシミリ等に用いられるイメージセン
サに関する。

［従来技術およびその問題点］従来のイメージセンサではラインセンサを形成する光セ
ンサ（例えばフォト・ダイオード）毎に、出力信号を外
部回路へ導くリード線が設けられていた。このため、上
記リード線の接続作業（ワイヤーボンディング等で行な
われる）量が多くなり、この点が製造上の問題となって
いた。

このため、近年、上記各光センサからの出力信号を時分
割で外部回路に導びき、上記リード線の本数を少なくし
たもの、例えば第７図に示すようなものもできている。
第７図においては、ライセンサ２を構成する64個のフォ
ト・ダイオードＳ_1.1〜Ｓ_8.8と、時分割処理のための走
査回路３を構成し、上記フォト・ダイオードと１対１に
接続する64個の薄膜トランジスタスイッチＴ_1.1〜Ｔ_8.8
は８個毎に８グループに分けられている。そして各グル
ープの薄膜トランジスタスイッチのゲートはグループ毎
に同一の走査信号線に接続され、グループ毎にオン、オ
フをする。すなわち、64個のフォト・ダイオードで得ら
れた光検出信号は、グループ毎に分けて８ビット並列信
号として時分割的に外部回路５に送られる。

しかしながら、このようなタイプのものでは、ラインセ
ンサが構成されている基板から導出するリード線の本数
を少なくできるものの、同一基板上にラインセンサを構
成する多数のフォト・ダイオードと、これと同数のスイ
ッチング素子およびこれらを結線するマトリックス配線
を形成する必要があり、製造工程が著しく複雑になると
いう問題があった。

［発明の目的］この発明は、上述した事情に基づいてなされたもので、
その目的とするところは、ラインセンサが形成されてい
る基板から外部回路へ出力を導出するリード線の本数の
増加をできるだけ抑えつつ、上記基板上に形成される素
子数の減少を図り、それにより、製造が大幅に容易とな
るイメージセンサを提供することにある。

［発明の要点］この発明は上述した目的を達成するために、ゲート電圧
が印加された場合およびチャンネル部が受光した場合に
導通状態となる（すなわちスイッチング機能と光検出機
能の二っを併有する）薄膜トランジスタの複数を直列に
したもので光センサを構成すると共に、上記複数の薄膜
トランジスタのうちのいずれか１個を順次、一定時間ゲ
ート電圧を印加せず、光検出素子として機能させ、その
間、他の薄膜トランジスタにはゲート電圧を印加し続
け、導通状態を保つようにしたことを要旨とする。

［実施例］先ず、本実施例を説明する前に、本実施例における構成
の基本単位となる光センサの原理について説明する。

第１図は、一つの光センサＰに着目し、これと直流電源
４およびその他の回路との関係を示すものである。光セ
ンサＰは、図示するように、直列接続する２つのＮチャ
ンネルMOS・FETである薄膜トランジスタT₁、T₂（薄膜ト
ランジスタT₁のソースと薄膜トランジスタT₂のドレイン
が接続されている）から構成されている。そして、この
薄膜トランジスタT₁、T₂は、共に同一の機能を持つ非晶
質シリコンMOS・FETであり、チャンネル部が受光したと
き、又はゲートに電圧が印加されたときに導通状態とな
る。すなわち、薄膜トランジスタT₁、T₂は、光検出機能
とスイッチング機能とを併有するものである。

いま、第１図のような回路で、光センサＰの薄膜トラン
ジスタT₂にのみゲート電圧を与えると、スイッチング素
子として、薄膜トランジスタT₂はオン状態になるが、薄
膜トランジスタT₁はオフ状態に止まる。しかし、ここ
で、オフ状態にある薄膜トランジスタT₁のチャンネル部
に光を当てると、薄膜トランジスタT₁も導通状態とな
り、光センサＰ全体としてみても導通状態となる。すな
わち、この場合、薄膜トランジスタT₁は、光検出素子と
して働き、その受光の有無だけに依存し光センサＰは導
通又は非導通状態をとる。このため、アナログスイッチ
Ａを開くと、薄膜トランジスタT₁の受光の有無が、直流
電源４から光センサＰ、アナログスイッチＡ、抵抗７を
介しアースに流れる電流の有無となり、更に、これは増
幅器８の出力の有無として検出される。結局、ゲートに
電圧が印加されていない薄膜トランジスタT₁の受光の有
無がこの回路の出力の有無となって現われる。また、逆
に、薄膜トランジスタT₁にのみゲート電圧を与えると、
上記の場合と反対で薄膜トランジスタT₂が光検出素子と
して働き、その受光の有無がこの回路の出力の有無とし
て検出される。

このため、アナログスイッチＡに時間Ｔの間、ゲート電
圧を印加し、これをオン状態とした上で、前半のT/2の
間は、薄膜トランジスタT₂の方にだけゲート電圧を印加
し、後半のT/2の間は逆に薄膜トランジスタT₁の方にだ
けゲート電圧を印加すると、アナログスイッチＡがオン
状態にある間に薄膜トランジスタT₁、T₂での光検出信号
が直列信号として増幅器８に送られる。つまり、１つの
薄膜トランジスタをタイミングにより、スイッチング素
子又は光検光素子として用いて、各光検出信号を時分割
的にアナログスイッチＡ、増幅器８に送っていることな
る。

なお、第１図における光センサＰは２個の薄膜トランジ
スタを直列としたものであるが、これを多数の薄膜トラ
ンジスタを直列にしたものとし、選択的にそのうちのい
ずれか１個のみを残し、他の総べてにゲート電圧を印加
すると、その１個のみが光検出素子として働き、他は導
通状態を保つことになるので、ゲート電圧を印加されな
い薄膜トランジスタを順次変えていくと、その都度その
薄膜トランジスタの位置での光情報を把握できることに
なる。

次に第１図における光センサＰの構造を第２図に基づい
て説明する。ガラス基板20の上に絶縁形のMOS・FETであ
る薄膜トランジスタT₁、T₂が集積回路技術により形成さ
れている。ゲート電極21は例えばモリブデン、クロム等
の薄膜で構成され、その上方には絶縁層22としてシリコ
ン酸化膜がく形成されている。更にその上方には、非晶
質シリコン層23およびアルミニウムの電極24が積層され
ている。そして、非晶質シリコン層23の上面側で電極24
との境界部分にはホスシン（PH₃）をドープしてＮ型の
非晶質半導体としたドレイン25およびソース26が形成さ
れている。なお、薄膜トランジスタT₁のソース26は薄膜
トランジスタT₂のドレイン25と電極24で接続され、両薄
膜トランジスタは直列に接続されている。

第３図は、本実施例の回路図である。基板１上には前述
した光センサP₁、P₂、……P_nからなるライセンサ２が一
体成形されており、直流電源４は、このラインセンサ２
に駆動電圧を供給しており、検出回路10はラインセンサ
２からの出力信号を検出してこれらを画像信号としてい
る。すなわち、前述の光センサＰがｎ個、直流電源４と
検出回路10の間で並列接続されている。

そして、このｎ個の各光センサP₁、P₂、……P_nにおい
て、左側の薄膜トランジスタＴ_1.1、Ｔ_2.1、……Ｔ_n.1
のゲートは、一括して制御信号φの信号線に接続されて
いるので、制御信号φがＨ（ハイ）になると、これらの
薄膜トランジスタは一斉にオン状態になり、一方、右側
の薄膜トランジスタＴ_1.2、Ｔ_2.2、……Ｔ_n.2のゲート
は一括して制御信号の信号線に接続されているので、
制御信号がＨ（ハイ）になると、これらの薄膜トラン
ジスタは一斉にオン状態になる。

また、マルチプレクサ11のアナログスイッチA₁、A₂、…
…A_nはサンプル信号S₁、S₂……S_nを受けて、接続する光
センサP₁、P₂……P_nからの光検出信号を時分割的に増幅
器８に送る。

次に本実施における動作を説明する。先ず、制御信号
φ、およびサンプル信号S₁、S₂……S_nの関係について
説明する。制御信号φおよびは第４図に示すように周
期Ｔの矩形波であり、制御信号は制御信号φの反転信
号となっている。また一方、サンプル信号S₁、S₂……S_n
は、第４図に示すように、制御信号の立上りと同期し
て立上がり、パルス幅を制御信号φ、の周期Ｔと同じ
くするものである。このため例えば、アナログスイッチ
A₁にサンプル信号S₁が送られてきてアナログスイッチA₁
がオン状態になるとこのオン状態が続くＴの前半のT/2
（第４図でのタイミング１）では制御信号がＨなので
薄膜トランジスタＴ_1.2が導通状態となり、光検出素子
として働く左側の薄膜トランジスタＴ_1.1が受光中な
ら、薄膜トランジスタＴ_1.1、Ｔ_1.2およびアナログスイ
ッチA₁の三者ともに導通状態となり、出力が増幅器８に
送られるが、薄膜トランジスタＴ_1.1が受光中でないと
出力は送られない。そして、後半のT/2（タイミング
２）では、制御信号φがＨなので薄膜トランジスタＴ
_1.1が導通状態となり、光検出素子として働く右側の薄
膜トランジスタＴ_1.2が受光中なら薄膜トランジスタＴ
_1.1、Ｔ_1.2およびアナログスイッチA₁の三者ともに導通
状態となり、出力が増進器８に送られるが、薄膜トラン
ジスタＴ_1.2が受光中でないなら出力は送られない。以
下、アナログスイッチA₂、A₃……A_nにサンプル信号S₂、
S₃……S_nが送られてきたときも同様の動作が順次行なわ
れる。すなわち、2n個の薄膜トランジスタの位置での光
検出信号が2nビットの直列信号として増幅器８に送られ
ることになる。

以上のように、本実施例では並列接続するｎ個の光セン
サを配列してなるライセンサにおいて、前記光センサ
を、ゲート電圧が印加された場合およびチャンネル部が
受光した場合に導通状態となる薄膜トランジスタの２個
を直列にしたもので構成すると共に、各光センサにおい
て、上記複数個の薄膜トランジスタのうちのいずれか１
個を順次、一定時間、ゲート電圧を印加せず、光検出素
子として機能させ、その間、他の薄膜トランジスタには
ゲート電圧を印加し続け導通状態を保つようにしたか
ら、ライセンサ２から検出回路10へ出力を導くリード線
の大幅増加を抑えつつ上記基板上に形成される素子数を
従来例（第７図に示すもの）に比較し半減でき、ライセ
ンサ延いてはイメージセンサの製造を大幅に容易にする
ことが可能となる。

次に他の実施例について説明する。この実施例によるイ
メージセンサの回路図を第５図に示す。

基板１上に、並列接続するｎ個の光センサP₁、P₂……P_n
からなるライセンサ２が構成され、各光センサの出力
が、並列的に検出回路10へ導入されている点では先の実
施例と同じである。しかし、先の実施例では、２個の前
記薄膜トランジスタを直列に接続したものを光センサと
したが、本実施例では、３個の前記薄膜トランジスタを
直列に接続したものを光センサとしてる。そして、これ
らの薄膜トランジスタにゲート電圧として与えられる制
御信号波も３種となり、この３種の制御信号φ_１、
φ_２、φ_３用の信号線が設けられている。すなわち、各
光センサで左側に位置する薄膜トトランジスタＴ_1.1、
Ｔ_2.1、……Ｔ_n.1のゲートは、一括して制御信号φ_１の
信号線に接続されており、制御信号φ_１がＨのとき、こ
れらの薄膜トランジスタは、すべてオン状態になる。ま
た各光センサで中央に位置する薄膜トランジスタ
Ｔ_1.2、Ｔ_2.2、……Ｔ_n.2のゲートは、一括して制御信
号φ_２の信号線に接続されており、制御信号φ_２がＨの
とき、これらの薄膜トランジスタは、すべてオン状態に
なる。更に、各光センサで右側に位置する薄膜トランジ
スタＴ_1.3、Ｔ_2.3、……Ｔ_n.3のゲートは一括して、制
御信号φ_３の信号線に接続されており、信号φ_３がＨの
とき、これらの薄膜トランジスタは、すべてオン状態に
なる。検出回路10は先の実施例の場合と同じで、マルチ
プレクサ11を構成するアナログスイッチA₁、A₂……A
_nは、時分割的にパルス幅Ｔで送られてくるサンプル信
号S₁、S₂……S_nを受け、オン状態になる。

次に本実施例の動作について説明する。先ず制御信号φ
_１、φ_２、φ_３およびサンプル信号S₁、S₂、……S_nにつ
いて、第６図に基づき説明する。

制御信号φ_１、φ_２、φ_３は周期をＴとし、パルス占有
率を2/3とする矩形波で、これらの位相は、順次、T/3だ
け遅れている。このため、制御信号φ_１、φ_２、φ
_３は、順次、T/3の時間幅で、Ｌ状態となる。これらの
制御信号φ_１、φ_２、φ_３とサンプル信号S₁、S₂、……
S_nとの関係は各制御信号の周期Ｔがサンプル信号のパル
ス幅になっている。またこのサンプル信号S₁、S₂、……
S_nは制御信号φ_１がＬ状態とになるのと同期して立上が
り、制御信号φ_３のＬ状態が終るのと同期して立下が
る。このため、アナログスイッチA₁にサンプル信号S₁が
送られてきて、このアナログスイッチA₁がオン状態にな
った場合を考えると、オン状態が続くＴのうちの初めの
T/3の間は、光センサP₁における左側の薄膜トランジス
タＴ_1.1のゲート電圧となる制御信号φ_１がＬとなるの
で、この薄膜トランジスタＴ_1.1だけがオフ状態とな
り、次のT/3の間は中央の薄膜トランジスタＴ_1.2のゲー
ト電圧となる制御信号φ_２がＬとなるので、この薄膜ト
ランジスタＴ_1.2だけがオフ状態となり、最後のT/3の間
は右側の薄膜トランジスタＴ_1.3のゲート電圧となる制
御信号φ_３がＬとなるので、この薄膜トランジスタＴ
_1.3だけがオフ状態となる。すなわち、アナログスイッ
チA₁がオン状態にあるＴの間に薄膜トランジスタ
Ｔ_1.1、Ｔ_1.2、Ｔ_1.3が順次T/3ずつ光検出素子となり、
それぞれの位置における光検出信号を３ビット直列信号
として増幅器８に送る。以下アナログスイッチA₂、A₃…
…A_nにサンプル信号S₂、S₃……S_nが送られてきたときも
同様の動作が順次、行なわれる。すなわち、3n個の薄膜
トランジスタの位置での光検出信号が3nビットの直列信
号として順次、増幅器８に送られる。

以上のように、本実施例では並列接続するｎ個の光セン
サを配列してなるラインセンサにおいて、前記光センサ
を、ゲート電圧が印加された場合およびチャンネル部が
受光した場合に導通状態となる薄膜トランジスタの３個
を直列したもので構成すると共に、各光センサにおい
て、上記複数個の薄膜トランジスタのうちのいずれか１
個を順次一定時間、ゲート電圧を印加せず、光検出素子
として機能させ、その間、他の薄膜トランジスタにはゲ
ート電圧を印加し続け導通状態を保つようにしたから、
ラインセンサを構成する基板上の素子数を、従来例（第
７図に示すもの）に比較し半減できると共に、光センサ
毎に設けられる出力信号のリード線数を先の実施例にお
けるよりも更に少なくできるという利点を有し、ライン
センサ、延いてはイメージセンサの製造を大幅に容易に
することが可能となる。

なお、この発明は上記二実施例に限定されず、この発明
を逸脱しない範囲内において種々変形応答可能である。

［発明の効果］この発明は、以上説明したように、ゲート電圧が印加さ
れた場合、およびチャンネル部が受光した場合に導通状
態となる（すなわちスイッチング機能と光検出機能の二
つを併有する）薄膜トランジスタの複数を直列にしたも
ので光センサを構成すると共に、上記薄膜トランジスタ
のうちのいずれか１個を順次、一定時間、ゲート電圧の
印加を止めて、光検出素子として機能させ、その間、他
の薄膜トランジスタにはゲート電圧を印加し続け、導通
状態を保つようにしたから、ラインセンサが形成されて
いる基板から外部回路へ出力を導出するリード線の本数
の増加をできるだけ抑えつつ、上記基板上に形成される
素子数を減少でき、ラインセンサ、延いてはイメージセ
ンサの製造を大幅に容易にすることができるという効果
を有する。

【図面の簡単な説明】

第１図は、この発明の一実施例における光センサと、他
の回路との関係を示す図、第２図は、第１図における光
センサの構造を示す図、第３図はこの発明の一実施例の
回路図、第４図は、第３図に示す各信号波のタイムチャ
ート、第５図は、この発明の他の実施例の回路図、第６
図は、第５図における各信号波のタイムチャート、第７
図は従来のイメージセンサの回路図である。１……基板、２……ラインセンサ、４……直流電源、10
……検出回路、P₁、P₂、…P_n……光センサ、Ｔ_1.1、Ｔ
_1.2、…Ｔ_n.3……薄膜トランジスタ。

Claims

【特許請求の範囲】

【請求項１】複数個の光センサを配列したイメージセン
サにおいて、前記光センサは、少なくとも２個の薄膜ト
ランジスタを、互いに隣り合う薄膜トランジスタのソー
スとドレインを接続しつつ直列に配列するとともに、１番目の薄膜トランジスタのソースには所定電圧を供給
し、最後の薄膜トランジスタのドレインから所定信号が
出力される、少なくとも２個の薄膜トランジスタが直列
接続されたイメージセンサであって、所定の薄膜トランジスタを除く全ての薄膜トランジスタ
のゲートに、所定のゲート電圧を印加し、所定の薄膜ト
ランジスタのチャンネル部に所定量を受光することによ
って、前記最後の薄膜トランジスタのドレインから所定
信号が出力され、さらに、所定の薄膜トランジスタを除く全ての薄膜トラ
ンジスタのうち少なくとも１つの薄膜トランジスタのゲ
ートにゲート電圧が印加されないか、若しくは、所定の
薄膜トランジスタのチャンネル部に所定量の受光がない
場合は、前記最後の薄膜トランジスタからは所定信号は
出力されず、前記少なくとも２個の薄膜トランジスタが、ゲートへの
ゲート電圧の印加の有無と、チャンネル部への所定量の
受光の有無と、によって、導通若しくは非導通を図るこ
とを特徴とするイメージセンサ。