JPH0771068B2 - データ通信方式 - Google Patents
データ通信方式Info
- Publication number
- JPH0771068B2 JPH0771068B2 JP29070589A JP29070589A JPH0771068B2 JP H0771068 B2 JPH0771068 B2 JP H0771068B2 JP 29070589 A JP29070589 A JP 29070589A JP 29070589 A JP29070589 A JP 29070589A JP H0771068 B2 JPH0771068 B2 JP H0771068B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- port
- value
- pulse
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔概要〕 一定周期のパルスのデューティでデータを伝送するデー
タ通信方式に関し、 単一の信号線で複数チャンネル（またはステップ）のデ
ータをシリアル伝送できるようにすることを目的とし、 一定周期のパルス列の連続する２パルスずつを複数のデ
ータチャンネルに割当て、各データチャンネルでは先行
パルスのデューティで固有のヘッダを送信し、また後続
パルスのデューティで任意のデータを送信するよう構成
する。
タ通信方式に関し、 単一の信号線で複数チャンネル（またはステップ）のデ
ータをシリアル伝送できるようにすることを目的とし、 一定周期のパルス列の連続する２パルスずつを複数のデ
ータチャンネルに割当て、各データチャンネルでは先行
パルスのデューティで固有のヘッダを送信し、また後続
パルスのデューティで任意のデータを送信するよう構成
する。
本発明は一定周期のパルスのデューティでデータを伝送
するデータ通信方式に関する。
するデータ通信方式に関する。
CPU間の通信で複数種類のデータを伝送する場合、各チ
ャンネル毎に信号線を敷設して並列伝送することは、ポ
ートおよび信号線の使用効率が低下するため好ましくな
い。
ャンネル毎に信号線を敷設して並列伝送することは、ポ
ートおよび信号線の使用効率が低下するため好ましくな
い。
CPU間でデータ通信を行う場合にシリアルポートを使用
すれば、１データを複数ビットのデジタル値として伝送
できる。ところが、通信機能を有するシリアルポートは
数に限りがあるので、シリアルポート以外のポートを使
用してデータ通信する必要も生ずる。この場合、送信す
るデータに対応して一定周期Ｔのパルスのデューティを
設定する方式は、比較的簡易で有用なデータ通信方式と
して注目される。
すれば、１データを複数ビットのデジタル値として伝送
できる。ところが、通信機能を有するシリアルポートは
数に限りがあるので、シリアルポート以外のポートを使
用してデータ通信する必要も生ずる。この場合、送信す
るデータに対応して一定周期Ｔのパルスのデューティを
設定する方式は、比較的簡易で有用なデータ通信方式と
して注目される。
しかしながら、上述したパルスデューティ式のデータ通
信方式でも、データ種類（チャンネルまたはステップ）
が増加すると使用ポート数および信号線数が増加する問
題がある。
信方式でも、データ種類（チャンネルまたはステップ）
が増加すると使用ポート数および信号線数が増加する問
題がある。
本発明はパルスデューティ式のデータ通信方式におい
て、単一の信号線でも複数種類のデータをシリアルに伝
送可能とするものである。
て、単一の信号線でも複数種類のデータをシリアルに伝
送可能とするものである。
第１図は本発明の構成図で、１は送信側CPU、２は受信
側CPU、３はCPU1のポートP1からCPU2のポートP2にかけ
て敷設された単一の信号線である。送信側のポートP1に
はタイマー一致出力ポートを使用し、受信側のポートP2
にはエッジ割込ポートを使用する。
側CPU、３はCPU1のポートP1からCPU2のポートP2にかけ
て敷設された単一の信号線である。送信側のポートP1に
はタイマー一致出力ポートを使用し、受信側のポートP2
にはエッジ割込ポートを使用する。
CPU1はポートP1から周期Ｔのパルス列を送信する。この
パルス列は連続する２パルスが組として使用され、各組
が複数のデータチャンネルに割当てられる。各データチ
ャンネルでは先頭パルスのデューティで固有のヘッダを
送信し、また後続パルスのデューティで任意のデータを
送信する。ヘッダ部のデューティは後続のデータがどの
データチャンネルに属するかを示す固有の値である。こ
れに対しデータ部のデューティは送信するデータ値に応
じて可変設定される。
パルス列は連続する２パルスが組として使用され、各組
が複数のデータチャンネルに割当てられる。各データチ
ャンネルでは先頭パルスのデューティで固有のヘッダを
送信し、また後続パルスのデューティで任意のデータを
送信する。ヘッダ部のデューティは後続のデータがどの
データチャンネルに属するかを示す固有の値である。こ
れに対しデータ部のデューティは送信するデータ値に応
じて可変設定される。
第２図は３種類のデータを伝送するために３つのデータ
チャンネルA,B,Cを設定した例で、HA,HB,HCは各チャン
ネルのヘッダ、DA,DB,DCはデータである。一例を挙げる
と、Ｔ＝5ms,HA＝1ms,HB＝1.5ms,HC＝2.0msである。
チャンネルA,B,Cを設定した例で、HA,HB,HCは各チャン
ネルのヘッダ、DA,DB,DCはデータである。一例を挙げる
と、Ｔ＝5ms,HA＝1ms,HB＝1.5ms,HC＝2.0msである。
データDA〜DCは周期Ｔの範囲で任意に設定できるが、実
際にはヘッダと区別するためにヘッダの最大値Ｍ（この
例では2ms）より大きい値を有し、且つ次のチャンネル
のヘッダと一体化しないように周期Ｔ未満の範囲で設定
する。このとき下限マージンαと上限マージンβを用
い、Ｍより長い送信データに更にαを加え、且つその値
が（Ｔ−β）以下に収まるように設定してもよい。
際にはヘッダと区別するためにヘッダの最大値Ｍ（この
例では2ms）より大きい値を有し、且つ次のチャンネル
のヘッダと一体化しないように周期Ｔ未満の範囲で設定
する。このとき下限マージンαと上限マージンβを用
い、Ｍより長い送信データに更にαを加え、且つその値
が（Ｔ−β）以下に収まるように設定してもよい。
このようにして複数チャンネルのデータをシリアルに伝
送すると、使用する信号線３とポートP1,P2の数はそれ
ぞれ１つで済む。
送すると、使用する信号線３とポートP1,P2の数はそれ
ぞれ１つで済む。
第３図および第４図は本発明の一実施例を示すフローチ
ャートで、第１図のシステム構成に適合させてある。
ャートで、第１図のシステム構成に適合させてある。
第３図は送信側CPU1による送信処理のフローチャート
で、出力ポートP1から送出するパルスのエッジ（立上り
および立下り）の回数を計数するエッジカウンタCNT
と、各パルスのＨ（ハイ）レベルとＬ（ロー）レベルの
幅をセットされるパルス幅レジスタＤと、タイマ一致割
込み用のコンペアレジスタCPRと、現在時刻を示すタイ
マTMとを使用する。
で、出力ポートP1から送出するパルスのエッジ（立上り
および立下り）の回数を計数するエッジカウンタCNT
と、各パルスのＨ（ハイ）レベルとＬ（ロー）レベルの
幅をセットされるパルス幅レジスタＤと、タイマ一致割
込み用のコンペアレジスタCPRと、現在時刻を示すタイ
マTMとを使用する。
このルーチンはタイマTMの値がコンペアレジスタCPRの
値と一致する毎に起動され、先ずステップS10〜S1nでカ
ウンタCNTの値が判定される。本例は第２図のように３
つのデータチャンネルＡ〜Ｃを繰り返すことを想定して
いるので、カウンタCNTの値は０〜11の範囲で変化す
る。
値と一致する毎に起動され、先ずステップS10〜S1nでカ
ウンタCNTの値が判定される。本例は第２図のように３
つのデータチャンネルＡ〜Ｃを繰り返すことを想定して
いるので、カウンタCNTの値は０〜11の範囲で変化す
る。
CNT＝０は最初のデータチャンネルＡのヘッダHAの立下
りを指す。従って、ステップS10でCNT＝０と判定された
らステップS20でレジスタＤにヘッダHAの幅1msをセット
する。そして、このヘッダHAはＬレベルであるので、1m
s後にポートP1をＬからＨに立上げるデータ“1"をステ
ップS31でポートP1用のレジスタにセットしてからステ
ップS33に移る。このステップS33でカウンタCNTの値を
判定し、CNT≧11であればステップS34でカウンタCNTを
クリアし、そうでなければステップS35でカウンタCNTを
インクリメントしてからステップS36へ移る。このステ
ップS36ではレジスタＤの値と現在のタイマTMの値を加
算してその結果をコンペアレジスタCPRにセットする。
りを指す。従って、ステップS10でCNT＝０と判定された
らステップS20でレジスタＤにヘッダHAの幅1msをセット
する。そして、このヘッダHAはＬレベルであるので、1m
s後にポートP1をＬからＨに立上げるデータ“1"をステ
ップS31でポートP1用のレジスタにセットしてからステ
ップS33に移る。このステップS33でカウンタCNTの値を
判定し、CNT≧11であればステップS34でカウンタCNTを
クリアし、そうでなければステップS35でカウンタCNTを
インクリメントしてからステップS36へ移る。このステ
ップS36ではレジスタＤの値と現在のタイマTMの値を加
算してその結果をコンペアレジスタCPRにセットする。
このようにすると、やがてタイマTMの値がコンペアレジ
スタCPRの値と一致する1ms後にポートP1がＬからＨに立
上り、且つ本ルーチンが再度起動される。このときはCN
T＝１であるからステップS11からステップS21へ移り、
ここでレジスタＤに（５−１）msがセットされる。これ
はパルス周期Ｔ＝5msからヘッダHAの幅1msを引いた残り
のＨレベルの幅である。このときは、次にポートP1をＨ
からＬに立下げる必要があるので、ステップS32でポー
トP1用のレジスタに“0"をセットしておく。次にステッ
プS33に移るとCNT≧11でないと判定されるので、ステッ
プS35でカウンタCNTをインクリメントし（CNT＝２にな
る）、またステップS36でコンペアレジスタCPRに次の値
（Ｄ＋TM）をセットして終了する。このときのＤは（５
−１）msである。
スタCPRの値と一致する1ms後にポートP1がＬからＨに立
上り、且つ本ルーチンが再度起動される。このときはCN
T＝１であるからステップS11からステップS21へ移り、
ここでレジスタＤに（５−１）msがセットされる。これ
はパルス周期Ｔ＝5msからヘッダHAの幅1msを引いた残り
のＨレベルの幅である。このときは、次にポートP1をＨ
からＬに立下げる必要があるので、ステップS32でポー
トP1用のレジスタに“0"をセットしておく。次にステッ
プS33に移るとCNT≧11でないと判定されるので、ステッ
プS35でカウンタCNTをインクリメントし（CNT＝２にな
る）、またステップS36でコンペアレジスタCPRに次の値
（Ｄ＋TM）をセットして終了する。このときのＤは（５
−１）msである。
やがてタイマ一致割込みが発生すると、これはデータチ
ャンネルＡのヘッダ部のパルスの立下りであるので、次
はそのデータ部の構成に移る。このときはCNT＝２であ
るからステップS12からステップS22へ分岐し、ここでレ
ジスタＤにデータDAをセットする。このとき前述したマ
ージンとしてのデータ拡張子αを加えてヘッダとの識別
性を高める。このデータDAと拡張子αは全てＬレベルで
あるので、次はステップS31に移り、P1←１にセットす
る。以下、ステップS33〜S36を前述したケースと同様に
通過して終了する。
ャンネルＡのヘッダ部のパルスの立下りであるので、次
はそのデータ部の構成に移る。このときはCNT＝２であ
るからステップS12からステップS22へ分岐し、ここでレ
ジスタＤにデータDAをセットする。このとき前述したマ
ージンとしてのデータ拡張子αを加えてヘッダとの識別
性を高める。このデータDAと拡張子αは全てＬレベルで
あるので、次はステップS31に移り、P1←１にセットす
る。以下、ステップS33〜S36を前述したケースと同様に
通過して終了する。
やがてタイマ一致割込みが発生すると、CNT＝３である
からステップS13からステップS23へ分岐し、ここで残り
のＨレベルの幅（５−DA−α）がレジスタＤにセットさ
れる。このときはステップS32でP1←０にセットしてス
テップS33へ移る。
からステップS13からステップS23へ分岐し、ここで残り
のＨレベルの幅（５−DA−α）がレジスタＤにセットさ
れる。このときはステップS32でP1←０にセットしてス
テップS33へ移る。
以上のようにして次にタイマ一致割込みが発生するとポ
ートP1はＨからＬに立下るので、これでデータチャンネ
ルＡの全波形が完成する。ステップS14〜S1n,S24〜S2n
はデータチャンネルB,Cについての同様の処理を示して
いる。つまり、CNT＝４〜７がチャンネルＢについてで
あり、CNT＝８〜11がチャンネルＣについてである。
ートP1はＨからＬに立下るので、これでデータチャンネ
ルＡの全波形が完成する。ステップS14〜S1n,S24〜S2n
はデータチャンネルB,Cについての同様の処理を示して
いる。つまり、CNT＝４〜７がチャンネルＢについてで
あり、CNT＝８〜11がチャンネルＣについてである。
第４図は受信側CPU2による受信処理のフローチャート
で、パルス幅レジスタＤとタイマTMの他に、割込発生時
間レジスタＲとヘッダ識別フラグFA,FB,FCを使用する。
で、パルス幅レジスタＤとタイマTMの他に、割込発生時
間レジスタＲとヘッダ識別フラグFA,FB,FCを使用する。
このルーチンはポートP2の入力レベルが変化する毎に起
動され、先ずステップS41で立下り（Ｈ→Ｌ）か立上り
（Ｌ→Ｈ）かを判断する。立下りのときはステップS42
でレジスタＲに割込み時のタイマTMの値をセットしてか
らステップS43で割込みエッジを反転する。これに対
し、立上りのときはステップS51でレジスタＤに今回の
割込み時刻TMから前回の割込み時刻Ｒを引いた値、つま
りＬレベルの幅をセットする。ステップS52〜S54ではこ
のＤの値を1ms,1.5ms,2msと比較してヘッダHA,HB,HCを
判別する。このとき、いずれかのヘッダと判定されれば
ステップS55〜S57で対応するヘッダ識別フラグFA〜FCの
１つをセットする。
動され、先ずステップS41で立下り（Ｈ→Ｌ）か立上り
（Ｌ→Ｈ）かを判断する。立下りのときはステップS42
でレジスタＲに割込み時のタイマTMの値をセットしてか
らステップS43で割込みエッジを反転する。これに対
し、立上りのときはステップS51でレジスタＤに今回の
割込み時刻TMから前回の割込み時刻Ｒを引いた値、つま
りＬレベルの幅をセットする。ステップS52〜S54ではこ
のＤの値を1ms,1.5ms,2msと比較してヘッダHA,HB,HCを
判別する。このとき、いずれかのヘッダと判定されれば
ステップS55〜S57で対応するヘッダ識別フラグFA〜FCの
１つをセットする。
ステップS52〜S54の判定でいずれもＮ（ノー）であれば
ステップS51のＤの値はヘッダHA〜HCではない、換言す
ればデータDA〜DCのいずれかであるので、ステップS61
へ分岐する。ステップS61〜S63ではフラグFA〜FCの値か
らどのチャンネルのデータかを判別する。FA＝１であれ
ばステップS64でデータDAを算出する。この処理はレジ
スタＤの値から送信側で付加したデータ拡張子αを引く
演算である。同様にFB＝１であればステップS65でデー
タDBを算出し、FC＝１であればステップS66でデータDC
を算出する。この後ステップS67〜S69でフラグFA〜FCを
クリアしてから、ステップS43へ移る。
ステップS51のＤの値はヘッダHA〜HCではない、換言す
ればデータDA〜DCのいずれかであるので、ステップS61
へ分岐する。ステップS61〜S63ではフラグFA〜FCの値か
らどのチャンネルのデータかを判別する。FA＝１であれ
ばステップS64でデータDAを算出する。この処理はレジ
スタＤの値から送信側で付加したデータ拡張子αを引く
演算である。同様にFB＝１であればステップS65でデー
タDBを算出し、FC＝１であればステップS66でデータDC
を算出する。この後ステップS67〜S69でフラグFA〜FCを
クリアしてから、ステップS43へ移る。
このシステムでは受信側の割込発生時間レジスタＲのLS
Bが１μｓで、送信側のマージンがα＝β＝0.5msのと
き、1/7000の分解能でデータ伝送できる。
Bが１μｓで、送信側のマージンがα＝β＝0.5msのと
き、1/7000の分解能でデータ伝送できる。
以上述べたように本発明によれば、各CPUの単一のポー
トと両者間の単一の信号線だけを用いて複数種類のデー
タを伝送できる利点がある。
トと両者間の単一の信号線だけを用いて複数種類のデー
タを伝送できる利点がある。
第１図は本発明の構成図、 第２図は本発明の伝送波形図、 第３図および第４図は本発明の実施例を示すフローチャ
ートである。 図中、１は送信側CPU、２は受信側CPU、３は信号線、P
1,P2はポート、HA〜HCはヘッダ、DA〜DCはデータであ
る。
ートである。 図中、１は送信側CPU、２は受信側CPU、３は信号線、P
1,P2はポート、HA〜HCはヘッダ、DA〜DCはデータであ
る。
Claims (1)
- 【請求項１】一定周期（Ｔ）のパルス列の連続する２パ
ルスずつを複数のデータチャンネル（A,B,C）に割当
て、各データチャンネルでは先行パルスのデューティで
固有のヘッダ（HA,HB,HC）を送信し、また後続パルスの
デューティで任意のデータ（DA,DB,DC）を送信すること
を特徴とするデータ通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29070589A JPH0771068B2 (ja) | 1989-11-08 | 1989-11-08 | データ通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29070589A JPH0771068B2 (ja) | 1989-11-08 | 1989-11-08 | データ通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03151735A JPH03151735A (ja) | 1991-06-27 |
| JPH0771068B2 true JPH0771068B2 (ja) | 1995-07-31 |
Family
ID=17759449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29070589A Expired - Lifetime JPH0771068B2 (ja) | 1989-11-08 | 1989-11-08 | データ通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0771068B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4600226B2 (ja) * | 2005-09-16 | 2010-12-15 | 株式会社日立製作所 | 電動機の駆動制御装置 |
| JP5454200B2 (ja) * | 2010-02-15 | 2014-03-26 | 株式会社デンソー | 電力変換装置 |
| JP5418273B2 (ja) * | 2010-02-15 | 2014-02-19 | 株式会社デンソー | 電力変換装置 |
| JP5605242B2 (ja) * | 2011-01-31 | 2014-10-15 | 株式会社デンソー | 電子装置 |
| JP2017034834A (ja) * | 2015-07-31 | 2017-02-09 | 株式会社デンソー | Ｐｗｍ信号処理装置及びｐｗｍ信号処理システム |
-
1989
- 1989-11-08 JP JP29070589A patent/JPH0771068B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03151735A (ja) | 1991-06-27 |
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