JPH0766134A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- JPH0766134A JPH0766134A JP21131193A JP21131193A JPH0766134A JP H0766134 A JPH0766134 A JP H0766134A JP 21131193 A JP21131193 A JP 21131193A JP 21131193 A JP21131193 A JP 21131193A JP H0766134 A JPH0766134 A JP H0766134A
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Abstract
(57)【要約】
【目的】 極微細な領域においても、種々の微細構造を
汚染等を招くことなく、簡易なプロセスで作製可能にし
た化合物半導体デバイスの製造方法を提供する。 【構成】 酸化膜の蒸発温度、あるいは調和蒸発温度が
異なる少なくとも 2種類の化合物半導体層２、３を積層
する。これら化合物半導体層２、３の表面をそれぞれ露
出させる。酸化膜蒸発温度が異なる組合わせの場合に
は、それら露出表面にそれぞれ酸化膜５、６を形成し、
これら化合物半導体の酸化膜蒸発温度の間の温度に加熱
し、酸化膜の蒸発温度が低い方の化合物半導体２の酸化
膜５を選択的に除去する。この後、化合物半導体層２の
露出表面２ａに所望の処理を施す。また、調和蒸発温度
が異なる組合わせの場合には、少なくとも 2種類の化合
物半導体の調和蒸発温度の間の温度に加熱し、調和蒸発
温度が低い方の化合物半導体層を選択的にエッチングす
る。
汚染等を招くことなく、簡易なプロセスで作製可能にし
た化合物半導体デバイスの製造方法を提供する。 【構成】 酸化膜の蒸発温度、あるいは調和蒸発温度が
異なる少なくとも 2種類の化合物半導体層２、３を積層
する。これら化合物半導体層２、３の表面をそれぞれ露
出させる。酸化膜蒸発温度が異なる組合わせの場合に
は、それら露出表面にそれぞれ酸化膜５、６を形成し、
これら化合物半導体の酸化膜蒸発温度の間の温度に加熱
し、酸化膜の蒸発温度が低い方の化合物半導体２の酸化
膜５を選択的に除去する。この後、化合物半導体層２の
露出表面２ａに所望の処理を施す。また、調和蒸発温度
が異なる組合わせの場合には、少なくとも 2種類の化合
物半導体の調和蒸発温度の間の温度に加熱し、調和蒸発
温度が低い方の化合物半導体層を選択的にエッチングす
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイスの製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】半導体は、レーザー素子の活性層や導波
路、ＣＣＤ素子の活性層（受光層）、高速・高周波動作
用デバイス等の各種の分野で使用されている。また、半
導体の薄膜積層構造の形成は、分子線エピタキシャル成
長法や有機金属気相成長法等の進歩により、制御性よく
行えるようになってきている。例えば、成長方向におい
ては、 1原子層単位での成長制御が可能である。
路、ＣＣＤ素子の活性層（受光層）、高速・高周波動作
用デバイス等の各種の分野で使用されている。また、半
導体の薄膜積層構造の形成は、分子線エピタキシャル成
長法や有機金属気相成長法等の進歩により、制御性よく
行えるようになってきている。例えば、成長方向におい
ては、 1原子層単位での成長制御が可能である。
【０００３】一方、基板の面内方向で、ドーピング濃度
や半導体材料、あるいは混晶比等を変えた構造を形成す
ることにおいても、多くの試みがなされてきた。その多
くは、例えばレーザー素子の製造プロセスにおいて実施
されているように、リソグラフィ技術によりパターニン
グした後、エッチングにより段差を形成し、段差内に再
成長やイオンドーピングを行うことによって、ドーピン
グ濃度や半導体材料が異なる層等を埋め込む手法であ
る。
や半導体材料、あるいは混晶比等を変えた構造を形成す
ることにおいても、多くの試みがなされてきた。その多
くは、例えばレーザー素子の製造プロセスにおいて実施
されているように、リソグラフィ技術によりパターニン
グした後、エッチングにより段差を形成し、段差内に再
成長やイオンドーピングを行うことによって、ドーピン
グ濃度や半導体材料が異なる層等を埋め込む手法であ
る。
【０００４】このようなプロセスにおいては、レジスト
による汚染を最小限にするために、段差形成後にレジス
トを除去してから、追加の浅いエッチングを行ったり、
あるいはサーマルエッチングを十分に行うのが通常であ
る。このため、表面の汚染が常に問題となっている。
による汚染を最小限にするために、段差形成後にレジス
トを除去してから、追加の浅いエッチングを行ったり、
あるいはサーマルエッチングを十分に行うのが通常であ
る。このため、表面の汚染が常に問題となっている。
【０００５】また、段差が10nm以下であったり、パター
ンの大きさがサブミクロンレベルの極微細構造の場合に
は、ドーピング濃度や材料組成が異なる構造を制御性よ
く選択的に形成することが非常に困難であった。例え
ば、微細パターンへのイオンドーピングを行う場合、フ
ォーカスイオンビームを用いることで、ある程度の微細
パターンには対応可能であるものの、サブミクロンレベ
ルというような極微細構造部に制御性よくイオンドーピ
ングを行うことはできない等、微細化に対応した代替プ
ロセスが少ないのが現状である。
ンの大きさがサブミクロンレベルの極微細構造の場合に
は、ドーピング濃度や材料組成が異なる構造を制御性よ
く選択的に形成することが非常に困難であった。例え
ば、微細パターンへのイオンドーピングを行う場合、フ
ォーカスイオンビームを用いることで、ある程度の微細
パターンには対応可能であるものの、サブミクロンレベ
ルというような極微細構造部に制御性よくイオンドーピ
ングを行うことはできない等、微細化に対応した代替プ
ロセスが少ないのが現状である。
【０００６】
【発明が解決しようとする課題】上述したように、従来
の半導体デバイスの製造プロセスでは、基板の面内方向
にドーピング濃度や半導体の材料組成等が異なる構造を
作り込む際に、レジストの除去に伴ってエッチング等を
行う必要があるため、常に表面の汚染が問題となってお
り、またサブミクロンレベルの極微細構造を、制御性よ
く選択的に形成することが非常に困難であるというよう
な問題があった。
の半導体デバイスの製造プロセスでは、基板の面内方向
にドーピング濃度や半導体の材料組成等が異なる構造を
作り込む際に、レジストの除去に伴ってエッチング等を
行う必要があるため、常に表面の汚染が問題となってお
り、またサブミクロンレベルの極微細構造を、制御性よ
く選択的に形成することが非常に困難であるというよう
な問題があった。
【０００７】特に、最近では半導体デバイスの分野にお
いても、パターンの極微細化が進められていることか
ら、このような極微細構造に対応可能な製造プロセスの
開発が強く望まれている。
いても、パターンの極微細化が進められていることか
ら、このような極微細構造に対応可能な製造プロセスの
開発が強く望まれている。
【０００８】本発明は、このような課題に対処するため
になされたもので、極微細な領域においても、ドーピン
グ濃度や半導体の材料組成等が異なる構造を、汚染等を
招くことなく、簡易なプロセスで作製可能にした半導体
デバイスの製造方法を提供することを目的としている。
になされたもので、極微細な領域においても、ドーピン
グ濃度や半導体の材料組成等が異なる構造を、汚染等を
招くことなく、簡易なプロセスで作製可能にした半導体
デバイスの製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明の半導体デバイス
の製造方法は、酸化膜の蒸発温度が異なる少なくとも2
種類の半導体層を含む積層構造を有する半導体デバイス
を製造するにあたり、前記少なくとも 2種類の半導体層
の表面をそれぞれ露出させると共に、それら露出表面に
それぞれ酸化膜を形成する工程と、前記少なくとも 2種
類の半導体の低い方の酸化膜の蒸発温度と高い方の酸化
膜の蒸発温度との間の温度に加熱し、前記酸化膜の蒸発
温度が低い方の半導体層の酸化膜を除去する工程と、前
記酸化膜が除去された半導体層の露出表面に所望の処理
を施す工程とを有することを特徴としている。
の製造方法は、酸化膜の蒸発温度が異なる少なくとも2
種類の半導体層を含む積層構造を有する半導体デバイス
を製造するにあたり、前記少なくとも 2種類の半導体層
の表面をそれぞれ露出させると共に、それら露出表面に
それぞれ酸化膜を形成する工程と、前記少なくとも 2種
類の半導体の低い方の酸化膜の蒸発温度と高い方の酸化
膜の蒸発温度との間の温度に加熱し、前記酸化膜の蒸発
温度が低い方の半導体層の酸化膜を除去する工程と、前
記酸化膜が除去された半導体層の露出表面に所望の処理
を施す工程とを有することを特徴としている。
【００１０】
【作用】本発明の半導体デバイスの製造方法において
は、酸化膜の蒸発温度が異なる少なくとも 2種類の半導
体層、あるいは調和蒸発温度が異なる少なくとも 2種類
の半導体層を用い、これらの特性を利用して種々の微細
構造の作製を可能にしている。なお、調和蒸発温度と
は、例えば III-V族化合物半導体において、化合物半導
体材料の温度を上げていったときに、 III族元素の分圧
と V族元素の分圧とが等しくなる温度であり、GaAsでは
640℃であり、 InPでは 365℃程度である。この温度以
下では III族元素の方が分圧が高く、その温度以上では
V族元素の方が分圧が高い。一方、酸化膜が蒸発する温
度は、真空中ではGaAsは 590℃、 InPでは 500℃前後で
ある。 3元系においても、混晶組成によりそれぞれかな
り異なり、一般的な傾向として、 In(-As)系、 Ga(-As)
系、 Al(-As)系の順に酸化膜の蒸発温度が高い。
は、酸化膜の蒸発温度が異なる少なくとも 2種類の半導
体層、あるいは調和蒸発温度が異なる少なくとも 2種類
の半導体層を用い、これらの特性を利用して種々の微細
構造の作製を可能にしている。なお、調和蒸発温度と
は、例えば III-V族化合物半導体において、化合物半導
体材料の温度を上げていったときに、 III族元素の分圧
と V族元素の分圧とが等しくなる温度であり、GaAsでは
640℃であり、 InPでは 365℃程度である。この温度以
下では III族元素の方が分圧が高く、その温度以上では
V族元素の方が分圧が高い。一方、酸化膜が蒸発する温
度は、真空中ではGaAsは 590℃、 InPでは 500℃前後で
ある。 3元系においても、混晶組成によりそれぞれかな
り異なり、一般的な傾向として、 In(-As)系、 Ga(-As)
系、 Al(-As)系の順に酸化膜の蒸発温度が高い。
【００１１】2種類以上の半導体層の表面をそれぞれ露
出させた構造において、酸化膜の蒸発温度が異なる場合
には、上記した例からも明らかなように、ある温度領域
において、一方の半導体層表面の酸化膜は蒸発して除去
されるが、他方の半導体層表面の酸化膜は残存するとい
う状態が実現できる。半導体表面に構成元素を含んだ原
料を供給してエピタキシャル成長やドーピングを行った
り、あるいは反応性ガスを供給してエッチングを行うプ
ロセス等において、そのプロセスが進行するか否かは表
面状態に大きく依存する。ここで、酸化膜が存在する
と、一般的にエッチングは起こりにくくなり、またエピ
タキシャル成長は生じない場合が多い。
出させた構造において、酸化膜の蒸発温度が異なる場合
には、上記した例からも明らかなように、ある温度領域
において、一方の半導体層表面の酸化膜は蒸発して除去
されるが、他方の半導体層表面の酸化膜は残存するとい
う状態が実現できる。半導体表面に構成元素を含んだ原
料を供給してエピタキシャル成長やドーピングを行った
り、あるいは反応性ガスを供給してエッチングを行うプ
ロセス等において、そのプロセスが進行するか否かは表
面状態に大きく依存する。ここで、酸化膜が存在する
と、一般的にエッチングは起こりにくくなり、またエピ
タキシャル成長は生じない場合が多い。
【００１２】また、調和蒸発温度が異なる 2種類以上の
半導体層の表面をそれぞれ露出させた構造においては、
ある温度領域において、一方の半導体層は調和蒸発温度
以上となり、サーマルエッチングが進行するが、他方の
半導体層は調和蒸発温度以下で、サーマルエッチングが
進行しにくいという状態が実現できる。すなわち、特定
の半導体層のみを調和蒸発温度以上の温度とすることに
より、選択的なエッチングが実現できる。
半導体層の表面をそれぞれ露出させた構造においては、
ある温度領域において、一方の半導体層は調和蒸発温度
以上となり、サーマルエッチングが進行するが、他方の
半導体層は調和蒸発温度以下で、サーマルエッチングが
進行しにくいという状態が実現できる。すなわち、特定
の半導体層のみを調和蒸発温度以上の温度とすることに
より、選択的なエッチングが実現できる。
【００１３】本発明の半導体デバイスの製造方法におい
ては、上述したような半導体層表面の酸化膜の有無、あ
るいは調和蒸発温度以上あるいは以下の領域を混在させ
ることで、エピタキシャル成長、ドーピング、エッチン
グ等のプロセスを局所的に進行または非進行させること
を可能にしている。そして、上記した領域の指定を従来
のリソグラフィ工程と組合せて実施することで、基板面
内で半導体の材料組成やドーピング濃度等を変えた構造
を、極微細な領域においても汚染等を招くことなく作製
することができる。また、製造プロセス自体の簡易化も
図れる。
ては、上述したような半導体層表面の酸化膜の有無、あ
るいは調和蒸発温度以上あるいは以下の領域を混在させ
ることで、エピタキシャル成長、ドーピング、エッチン
グ等のプロセスを局所的に進行または非進行させること
を可能にしている。そして、上記した領域の指定を従来
のリソグラフィ工程と組合せて実施することで、基板面
内で半導体の材料組成やドーピング濃度等を変えた構造
を、極微細な領域においても汚染等を招くことなく作製
することができる。また、製造プロセス自体の簡易化も
図れる。
【００１４】なお、本発明の半導体デバイスの製造方法
は、例えば III-V族化合物半導体、II-VI族化合物半導
体、 IV-IV族化合物半導体、 IV-VI族化合物半導体等の
ヘテロ材料系に適用可能である。
は、例えば III-V族化合物半導体、II-VI族化合物半導
体、 IV-IV族化合物半導体、 IV-VI族化合物半導体等の
ヘテロ材料系に適用可能である。
【００１５】
【実施例】以下、本発明の実施例について説明する。
【００１６】まず、第１の実施例について、図１を参照
して説明する。図１（ａ）に示すように、例えばGaAs基
板１上に、酸化膜の蒸発温度が異なるInGaAs層２とAlGa
As層３とを順に積層形成する。次いで、通常の光リソグ
ラフィプロセスにより、図１（ｂ）に示すように、AlGa
As層３の一部を除去して段差（凹部４）を形成し、InGa
As層２の表面を一部露出させる。この際、InGaAs層２お
よびAlGaAs層３の露出表面は、それぞれ酸化膜５、６に
より覆われる。なお、積極的に酸化膜の形成工程を実施
してもよい。
して説明する。図１（ａ）に示すように、例えばGaAs基
板１上に、酸化膜の蒸発温度が異なるInGaAs層２とAlGa
As層３とを順に積層形成する。次いで、通常の光リソグ
ラフィプロセスにより、図１（ｂ）に示すように、AlGa
As層３の一部を除去して段差（凹部４）を形成し、InGa
As層２の表面を一部露出させる。この際、InGaAs層２お
よびAlGaAs層３の露出表面は、それぞれ酸化膜５、６に
より覆われる。なお、積極的に酸化膜の形成工程を実施
してもよい。
【００１７】上記した状態で分子線エピタキシー装置の
成長チャンバ内に配置し、As分子線を照射しながら温度
を 550〜 590℃程度に上げる。ここで、InGaAsの酸化膜
の蒸発温度は約 520℃であり、AlGaAsの酸化膜の蒸発温
度は 620℃である。よって、これら蒸発温度の間の温度
に加熱することにより、AlGaAs層３の酸化膜６を残し
て、InGaAs層２の酸化膜５のみを蒸発させて除去し、In
GaAs層２の表面２ａを露出させた状態（図１（ｃ））を
得ることができる。この際の加熱温度は、上記した 2種
類の酸化膜の蒸発温度の間の温度であればよいが、実用
的には上述したような 550〜 590℃程度の温度とするこ
とが好ましい。なお、InGaAs層２の酸化膜５除去時にお
けるAs分子線の照射は、酸化膜と同時に蒸発するAsを補
充するためである。
成長チャンバ内に配置し、As分子線を照射しながら温度
を 550〜 590℃程度に上げる。ここで、InGaAsの酸化膜
の蒸発温度は約 520℃であり、AlGaAsの酸化膜の蒸発温
度は 620℃である。よって、これら蒸発温度の間の温度
に加熱することにより、AlGaAs層３の酸化膜６を残し
て、InGaAs層２の酸化膜５のみを蒸発させて除去し、In
GaAs層２の表面２ａを露出させた状態（図１（ｃ））を
得ることができる。この際の加熱温度は、上記した 2種
類の酸化膜の蒸発温度の間の温度であればよいが、実用
的には上述したような 550〜 590℃程度の温度とするこ
とが好ましい。なお、InGaAs層２の酸化膜５除去時にお
けるAs分子線の照射は、酸化膜と同時に蒸発するAsを補
充するためである。
【００１８】続いて、上記InGaAs層２の酸化膜５のみを
除去した状態で、例えば AsH3 とトリメチルガリウム
（ＴＭＧ）とを供給してGaAsの成長を行った場合、酸化
膜６上ではエピタキシャル成長は起きないが、InGaAs層
２の露出表面２ａ上ではGaAsのエピタキシャル成長が起
こり、図１（ｄ）に示すように、選択的に形成したGaAs
層７が得られる。
除去した状態で、例えば AsH3 とトリメチルガリウム
（ＴＭＧ）とを供給してGaAsの成長を行った場合、酸化
膜６上ではエピタキシャル成長は起きないが、InGaAs層
２の露出表面２ａ上ではGaAsのエピタキシャル成長が起
こり、図１（ｄ）に示すように、選択的に形成したGaAs
層７が得られる。
【００１９】この後、例えば 400〜 500℃程度の温度下
で水素ラジカルを照射したり、あるいは塩素ガス雰囲気
でのドライエッチング（加熱処理）を行うことで、AlGa
As層３の酸化膜６を除去し（図１（ｅ））、続けてAlGa
As層８を成長させることにより、図１（ｆ）に示すよう
に、選択的にGaAs層７を埋め込んだ構造を得ることがで
きる。なお、最終的な酸化膜の除去にあたって、水素ラ
ジカルの照射を併用することにより、低温で酸化膜を除
去することができ、素子の安定性を高めることができ
る。
で水素ラジカルを照射したり、あるいは塩素ガス雰囲気
でのドライエッチング（加熱処理）を行うことで、AlGa
As層３の酸化膜６を除去し（図１（ｅ））、続けてAlGa
As層８を成長させることにより、図１（ｆ）に示すよう
に、選択的にGaAs層７を埋め込んだ構造を得ることがで
きる。なお、最終的な酸化膜の除去にあたって、水素ラ
ジカルの照射を併用することにより、低温で酸化膜を除
去することができ、素子の安定性を高めることができ
る。
【００２０】このように、InGaAs層２の酸化膜５のみを
除去した構造に対して、GaAsの成長を行うことにより、
複雑なプロセスを経ることなく、微細な領域に選択的に
GaAs層７を埋め込んだ構造を得ることができる。また、
段差４の形成以後は、酸化膜の有無のみを利用して選択
成長を行っているため、真空雰囲気下での一貫したプロ
セスが可能であり、レジストの除去に伴う表面汚染等を
招くこともない。これにより、清浄な界面を持つ微細構
造を形成することが可能となる。
除去した構造に対して、GaAsの成長を行うことにより、
複雑なプロセスを経ることなく、微細な領域に選択的に
GaAs層７を埋め込んだ構造を得ることができる。また、
段差４の形成以後は、酸化膜の有無のみを利用して選択
成長を行っているため、真空雰囲気下での一貫したプロ
セスが可能であり、レジストの除去に伴う表面汚染等を
招くこともない。これにより、清浄な界面を持つ微細構
造を形成することが可能となる。
【００２１】上述した実施例の製造プロセスによれば、
例えば 0.5μm 幅程度の領域にGaAs層を選択的に成長さ
せることができ、さらに段差形成段階で電子ビーム描画
露光等を適用することにより、 0.1μm レベルもしくは
それ以下の微細構造を作製することが可能となる。
例えば 0.5μm 幅程度の領域にGaAs層を選択的に成長さ
せることができ、さらに段差形成段階で電子ビーム描画
露光等を適用することにより、 0.1μm レベルもしくは
それ以下の微細構造を作製することが可能となる。
【００２２】上記実施例による製造プロセスを適用した
具体的なデバイス構造を、図２を参照して説明する。図
２に示す化合物半導体デバイスは、GaAs基板１０１上に
アンドープAlGaAs層１０２、アンドープInGaAs層１０
３、アンドープAlGaAs層１０４を順に積層形成し、アン
ドープInGaAs層１０３の酸化膜のみを除去した後、アン
ドープGaAs層１０５およびSiドープAlGaAs層１０６を順
に成長させた構造を有している。また、これらの上に
は、アンドープAlGaAs層１０４の酸化膜を除去した後に
成長させたアンドープAlGaAs層１０７が設けられてい
る。
具体的なデバイス構造を、図２を参照して説明する。図
２に示す化合物半導体デバイスは、GaAs基板１０１上に
アンドープAlGaAs層１０２、アンドープInGaAs層１０
３、アンドープAlGaAs層１０４を順に積層形成し、アン
ドープInGaAs層１０３の酸化膜のみを除去した後、アン
ドープGaAs層１０５およびSiドープAlGaAs層１０６を順
に成長させた構造を有している。また、これらの上に
は、アンドープAlGaAs層１０４の酸化膜を除去した後に
成長させたアンドープAlGaAs層１０７が設けられてい
る。
【００２３】このような構造においては、SiドープAlGa
As層１０６からアンドープGaAs層１０５に電子が供給さ
れて、伝導性のあるチャンネルが形成される。アンドー
プAlGaAs層１０４の開口部は、電子ビーム描画露光等を
適用することで 0.1μm 程度とすることができるため、
この場合にGaAsチャンネル１０５は量子細線チャンネル
と見なすことができる。
As層１０６からアンドープGaAs層１０５に電子が供給さ
れて、伝導性のあるチャンネルが形成される。アンドー
プAlGaAs層１０４の開口部は、電子ビーム描画露光等を
適用することで 0.1μm 程度とすることができるため、
この場合にGaAsチャンネル１０５は量子細線チャンネル
と見なすことができる。
【００２４】次に、本発明の第２の実施例について、図
３を参照して説明する。
３を参照して説明する。
【００２５】まず、GaAs基板１上にInGaAs層２とAlGaAs
層３とを順に積層形成した後、前述した第１の実施例と
同様にして、AlGaAs層３の酸化膜６を残して、InGaAs層
２の酸化膜５のみを蒸発させて除去した状態を作製する
（図３（ａ）〜（ｃ））。
層３とを順に積層形成した後、前述した第１の実施例と
同様にして、AlGaAs層３の酸化膜６を残して、InGaAs層
２の酸化膜５のみを蒸発させて除去した状態を作製する
（図３（ａ）〜（ｃ））。
【００２６】続いて、As分子線照射雰囲気もしくは AsH
3 雰囲気で、Si2 H 6 分子線を照射すると、InGaAs層２
の露出表面２ａのみでSiの取り込みが起こり、図３
（ｄ）に示すように、InGaAs層２の表面近傍に選択的に
Siドープ層９を形成することができる。
3 雰囲気で、Si2 H 6 分子線を照射すると、InGaAs層２
の露出表面２ａのみでSiの取り込みが起こり、図３
（ｄ）に示すように、InGaAs層２の表面近傍に選択的に
Siドープ層９を形成することができる。
【００２７】この後、AlGaAs層３の酸化膜６を除去し
（図３（ｅ））、続けてGaAs層１０を成長させることに
より、選択的にSiドープ層９を埋め込んだ構造（図３
（ｆ））を得ることができる。
（図３（ｅ））、続けてGaAs層１０を成長させることに
より、選択的にSiドープ層９を埋め込んだ構造（図３
（ｆ））を得ることができる。
【００２８】このように、InGaAs層２の酸化膜５のみを
除去した構造に対して、イオンドーピングを行うことに
より、複雑なプロセスを経ることなく、微細な領域に選
択的にドープ層９を埋め込んだ構造を得ることができ
る。また、前述した実施例と同様に、段差４の形成以後
は、酸化膜の有無のみを利用してイオンドーピングを行
っているため、レジストの除去に伴う表面汚染等を招く
こともない。
除去した構造に対して、イオンドーピングを行うことに
より、複雑なプロセスを経ることなく、微細な領域に選
択的にドープ層９を埋め込んだ構造を得ることができ
る。また、前述した実施例と同様に、段差４の形成以後
は、酸化膜の有無のみを利用してイオンドーピングを行
っているため、レジストの除去に伴う表面汚染等を招く
こともない。
【００２９】上記第２の実施例による製造プロセスを適
用した具体的なデバイス構造を、図４を参照して説明す
る。図４に示す化合物半導体デバイスは、GaAs基板１１
１上にアンドープAlGaAs層１１２、アンドープInGaAs層
１１３、アンドープAlGaAs層１１４を順に積層形成し、
アンドープInGaAs層１１３の酸化膜のみを除去した後に
Siドーピングを行って、アンドープInGaAs層１１３の表
面近傍にSiドープInGaAs層１１５を形成した構造を有し
ている。また、これらの上には、アンドープAlGaAs層１
１４の酸化膜を除去した後に成長させたアンドープGaAs
層１１６が設けられている。
用した具体的なデバイス構造を、図４を参照して説明す
る。図４に示す化合物半導体デバイスは、GaAs基板１１
１上にアンドープAlGaAs層１１２、アンドープInGaAs層
１１３、アンドープAlGaAs層１１４を順に積層形成し、
アンドープInGaAs層１１３の酸化膜のみを除去した後に
Siドーピングを行って、アンドープInGaAs層１１３の表
面近傍にSiドープInGaAs層１１５を形成した構造を有し
ている。また、これらの上には、アンドープAlGaAs層１
１４の酸化膜を除去した後に成長させたアンドープGaAs
層１１６が設けられている。
【００３０】このような構造においては、InGaAs層１１
３の厚さを 3nm程度以下にすると、SiドープInGaAs層１
１５中の電子は、アンドープGaAs層１１６中に移り、伝
導性のある細線チャンネル１１７が形成される。そし
て、開口部の外側領域に Bをイオン注入して高抵抗化さ
れた領域１１８を作ることで、電子はチャンネル１１７
のみを流れることになる。
３の厚さを 3nm程度以下にすると、SiドープInGaAs層１
１５中の電子は、アンドープGaAs層１１６中に移り、伝
導性のある細線チャンネル１１７が形成される。そし
て、開口部の外側領域に Bをイオン注入して高抵抗化さ
れた領域１１８を作ることで、電子はチャンネル１１７
のみを流れることになる。
【００３１】次に、本発明の第３の実施例について、図
５を参照して説明する。
５を参照して説明する。
【００３２】まず、GaAs基板１上にInGaAs層２とAlGaAs
層３とを順に積層形成した後、前述した第１の実施例と
同様にして、AlGaAs層３の酸化膜６を残して、InGaAs層
２の酸化膜５のみを蒸発させて除去した状態を作製する
（図５（ａ）〜（ｃ））。
層３とを順に積層形成した後、前述した第１の実施例と
同様にして、AlGaAs層３の酸化膜６を残して、InGaAs層
２の酸化膜５のみを蒸発させて除去した状態を作製する
（図５（ａ）〜（ｃ））。
【００３３】続いて、塩素ガス雰囲気でドライエッチン
グを行うと、AlGaAs層３の表面には酸化膜６が存在して
いるためにエッチングされず、選択的にInGaAs層２のみ
をエッチングすることができる。このようにして、図５
（ｄ）に示すように、InGaAs層２に選択的にエッチング
溝１０を形成することができる。
グを行うと、AlGaAs層３の表面には酸化膜６が存在して
いるためにエッチングされず、選択的にInGaAs層２のみ
をエッチングすることができる。このようにして、図５
（ｄ）に示すように、InGaAs層２に選択的にエッチング
溝１０を形成することができる。
【００３４】この後、AlGaAs層３の酸化膜６を除去し
（図５（ｅ））、続けてGaAs層９を成長させることによ
り、InGaAs層２に対してGaAs層９を局所的に埋め込んだ
構造（図５（ｆ））を得ることができる。
（図５（ｅ））、続けてGaAs層９を成長させることによ
り、InGaAs層２に対してGaAs層９を局所的に埋め込んだ
構造（図５（ｆ））を得ることができる。
【００３５】このように、InGaAs層２の酸化膜５のみを
除去した構造に対して、ドライエッチングを行うことに
より、複雑なプロセスを経ることなく、局所的にGaAs層
９を埋め込んだ構造を得ることができる。また、前述し
た実施例と同様に、段差４の形成以後は、酸化膜の有無
のみを利用してドライエッチングを行っているため、レ
ジストの除去に伴う表面汚染等を招くこともない。
除去した構造に対して、ドライエッチングを行うことに
より、複雑なプロセスを経ることなく、局所的にGaAs層
９を埋め込んだ構造を得ることができる。また、前述し
た実施例と同様に、段差４の形成以後は、酸化膜の有無
のみを利用してドライエッチングを行っているため、レ
ジストの除去に伴う表面汚染等を招くこともない。
【００３６】上記第３の実施例による製造プロセスを適
用した具体的なデバイス構造を、図６を参照して説明す
る。図６に示す化合物半導体デバイスは、GaAs基板１２
１上に n+ AlGaAs層１２２、アンドープInGaAs層１２
３、アンドープAlGaAs層１２４を順に積層形成し、アン
ドープInGaAs層１２３の酸化膜のみを除去した後にエッ
チングを行って、 n+ AlGaAs層１２２に達するエッチン
グ溝１２５を形成した構造を有している。さらに、それ
らの上には、アンドープAlGaAs層１２４の酸化膜を除去
した後に成長させたアンドープGaAs層１２６が設けられ
ている。
用した具体的なデバイス構造を、図６を参照して説明す
る。図６に示す化合物半導体デバイスは、GaAs基板１２
１上に n+ AlGaAs層１２２、アンドープInGaAs層１２
３、アンドープAlGaAs層１２４を順に積層形成し、アン
ドープInGaAs層１２３の酸化膜のみを除去した後にエッ
チングを行って、 n+ AlGaAs層１２２に達するエッチン
グ溝１２５を形成した構造を有している。さらに、それ
らの上には、アンドープAlGaAs層１２４の酸化膜を除去
した後に成長させたアンドープGaAs層１２６が設けられ
ている。
【００３７】このような構造においては、 n+ AlGaAs層
１２２からエッチング溝１２５内のアンドープGaAs中に
電子が供給されて、伝導性のある細線チャンネル１２７
が形成される。そして、アンドープInGaAs層１２３の厚
さを 1nm程度以下にしておけば、上下のAlGaAs層１２
２、１２４に挟まれていることから、InGaAs層１２３は
空乏化して、電子が流れることはない。
１２２からエッチング溝１２５内のアンドープGaAs中に
電子が供給されて、伝導性のある細線チャンネル１２７
が形成される。そして、アンドープInGaAs層１２３の厚
さを 1nm程度以下にしておけば、上下のAlGaAs層１２
２、１２４に挟まれていることから、InGaAs層１２３は
空乏化して、電子が流れることはない。
【００３８】上述した各実施例から明らかなように、酸
化膜の蒸発温度が異なる少なくと 2種類の化合物半導体
を用い、一方の化合物半導体の酸化膜のみを除去した後
にエピタキシャル成長、イオンドーピング、エッチング
等の所望の処理を施すことにより、簡易なプロセスで、
かつ表面汚染等を招くことなく、種々の微細構造を作製
することができる。また、上記実施例においては、酸化
膜の除去後に単一処理を施した例について説明したが、
上記各実施例によるプロセスを組合せたり、また材料の
組合せを変えることで、さらに様々な混晶比やドーピン
グ濃度の分布を有する構造等の各種の微細構造を作り込
むことができる。
化膜の蒸発温度が異なる少なくと 2種類の化合物半導体
を用い、一方の化合物半導体の酸化膜のみを除去した後
にエピタキシャル成長、イオンドーピング、エッチング
等の所望の処理を施すことにより、簡易なプロセスで、
かつ表面汚染等を招くことなく、種々の微細構造を作製
することができる。また、上記実施例においては、酸化
膜の除去後に単一処理を施した例について説明したが、
上記各実施例によるプロセスを組合せたり、また材料の
組合せを変えることで、さらに様々な混晶比やドーピン
グ濃度の分布を有する構造等の各種の微細構造を作り込
むことができる。
【００３９】なお、積層する 2つの化合物半導体の組合
せとしては、酸化膜の蒸発温度が異なれば適用可能であ
るが、実用的には酸化膜の蒸発温度に50℃以上の差を有
する組合せが好ましい。
せとしては、酸化膜の蒸発温度が異なれば適用可能であ
るが、実用的には酸化膜の蒸発温度に50℃以上の差を有
する組合せが好ましい。
【００４０】次に、化合物半導体の調和蒸発温度の差を
利用した製造方法の実施例について、図７を参照して説
明する。図７（ａ）に示すように、例えばGaAs基板２１
上に、調和蒸発温度が異なるInGaAs層２２とAlGaAs層２
３とを順に積層形成する。次いで、通常の光リソグラフ
ィプロセスにより、図７（ｂ）に示すように、AlGaAs層
２３の一部を除去して段差（凹部２４）を形成し、InGa
As層２２の表面を一部露出させる。この際、InGaAs層２
２およびAlGaAs層２３の露出表面は、それぞれ酸化膜２
５、２６により覆われている。
利用した製造方法の実施例について、図７を参照して説
明する。図７（ａ）に示すように、例えばGaAs基板２１
上に、調和蒸発温度が異なるInGaAs層２２とAlGaAs層２
３とを順に積層形成する。次いで、通常の光リソグラフ
ィプロセスにより、図７（ｂ）に示すように、AlGaAs層
２３の一部を除去して段差（凹部２４）を形成し、InGa
As層２２の表面を一部露出させる。この際、InGaAs層２
２およびAlGaAs層２３の露出表面は、それぞれ酸化膜２
５、２６により覆われている。
【００４１】上記した状態で分子線エピタキシー装置の
成長チャンバ内に配置し、As分子線の照射雰囲気下で、
630℃以上に短時間昇温したり、あるいはArイオンスパ
ッタリングや水素ラジカル照射を行って、図７（ｃ）に
示すように、InGaAs層２２の酸化膜２５およびAlGaAs層
２３の酸化膜２６を共に除去する。続けて、As分子線照
射雰囲気下で、 550〜 650℃程度の温度に長時間保持す
ると、InGaAs層２２に対しては調和蒸発温度以上とな
り、かつAlGaAs層２３に対しては調和蒸発温度以下であ
るため、InGaAs層２２中のInが選択的に蒸発して、図７
（ｄ）に示すように、InGaAs層２２に選択的にエッチン
グ溝２７を形成することができる。
成長チャンバ内に配置し、As分子線の照射雰囲気下で、
630℃以上に短時間昇温したり、あるいはArイオンスパ
ッタリングや水素ラジカル照射を行って、図７（ｃ）に
示すように、InGaAs層２２の酸化膜２５およびAlGaAs層
２３の酸化膜２６を共に除去する。続けて、As分子線照
射雰囲気下で、 550〜 650℃程度の温度に長時間保持す
ると、InGaAs層２２に対しては調和蒸発温度以上とな
り、かつAlGaAs層２３に対しては調和蒸発温度以下であ
るため、InGaAs層２２中のInが選択的に蒸発して、図７
（ｄ）に示すように、InGaAs層２２に選択的にエッチン
グ溝２７を形成することができる。
【００４２】所望のエッチング深さが実現できた後、さ
らにGaAs層２８やAlGaAs層２９を成長させることで、選
択的にGaAs層２８が埋め込まれた構造（図７（ｅ））を
得ることができる。
らにGaAs層２８やAlGaAs層２９を成長させることで、選
択的にGaAs層２８が埋め込まれた構造（図７（ｅ））を
得ることができる。
【００４３】このように、InGaAs層２２とAlGaAs層２３
の調和蒸発温度の差を利用して選択エッチングを行うこ
とにより、複雑なプロセスを経ることなく、微細な領域
に選択的にGaAs層２８を埋め込んだ構造を得ることがで
きる。また、段差２４の形成以後は、調和蒸発温度の差
のみを利用して選択エッチングを行っているため、レジ
ストの除去に伴う表面汚染等を招くこともない。この実
施例の製造プロセスにおいても、例えば 0.5μm 幅程度
の局所領域を選択的にエッチングすることができ、さら
に段差形成段階で電子ビーム描画露光等を適用すること
によって、 0.1μm レベルもしくはそれ以下の微細構造
を作製することができる。
の調和蒸発温度の差を利用して選択エッチングを行うこ
とにより、複雑なプロセスを経ることなく、微細な領域
に選択的にGaAs層２８を埋め込んだ構造を得ることがで
きる。また、段差２４の形成以後は、調和蒸発温度の差
のみを利用して選択エッチングを行っているため、レジ
ストの除去に伴う表面汚染等を招くこともない。この実
施例の製造プロセスにおいても、例えば 0.5μm 幅程度
の局所領域を選択的にエッチングすることができ、さら
に段差形成段階で電子ビーム描画露光等を適用すること
によって、 0.1μm レベルもしくはそれ以下の微細構造
を作製することができる。
【００４４】なお、上述した各実施例においては、凹部
形成による段差を利用して、 2種類の化合物半導体の表
面を露出させる製造プロセスについて説明したが、本発
明はこれに限らず、種々の構造に対して適用可能であ
る。また、 3種類以上の化合物半導体の酸化膜蒸発温度
の差や調和蒸発温度の差を利用したプロセスや、酸化膜
の蒸発温度の差と調和蒸発温度の差を組合せたプロセス
等、様々な製造プロセスの構築が可能である。
形成による段差を利用して、 2種類の化合物半導体の表
面を露出させる製造プロセスについて説明したが、本発
明はこれに限らず、種々の構造に対して適用可能であ
る。また、 3種類以上の化合物半導体の酸化膜蒸発温度
の差や調和蒸発温度の差を利用したプロセスや、酸化膜
の蒸発温度の差と調和蒸発温度の差を組合せたプロセス
等、様々な製造プロセスの構築が可能である。
【００４５】また、上述した各実施例においては、 III
-V族化合物半導体の積層構造に本発明を適用した例につ
いて説明したが、酸化膜の蒸発温度もしくは調和蒸発温
度が異なる材料系の組合わせであれば、種々の化合物半
導体に対して本発明を適用することが可能である。調和
蒸発温度および酸化膜の蒸発温度の差を利用した工程
は、 III-V族化合物半導体を例に挙げて説明したが、 Z
n-Te、 Cd-Se、 Hg-Seのような II-VI族化合物半導体、
SiC-Siのような IV-IV族化合物半導体、 Pb-Teのような
IV-VI族化合物半導体等においても同様な現象が起こる
ため、本発明を適用することが可能である。
-V族化合物半導体の積層構造に本発明を適用した例につ
いて説明したが、酸化膜の蒸発温度もしくは調和蒸発温
度が異なる材料系の組合わせであれば、種々の化合物半
導体に対して本発明を適用することが可能である。調和
蒸発温度および酸化膜の蒸発温度の差を利用した工程
は、 III-V族化合物半導体を例に挙げて説明したが、 Z
n-Te、 Cd-Se、 Hg-Seのような II-VI族化合物半導体、
SiC-Siのような IV-IV族化合物半導体、 Pb-Teのような
IV-VI族化合物半導体等においても同様な現象が起こる
ため、本発明を適用することが可能である。
【００４６】
【発明の効果】以上説明したように、本発明の化合物半
導体デバイスの製造方法によれば、極微細な領域に対し
ても、汚染等を招くことなく、かつ簡易なプロセスで、
ドーピング濃度や化合物半導体の材料組成等が異なる構
造を選択的に作製することが可能となる。
導体デバイスの製造方法によれば、極微細な領域に対し
ても、汚染等を招くことなく、かつ簡易なプロセスで、
ドーピング濃度や化合物半導体の材料組成等が異なる構
造を選択的に作製することが可能となる。
【図１】 本発明の一実施例による化合物半導体デバイ
スの製造プロセスを示す断面図である。
スの製造プロセスを示す断面図である。
【図２】 図１に示す製造プロセスで作製した化合物半
導体デバイスの一構成例を示す断面図である。
導体デバイスの一構成例を示す断面図である。
【図３】 本発明の他の実施例による化合物半導体デバ
イスの製造プロセスを示す断面図である。
イスの製造プロセスを示す断面図である。
【図４】 図３に示す製造プロセスで作製した化合物半
導体デバイスの一構成例を示す断面図である。
導体デバイスの一構成例を示す断面図である。
【図５】 本発明のさらに他の実施例による化合物半導
体デバイスの製造プロセスを示す断面図である。
体デバイスの製造プロセスを示す断面図である。
【図６】 図５に示す製造プロセスで作製した化合物半
導体デバイスの一構成例を示す断面図である。
導体デバイスの一構成例を示す断面図である。
【図７】 本発明のさらに他の実施例による化合物半導
体デバイスの製造プロセスを示す断面図である。
体デバイスの製造プロセスを示す断面図である。
１、２１……GaAs基板 ２、２２……InGaAs層 ３、２３……AlGaAs層 ５、６……酸化膜 ７……GaAsエピタキシャル成長層 ９……Siドープ層 １１、２７……エッチング溝
Claims (1)
- 【請求項１】 酸化膜の蒸発温度が異なる少なくとも 2
種類の半導体層を含む積層構造を有する半導体デバイス
を製造するにあたり、 前記少なくとも 2種類の半導体層の表面をそれぞれ露出
させると共に、それら露出表面にそれぞれ酸化膜を形成
する工程と、 前記少なくとも 2種類の半導体の低い方の酸化膜の蒸発
温度と高い方の酸化膜の蒸発温度との間の温度に加熱
し、前記酸化膜の蒸発温度が低い方の半導体層の酸化膜
を除去する工程と、 前記酸化膜が除去された半導体層の露出表面に所望の処
理を施す工程と を有することを特徴とする半導体デバ
イスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21131193A JPH0766134A (ja) | 1993-08-26 | 1993-08-26 | 半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21131193A JPH0766134A (ja) | 1993-08-26 | 1993-08-26 | 半導体デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766134A true JPH0766134A (ja) | 1995-03-10 |
Family
ID=16603843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21131193A Withdrawn JPH0766134A (ja) | 1993-08-26 | 1993-08-26 | 半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766134A (ja) |
-
1993
- 1993-08-26 JP JP21131193A patent/JPH0766134A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |