JPH0760828B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH0760828B2 JPH0760828B2 JP61088921A JP8892186A JPH0760828B2 JP H0760828 B2 JPH0760828 B2 JP H0760828B2 JP 61088921 A JP61088921 A JP 61088921A JP 8892186 A JP8892186 A JP 8892186A JP H0760828 B2 JPH0760828 B2 JP H0760828B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- emitter
- stage
- base
- darlington
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体基板内に複数のトランジスタを形成し、
これをダーリントン接続して形成した半導体装置に関す
るものであり、特にダーリントン接続した時の動作速度
及び電流容量を改善した半導体装置に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention forms a plurality of transistors in a semiconductor substrate,
The present invention relates to a semiconductor device formed by Darlington connection, and more particularly to a semiconductor device having improved operation speed and current capacity when Darlington connection is made.
（ロ）従来の技術 ダーリントン・トランジスタはトランジスタの電流増幅
率が高いために大電流のスイッチング等に使用される。(B) Prior art Darlington transistors are used for switching large currents because the current amplification factor of the transistors is high.
一般にダーリントン・トランジスタは特公昭59−25390
号公報（第２図・第３図）の如く、前段のトランジスタ
（21）（ドライバ・トランジスタ）のコレクタ・エミッ
タ間に後段のトランジスタ（22）（出力トランジスタ）
のコレクタ・ベースを接続し、前段のトランジスタ（2
1）のベース・エミッタ間および後段のトランジスタ（2
2）のベース・エミッタ間にそれぞれ拡散抵抗を形成し
てダーリントン接続していた。Generally, Darlington transistors are Japanese Patent Publication No. 59-25390
As disclosed in the publications (Figs. 2 and 3), a transistor (22) (output transistor) in the latter stage is interposed between the collector and emitter of the transistor (21) (driver transistor) in the former stage.
Connect the collector and base of and connect the transistor (2
Transistor (2) between the base and emitter of 1)
Darlington connection was made by forming diffusion resistance between the base and emitter in 2).
（ハ）発明が解決しようとする問題点 上述の如きダーリントン・トランジスタに於いて、更に
高電流を流す半導体が必要となる。またこの高電流の半
導体装置においてスイッチング・スピードの高速化、破
壊耐量の向上が要求される。(C) Problems to be Solved by the Invention In the Darlington transistor as described above, a semiconductor that allows a higher current is required. Further, in this high-current semiconductor device, higher switching speed and higher breakdown resistance are required.
（ニ）問題点を解決するための手段 本発明は斯上の如き問題点に鑑みてなされ、ダーリント
ン・トランジスタ接続された格子状のエミッタ構造を有
するトランジスタ（３）（９）を備えた半導体装置
（１）に於いて、前記前段のトランジスタ（３）の格子
本数を後段のトランジスタ（９）の格子本数より多く形
成することで解決するものである。(D) Means for Solving the Problems The present invention has been made in view of the above problems, and is a semiconductor device including a transistor (3) (9) having a Darlington transistor-connected grid-like emitter structure. In (1), the number of lattices of the transistor (3) in the preceding stage is larger than that of the transistor (9) in the following stage.
（ホ）作用 前述の如き格子状のエミッタ構造を有すると、多数の島
状ベース領域（６）…（６）とエミッタ領域（５）との
ユニットにより構成されることとなり、このユニット・
トランジスタが並列に動作することになり大電流を流す
ことができる。(E) Action When the emitter structure of the lattice shape as described above is provided, it is composed of a large number of island-shaped base regions (6) ... (6) and the emitter region (5).
Since the transistors operate in parallel, a large current can flow.
また前段の格子状のエミッタ構造、ここでは格子本数を
多くすることでエミッタ領域（５）の寸法（ユニット・
トランジスタの寸法）を小さくすると、小数キャリアの
走行距離が短くなり、スイッチング・スピードを速くす
ることができる。従って次段のトランジスタを速くON状
態にすることができる。更に前段のトランジスタ（３）
のユニット・トランジスタの寸法を小さくすることによ
り、前段に従来より多数のユニット・トランジスタを配
置できるので、エミッタ周辺長が従来より長くなり、電
流容量が向上する。In addition, the size of the emitter region (5) (unit.
When the transistor size) is reduced, the traveling distance of minority carriers is shortened, and the switching speed can be increased. Therefore, the transistor in the next stage can be turned on quickly. Further transistor (3) in the previous stage
By reducing the size of the unit transistor of (1), a larger number of unit transistors can be arranged in the preceding stage, so that the peripheral length of the emitter becomes longer and the current capacity is improved.
また後段のトランジスタ（９）はユニット・トランジス
タの寸法が大きいためにスイッチング・スピードが遅い
が、電流集中が起こりにくい。またベースコンタクトよ
りエミッタ・ベース接合間に発生する抵抗が大きい等の
理由により破壊耐量は向上する。Also, the transistor (9) in the latter stage has a slow switching speed because the size of the unit transistor is large, but current concentration is less likely to occur. Further, the breakdown resistance is improved because the resistance generated between the emitter and the base junction is larger than that of the base contact.
（ヘ）実施例 以下に本発明の一実施例を第１図を参照しながら説明す
る。(F) Embodiment One embodiment of the present invention will be described below with reference to FIG.
本発明に依るダーリントン・トランジスタ接続されたト
ランジスタ（１）はシリコン半導体基板（２）上に２段
以上のトランジスタが接続されて形成される。ここでは
第１図の如く２段で説明する。The Darlington transistor connected transistor (1) according to the present invention is formed by connecting two or more stages of transistors on a silicon semiconductor substrate (2). Here, as shown in FIG. 1, description will be made in two stages.
先ず前段のトランジスタ（３）の構成はN+型のシリコン
半導体基板と、該半導体基板上に被覆されたコレクタと
して働くＮ型のエピタキシャル層（２）と、そのエピタ
キシャル層（２）に形成される点線で示したP-型のベー
ス領域（４）と、前記ベース領域（４）表面に設けたN+
型のメッシュエミッタ領域（５）とを備え、前記エミッ
タ領域（５）はベース領域（４）のほぼ全表面に配置さ
れ、マルチベース領域（６）…（６）は多数島状にエミ
ッタ領域（５）内に完全に囲まれて配置されている。First, the structure of the transistor (3) in the preceding stage is formed in an N + type silicon semiconductor substrate, an N type epitaxial layer (2) coated on the semiconductor substrate and acting as a collector, and the epitaxial layer (2). A P - type base region (4) indicated by a dotted line and N + provided on the surface of the base region (4)
A mesh emitter region (5) of a mold, the emitter region (5) being arranged on substantially the entire surface of the base region (4), the multi-base regions (6) ... 5) It is completely surrounded and arranged.
次に前記基板（２）表面のシリコン酸化膜上には、第１
図では省略する、一層目の第１ベース電極と第１エミッ
タ電極が形成され、前記第１のベース電極はマルチベー
ス領域（６）…（６）に夫々オーミックコンタクトをな
し、第１エミッタ電極はメッシュエミッタ領域（５）の
ほぼ全表面とオーミックコンタクトしてメッシュ形状を
成している。続いて前記第１ベース電極および第１エミ
ッタ電極はシリコン窒化膜やポリイミド等の層間絶縁膜
で被覆され、前記層間絶縁膜上には第１図の実線で示す
如く二層目の第２ベース電極（７）および第２エミッタ
電極（８）が形成される。第２ベース電極（７）は島状
に散在した多数の第１ベース電極に夫々オーミックコン
タクトして櫛歯状に一方向に延在されて形成されてい
る。また第２エミッタ電極（８）はメッシュ状の第１エ
ミッタ電極とオーミックコンタクトし、前記第２ベース
電極（７）と同様に櫛歯状に延在されている。Next, a first film is formed on the silicon oxide film on the surface of the substrate (2).
A first base electrode and a first emitter electrode of a first layer, which are omitted in the figure, are formed, the first base electrode makes ohmic contact with the multi-base regions (6) ... (6), respectively, and the first emitter electrode is It forms a mesh shape by making ohmic contact with almost the entire surface of the mesh emitter region (5). Subsequently, the first base electrode and the first emitter electrode are covered with an interlayer insulating film such as a silicon nitride film or polyimide, and the second base electrode of the second layer is formed on the interlayer insulating film as shown by the solid line in FIG. (7) and the second emitter electrode (8) are formed. The second base electrode (7) is formed in ohmic contact with a large number of first base electrodes scattered in an island shape and extending in one direction in a comb shape. The second emitter electrode (8) is in ohmic contact with the mesh-shaped first emitter electrode, and extends in a comb shape like the second base electrode (7).
一方後段のトランジスタも前段のトランジスタと同様に
形成されており、更には前段の櫛歯状の第２エミッタ電
極（８）と、後段の櫛歯状の第２ベース電極（７′）と
が電気的に接続されるよう第１図の如く蒸着で一体化さ
れて形成されている。また前段のトランジスタのベース
領域（４）を後段のトランジスタのベース領域（４′）
は一体化されており、ほぼ1/2ずつの領域を使用してい
る。On the other hand, the rear-stage transistor is formed in the same manner as the front-stage transistor, and further the front-stage comb-teeth-shaped second emitter electrode (8) and the rear-stage comb-teeth-shaped second base electrode (7 ') are electrically connected. They are integrally formed by vapor deposition as shown in FIG. 1 so as to be electrically connected. In addition, the base region (4) of the transistor in the front stage is replaced with the base region (4 ') of the transistor in the rear stage.
Are integrated and use almost half each area.
本構成は本発明の第１の特徴とするところであり、前述
の如く格子状のエミッタ構造を有すると、多数の島状ベ
ース領域（６）…（６）、（６′）…（６′）とエミッ
タ領域（５）とのユニットにより構成されるため、この
ユニット・トランジスタが並列に動作することになり、
本発明のダーリントン・トランジスタ接続されたトラン
ジスタは大電流を流すことができる。This configuration is the first feature of the present invention. As described above, when the lattice-shaped emitter structure is provided, a large number of island-shaped base regions (6) ... (6), (6 ') ... (6') are formed. And the emitter region (5), the unit transistors will operate in parallel.
The Darlington transistor connected transistor of the present invention can carry a large current.
次に前段のトランジスタ（３）は後段のトランジスタ
（９）のエミッタ（５′）の寸法より小さい寸法のエミ
ッタ（５）構造を格子本数を多くすることで形成してい
る。Next, the transistor (3) in the front stage is formed by increasing the number of lattices so that the size of the emitter (5) is smaller than the size of the emitter (5 ') of the transistor (9) in the rear stage.
本構成は本発明の第２の特徴とするところであり、前段
のトランジスタ（３）のエミッタ（５）寸法（ユニット
・トランジスタの寸法）を後段のトランジスタ（９）の
エミッタ（５′）寸法（ユニット・トランジスタの寸
法）より小さくすることにある。例えばここではセル寸
法を2/3〜1/4とする。つまり少数キャリアの走行距離が
短くなり、スイッチング・スピードを速くすることがで
きる。従って次段のトランジスタを速くON状態にでき
る。更に前段のユニット・トランジスタの寸法が小さく
なることにより、前段に従来より数多くのユニット・ト
ランジスタを配置できるので、エミッタ周辺長が長くな
り、電流容量が向上する。前段の電流容量が向上したこ
とによりダーリントン・トランジスタの電流容量も向上
する。一方後段のトランジスタ（９）はユニット・トラ
ンジスタの寸法が大きいためにスイッチング・スピード
は遅くなるが、電流集中が起こりにくい。またベースコ
ンタクトよりエミッタ・ベース接合間に発生する抵抗が
大きい等の理由により破壊耐量は向上する。ダーリント
ン・トランジスタの破壊耐量は主に、大電流の流れる後
段の破壊耐量により決まるのでダーリントン・トランジ
スタとしての破壊耐量は向上する。またトランジスタの
縦のプロファイルを前段および後段ともに同一で形成す
るために一回の工程で形成できるので、工程数を従来と
同じにできる。This configuration is the second feature of the present invention, in which the size of the emitter (5) of the transistor (3) in the preceding stage (the size of the unit transistor) is changed to the size of the emitter (5 ') of the transistor (9) in the subsequent stage (unit). -The size of the transistor). For example, the cell size is 2/3 to 1/4 here. That is, the traveling distance of the minority carrier is shortened, and the switching speed can be increased. Therefore, the transistor in the next stage can be turned on quickly. Further, since the size of the unit transistor of the former stage is reduced, a larger number of unit transistors can be arranged in the former stage, so that the peripheral length of the emitter becomes longer and the current capacity is improved. The current capacity of the Darlington transistor is also improved by improving the current capacity of the previous stage. On the other hand, in the latter stage transistor (9), the switching speed becomes slower because the size of the unit transistor is large, but current concentration is less likely to occur. Further, the breakdown resistance is improved because the resistance generated between the emitter and the base junction is larger than that of the base contact. Since the breakdown resistance of the Darlington transistor is mainly determined by the breakdown resistance of the latter stage where a large current flows, the breakdown resistance of the Darlington transistor is improved. Moreover, since the vertical profile of the transistor is the same in both the front and rear stages, the transistor can be formed in a single step, so that the number of steps can be the same as in the conventional case.
（ト）発明の効果 以上の説明からも明らかな如く前段のトランジスタ
（３）の格子状のエミッタ領域（５）の寸法を後段のト
ランジスタ（９）の格子状のエミッタ領域（５′）の寸
法（ユニット・トランジスタの寸法）より小さくするこ
とで、ダーリントン・トランジスタ接続されたトランジ
スタを高速化でき、更には電流容量の向上や高破壊耐量
を可能とする。(G) Effect of the Invention As is apparent from the above description, the size of the grid-shaped emitter region (5) of the transistor (3) in the preceding stage is set to the size of the grid-shaped emitter region (5 ') of the transistor (9) in the subsequent stage. By making it smaller than (dimension of unit transistor), the speed of the transistor connected to the Darlington transistor can be increased, and further, improvement of current capacity and high breakdown resistance are possible.
【図面の簡単な説明】 第１図は本発明の一実施例であるダーリントン・トラン
ジスタ接続された半導体装置の平面図、第２図は従来の
ダーリントン・トランジスタ接続された半導体装置の平
面図、第３図はダーリントン・トランジスタ接続された
半導体装置の等価回路図である。 （１）はダーリントン・トランジスタ接続されたトラン
ジスタ、（２）はシリコン半導体基板、（３）は前段の
トランジスタ、（４）はベース領域、（５）はエミッタ
領域、（６）はマルチベース領域、（７）は第２ベース
電極、（８）は第２エミッタ電極、（９）は後段のトラ
ンジスタである。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a plan view of a Darlington transistor connected semiconductor device which is an embodiment of the present invention, and FIG. 2 is a plan view of a conventional Darlington transistor connected semiconductor device. FIG. 3 is an equivalent circuit diagram of a Darlington transistor connected semiconductor device. (1) is a Darlington-transistor-connected transistor, (2) is a silicon semiconductor substrate, (3) is a preceding transistor, (4) is a base region, (5) is an emitter region, (6) is a multi-base region, (7) is a second base electrode, (8) is a second emitter electrode, and (9) is a rear-stage transistor.
Claims (1)
子状のエミッタ構造を有するトランジスタを備えた半導
体装置に於いて、前記前段のトランジスタの格子本数を
後段のトランジスタの格子本数より多く形成することを
特徴とした半導体装置。1. A semiconductor device comprising a transistor having a Darlington-transistor-connected grid-like emitter structure, wherein the number of grids of the transistor in the preceding stage is larger than that of the transistor in the subsequent stage. Semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61088921A JPH0760828B2 (en) | 1986-04-17 | 1986-04-17 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61088921A JPH0760828B2 (en) | 1986-04-17 | 1986-04-17 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62244173A JPS62244173A (en) | 1987-10-24 |
| JPH0760828B2 true JPH0760828B2 (en) | 1995-06-28 |
Family
ID=13956377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61088921A Expired - Lifetime JPH0760828B2 (en) | 1986-04-17 | 1986-04-17 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760828B2 (en) |
-
1986
- 1986-04-17 JP JP61088921A patent/JPH0760828B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62244173A (en) | 1987-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6115370A (en) | Semiconductor device | |
| US4680608A (en) | Semiconductor device | |
| EP0064613A2 (en) | Semiconductor device having a plurality of element units operable in parallel | |
| JP3294001B2 (en) | Method for manufacturing insulated gate semiconductor device | |
| JPH0760828B2 (en) | Semiconductor device | |
| JPS6222458B2 (en) | ||
| JPS59215772A (en) | Multi-emitter type transistor | |
| JP3144585B2 (en) | Semiconductor device | |
| JPH0467780B2 (en) | ||
| JPH02291171A (en) | Gate turn-off thyristor and its manufacture | |
| JPS6018148B2 (en) | Method of manufacturing semiconductor memory device | |
| JP3128958B2 (en) | Semiconductor integrated circuit | |
| JPH0442918Y2 (en) | ||
| JP3206149B2 (en) | Insulated gate bipolar transistor | |
| JP3092632B2 (en) | Transistor | |
| JPS62176163A (en) | Manufacture of transistor | |
| JPS59215771A (en) | Comb-shaped emitter transistor | |
| JP2959127B2 (en) | Insulated gate bipolar transistor | |
| JP3063790B2 (en) | Transistor | |
| JP2002246587A (en) | Semiconductor device and manufacturing method thereof | |
| JPS62244170A (en) | Transistor | |
| JP2518373B2 (en) | Bipolar transistor | |
| EP0202038A1 (en) | Bipolar transistor | |
| JPS6116569A (en) | Semiconductor integrated circuit device | |
| JPH04306840A (en) | Single body-structured semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |