JPH0442918Y2 - - Google Patents
Info
- Publication number
- JPH0442918Y2 JPH0442918Y2 JP1986057699U JP5769986U JPH0442918Y2 JP H0442918 Y2 JPH0442918 Y2 JP H0442918Y2 JP 1986057699 U JP1986057699 U JP 1986057699U JP 5769986 U JP5769986 U JP 5769986U JP H0442918 Y2 JPH0442918 Y2 JP H0442918Y2
- Authority
- JP
- Japan
- Prior art keywords
- region
- base
- emitter
- electrode
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 239000010931 gold Substances 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000009825 accumulation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、ベース電極引出し構造に改善を加え
たトランジスタに関し、更に詳細には、ベースア
イランド形トランジスタ、マルチエミツタ形トラ
ンジスタ等に好適なベース電極引出し構造に関す
る。[Detailed description of the invention] [Field of industrial application] The present invention relates to a transistor with an improved base electrode extraction structure, and more specifically, a base electrode extraction structure suitable for base island type transistors, multi-emitter type transistors, etc. Regarding structure.
トランジスタのベース電極を、SiO2膜等の絶
縁膜に設けた開孔領域に形成することは良く行わ
れている。この場合、ベース電極の位置及び大き
さは開孔の位置及び大きさによつて決定される。
It is common practice to form the base electrode of a transistor in an opening region provided in an insulating film such as a SiO 2 film. In this case, the position and size of the base electrode are determined by the position and size of the aperture.
ところで、微細化された高密度パターンを有す
るトランジスタでは、絶縁膜におけるベース電極
形成用開孔が必然的に小さくなり、ベース電極の
基板への接着強度が不足するという問題が生じ
る。また、ベース電極用開孔の位置及び寸法のバ
ラツキがトランジスタの不均一動作の原因にな
る。
By the way, in a transistor having a miniaturized high-density pattern, the opening for forming the base electrode in the insulating film inevitably becomes smaller, resulting in a problem that the adhesive strength of the base electrode to the substrate is insufficient. Further, variations in the position and dimensions of the base electrode opening cause non-uniform operation of the transistor.
上述の如き問題は、特に、本件出願人が昭和61
年３月24日に提出した特許願「トランジスタ」で
開示した第５図に示す構造のトランジスタで顕著
に生じる。このトランジスタは、シリコン基板１
に、低抵抗コレクタ領域（図示せず）、高抵抗コ
レクタ領域２、ｐ形ベース領域３、n+形エミツ
タ領域４、及びp+形低抵抗ベース領域５を設け、
この基板１の表面上のSiO2膜６の開孔にエミツ
タ電極９及びベース電極１０を設けた構造になつ
ている。この例では、低抵抗ベース領域５が、一
般的な構造と異なり、p+−ｐ接合１１がベース
電極１０の周辺とわずかに接触しているだけであ
る。このようにベース電極１０がほとんどベース
領域３と接触する構造とすると、蓄積時間tstgを
短くすることができる。この第５図のトランジス
タにおいては、ベース電極１０が限定された領域
に形成されるために、必然的に基板１に対する接
触面積が小さくなり、前述の問題が顕著に生じ
る。 The above-mentioned problems are particularly important when the applicant
This phenomenon occurs noticeably in the transistor having the structure shown in FIG. 5, which was disclosed in the patent application "Transistor" filed on March 24, 2016. This transistor consists of a silicon substrate 1
, a low resistance collector region (not shown), a high resistance collector region 2, a p type base region 3, an n + type emitter region 4, and a p + type low resistance base region 5 are provided,
The structure is such that an emitter electrode 9 and a base electrode 10 are provided in the opening of the SiO 2 film 6 on the surface of the substrate 1. In this example, the low resistance base region 5 differs from the general structure in that the p + -p junction 11 is only slightly in contact with the periphery of the base electrode 10 . If the structure is such that the base electrode 10 is almost in contact with the base region 3, the storage time tstg can be shortened. In the transistor shown in FIG. 5, since the base electrode 10 is formed in a limited area, the area of contact with the substrate 1 is inevitably small, and the above-mentioned problem occurs conspicuously.
第５図の構造のトランジスタで、更に高速スイ
ツチング特性を得るために、Au（金）あるいはPt
（白金）といつたライフタイムキラーをシリコン
基板１に拡散またはイオン注入法と拡散を組合せ
た方法により導入する場合がある。この場合、電
極形成前に、開孔８を通してライフタイムキラー
を導入すると、製造面から見て便利である。この
方法では、シリコン基板へ導入されるライフタイ
ムキラーの濃度は、拡散の温度と時間によつて決
まつてくるのはもちろんのこと、開孔８の面積に
も大きく関係してくる。実用的なライフタイムキ
ラーの拡散温度と時間の下では、開孔８をもつと
大面積としてライフタイムキラーの濃度を高める
ように設定できれば好都合であり、これによりラ
イフタイムキラーの導入によるスイツチング特性
の改善効果を高めることができる。また、ライフ
タイムキラーの濃度を設定するに際しては、開孔
８の面積も変化させられる構造であることが望ま
しい。しかし、第５図の構造の場合、開孔８の面
積が小さいために、上記要求にほとんど応えるこ
とができない。 In the transistor with the structure shown in Figure 5, in order to obtain even faster switching characteristics, Au (gold) or Pt
A lifetime killer such as (platinum) may be introduced into the silicon substrate 1 by diffusion or by a method combining ion implantation and diffusion. In this case, it is convenient from a manufacturing standpoint to introduce a lifetime killer through the opening 8 before forming the electrode. In this method, the concentration of the lifetime killer introduced into the silicon substrate is determined not only by the temperature and time of diffusion, but also greatly affected by the area of the openings 8. Under practical lifetime killer diffusion temperatures and times, it would be convenient if the openings 8 could be set to have a large area to increase the lifetime killer concentration, and this would improve the switching characteristics by introducing the lifetime killer. The improvement effect can be enhanced. Furthermore, when setting the concentration of the lifetime killer, it is desirable to have a structure in which the area of the openings 8 can also be changed. However, in the case of the structure shown in FIG. 5, since the area of the opening 8 is small, it is hardly possible to meet the above requirements.
また、第５図の構造において、エミツタ領域４
と低抵抗ベース領域５との位置ずれが生じると、
不均一動作の原因になる。 Furthermore, in the structure shown in FIG. 5, the emitter region 4
When a positional shift occurs between the base region 5 and the low resistance base region 5,
This may cause uneven operation.
そこで、本考案の目的は、スイツチング特性の
向上、及びリーク電流の低減が可能であると共
に、絶縁膜のベース電極用開孔の位置及び大きさ
の自由度を高くすることができるトランジスタを
提供することにある。 Therefore, an object of the present invention is to provide a transistor that can improve switching characteristics, reduce leakage current, and increase the degree of freedom in the position and size of the base electrode opening in the insulating film. There is a particular thing.
［問題点を解決するための手段］
上記目的を達成するための本考案は、実施例を
示す図面の符号を参照して説明すると、コレクタ
領域２３と、前記コレクタ領域２３に隣接配置さ
れた高抵抗ベース領域２４と、前記高抵抗ベース
領域２４の中に設けられたエミツタ領域２５と、
前記高抵抗ベース領域２４よりも不純物濃度が高
い低抵抗ベース領域２６と、前記エミツタ領域２
５と同一導電形のベース制限領域２７とを備えた
半導体基板２１と、前記半導体基板２１の一方の
主面上に設けられた絶縁膜２８と、前記絶縁膜２
８に形成された第１の開孔２９を介して前記エミ
ツタ領域２５に接続されたエミツタ電極３１と、
前記絶縁膜２８に形成された第２の開孔３０を介
して少なくとも前記高抵抗ベース領域２４と前記
ベース制限領域２７とに接続されたベース電極３
２とを有し、前記低抵抗ベース領域２６は平面的
に見て前記第２の開孔３０と前記エミツタ領域２
５との間で前記絶縁膜２８に接するように配置さ
れ且つ前記コレクタ領域２３には接触しない深さ
に形成されており、前記ベース制限領域２７は前
記エミツタ領域２５から離間しており、前記半導
体基板２１の主面において前記エミツタ領域２５
と前記ベース制限領域２７との間に前記低抵抗ベ
ース領域２６の全部又は一部が配置されているこ
とを特徴とするトランジスタに係わるものであ
る。[Means for Solving the Problems] To achieve the above object, the present invention will be described with reference to the reference numerals in the drawings showing the embodiments. a resistance base region 24; an emitter region 25 provided in the high resistance base region 24;
a low resistance base region 26 having a higher impurity concentration than the high resistance base region 24; and the emitter region 2.
5, an insulating film 28 provided on one main surface of the semiconductor substrate 21, and an insulating film 28 provided on one main surface of the semiconductor substrate 21;
an emitter electrode 31 connected to the emitter region 25 through a first opening 29 formed in the emitter region 25;
A base electrode 3 connected to at least the high resistance base region 24 and the base restriction region 27 through a second opening 30 formed in the insulating film 28.
2, and the low resistance base region 26 has the second opening 30 and the emitter region 2 in plan view.
The base limiting region 27 is spaced apart from the emitter region 25, and is formed at a depth so as to be in contact with the insulating film 28 between the base limiting region 27 and the collector region 23. The emitter region 25 on the main surface of the substrate 21
The present invention relates to a transistor characterized in that all or part of the low resistance base region 26 is disposed between the low resistance base region 26 and the base restriction region 27 .
上記発明に従つて設けられるベース制限領域２
７は、ベース領域２４，２６に対して反対の導電
形を有し、かつエミツタ領域２５と分離されてい
るため、ベース電極に順方向の電圧が印加された
時には、ベース制限領域２７がベース電流の通路
とならない。この結果、ベース電極３２の内でベ
ース制限領域２７に接している部分は、トランジ
スタ動作には実質的に無関係である。従つて、ベ
ース電極用開孔３０を大面積に形成してもベース
電流の通路は実質的に変化しない。ベース電流の
通路は開孔３０の大きさに関係して変化せずに、
ベース制限領域２７に関係して変化する。ベース
制限領域２７はエミツタ領域２５と同一導電形で
あるからエミツタ領域２５と同一のマスクパター
ンで形成することができる。従つて、ベース制限
領域２７のエミツタ領域２５に対する位置精度を
高めることができ、トランジスタを均一動作させ
ることができる。また、ベース電極用開孔３０の
面積を大きくすることができ、かつこの面積を変
化させることができると、ライフタイムキラーの
導入量を多くすること、及び制御することが容易
になる。また、ベース電極用開孔３０の面積を大
きくさせることにより、ベース電極３２の接着強
度を向上させることができる。また、ベース制限
領域２７は、トランジスタのスイツチオフ時にベ
ース電極３２の下部領域に存在する過剰キヤリア
を流すためのベース制限領域２７、ベース電極３
２、ベース領域２４，２６から成るシヨートルー
プの形成に寄与し、過剰キヤリアを急速に消滅さ
せる。
Base restriction area 2 provided according to the above invention
7 has a conductivity type opposite to that of the base regions 24 and 26 and is separated from the emitter region 25. Therefore, when a forward voltage is applied to the base electrode, the base limiting region 27 causes the base current to It is not a passageway. As a result, the portion of the base electrode 32 that is in contact with the base restriction region 27 is substantially unrelated to the transistor operation. Therefore, even if the base electrode opening 30 is formed to have a large area, the path of the base current does not substantially change. The path of the base current does not change depending on the size of the aperture 30,
It varies in relation to the base restricted area 27. Since the base limiting region 27 has the same conductivity type as the emitter region 25, it can be formed using the same mask pattern as the emitter region 25. Therefore, the positional accuracy of the base limiting region 27 with respect to the emitter region 25 can be improved, and the transistor can be operated uniformly. Furthermore, if the area of the base electrode opening 30 can be increased and this area can be changed, it becomes easier to increase and control the amount of lifetime killer introduced. Furthermore, by increasing the area of the base electrode opening 30, the adhesive strength of the base electrode 32 can be improved. The base limiting region 27 is a base limiting region 27 for flowing excess carriers existing in the lower region of the base electrode 32 when the transistor is switched off.
2. It contributes to the formation of a shot loop consisting of the base regions 24 and 26, and rapidly eliminates excess carriers.
また、エミツタ領域２５とベース電極用開孔３
０の間に低抵抗ベース領域２６を配置したので、
高抵抗ベース領域２４の表面の反転層によるリー
ク電流の増大を防ぐことができる。また、ベース
電極３２には高抵抗ベース領域２４が接触し、ベ
ース電流の主たる通路は高抵抗ベース領域２４と
なるので、キヤリアの蓄積量を減少させてスイツ
チング特性を向上させることができる。 In addition, the emitter region 25 and the base electrode opening 3
Since the low resistance base region 26 is arranged between 0 and 0,
An increase in leakage current due to the inversion layer on the surface of the high-resistance base region 24 can be prevented. Further, the high resistance base region 24 is in contact with the base electrode 32, and the main path of the base current is the high resistance base region 24, so that the amount of carrier accumulation can be reduced and the switching characteristics can be improved.
次に、第１図及び第２図に基づいて、本考案の
実施例に係わるベースアイランド形（メツシユエ
ミツタ形ともいう）の高速スイツチング用トラン
ジスタを説明する。図面において、２１はシリコ
ン基板、２２はn+形低抵抗コレクタ領域、２３
はエピタキシヤル成長によつて形成した高抵抗コ
レクタ領域、２４は不純物拡散によつて形成した
ｐ形高抵抗ベース領域、２５は不純物拡散によつ
て形成したn+形エミツタ領域、２６は不純物拡
散によつて形成したp+形低抵抗ベース領域、２
７はエミツタ領域２５と同時に不純物拡散によつ
て形成した本考案に従うn+形のベース制限領域、
２８はSiO2絶縁膜、２９はエミツタ電極用開孔、
３０はベース電極用開孔、３１はAlの蒸着によ
つて形成したエミツタ電極、３２は同じくベース
電極、３３はTiとNiを順次蒸着して形成したコ
レクタ電極である。
Next, a base island type (also referred to as mesh emitter type) high-speed switching transistor according to an embodiment of the present invention will be explained based on FIGS. 1 and 2. In the drawing, 21 is a silicon substrate, 22 is an n + type low resistance collector region, and 23 is a silicon substrate.
2 is a high resistance collector region formed by epitaxial growth, 24 is a p-type high resistance base region formed by impurity diffusion, 25 is an n + type emitter region formed by impurity diffusion, and 26 is an impurity diffusion region. Thus formed p + type low resistance base region, 2
7 is an n + type base limiting region according to the present invention formed by impurity diffusion at the same time as the emitter region 25;
28 is a SiO 2 insulating film, 29 is an opening for an emitter electrode,
30 is an opening for a base electrode, 31 is an emitter electrode formed by vapor deposition of Al, 32 is a base electrode, and 33 is a collector electrode formed by sequentially vapor depositing Ti and Ni.
シリコン基板２１の表面において、エミツタ領
域２５が縦横に走つており、高抵抗ベース領域２
４、低抵抗ベース領域２６、及びベース制限領域
２７は島状に点在している。p+形低抵抗ベース
領域２６は、第２図から明らかな如く環状に形成
され、これに囲まれるようにn+形ベース制限領
域２７も環状に形成され、これ等の中央に高抵抗
ベース領域２４の部分２４ａが表面形状円形に露
出している。 On the surface of the silicon substrate 21, emitter regions 25 run vertically and horizontally, and high resistance base regions 2
4. The low-resistance base regions 26 and the base restriction regions 27 are scattered like islands. As is clear from FIG. 2, the p + type low resistance base region 26 is formed in an annular shape, and surrounded by the n + type base limiting region 27 is also formed in an annular shape, with a high resistance base region in the center of these regions. A portion 24a of 24 is exposed with a circular surface shape.
エミツタ電極３１とベース電極３２はそれぞれ複
数本の配線として並列して走つており、それぞれ
のボンデイングパツド部（図示せず）に連なり、
それぞれの複数本の配線が共通接続されている。
エミツタ電極３１は、縦横に走るエミツタ領域２
５の交点の部分の開孔２９を通してエミツタ領域
２５に接続されている。エミツタ電極用開孔２９
はこの周辺にある４つの島状ベース部分２４ａか
ら等距離の位置にある。ベース電極３２は開孔３
０を通して各島状のベース部分２４ａとn+形ベ
ース制限領域２７の一部に電気的に接続してい
る。The emitter electrode 31 and the base electrode 32 each run in parallel as a plurality of wires, and are connected to their respective bonding pads (not shown).
Each of the plurality of wires is commonly connected.
The emitter electrode 31 has an emitter region 2 running vertically and horizontally.
It is connected to the emitter region 25 through an opening 29 at the intersection of the two. Opening hole 29 for emitter electrode
are located equidistant from the four island-like base portions 24a around this area. The base electrode 32 has the opening 3
It is electrically connected to each island-shaped base portion 24a and a part of the n + type base restriction region 27 through the N + type base limiting region 27 .
本考案に従うn+形ベース制限領域２７は、シ
リコン基板２１の表面においてベース部分２４ａ
を環状に囲むように配置され、エミツタ領域２５
とは分離されている。ベース電極用開孔３０は、
その周辺にベース制限領域２７を含み、その中央
にベース部分２４ａを含むように形成されてい
る。従つて、ベース電極３２は、ベース制限領域
２７とベース部分２４ａにそれぞれオーミツク接
続され、これらを表面短絡する電極となつてい
る。このためベース電極３２は開孔３０内の全面
に形成されているけれども、ベース電流はベース
制限領域２７を通しては実質的に流れず、ベース
領域２４のうちのベース制限領域２７に包囲され
た部分２４ａを通して流れる。 The n + type base restriction region 27 according to the present invention is formed on the surface of the silicon substrate 21 by the base portion 24a.
The emitter region 25 is arranged so as to surround the
is separated from. The base electrode opening 30 is
It is formed to include a base restriction area 27 around the periphery and a base portion 24a at the center thereof. Therefore, the base electrode 32 is ohmicly connected to the base limiting region 27 and the base portion 24a, and serves as an electrode that short-circuits these surfaces. Therefore, although the base electrode 32 is formed on the entire surface inside the opening 30, the base current does not substantially flow through the base restriction region 27, and the base electrode 32 does not substantially flow through the base restriction region 27. flows through.
図示はされていないが、このトランジスタでは
電極形成前に開孔３０のみを形成し、SiO2絶縁
膜２８上を含む全上面にAu層を形成し、熱処理
を施してライフタイムキラーとして働くAuを拡
散している。このとき、SiO2絶縁膜２８がAuに
対して完全なマスク効果を持たないにしても、
Auは主として開孔３０を通してシリコン基板２
１に導入される。拡散終了後、Au層はエツチン
グ除去する。ライフタイムキラーの拡散工程の後
に、開口２９を形成し、更に電極３１，３２，３
３を形成する。即ち、この実施例では、ベース電
極用開孔３０とエミツタ電極用開孔２９とを別々
に形成する。 Although not shown in the figure, in this transistor, only the openings 30 are formed before forming the electrodes, an Au layer is formed on the entire upper surface including the SiO 2 insulating film 28, and heat treatment is performed to remove Au, which acts as a lifetime killer. It's spreading. At this time, even if the SiO 2 insulating film 28 does not have a complete masking effect on Au,
Au mainly passes through the opening 30 to the silicon substrate 2.
1 will be introduced. After completing the diffusion, the Au layer is removed by etching. After the lifetime killer diffusion step, an opening 29 is formed, and electrodes 31, 32, 3 are formed.
form 3. That is, in this embodiment, the base electrode hole 30 and the emitter electrode hole 29 are formed separately.
このトランジスタは次の利点を有する。 This transistor has the following advantages.
(1) ベース電極３２とベース領域２４との接触位
置及び面積は、開孔３０の位置及び大きさに無
関係に、ベース制限領域２７に関係して決定さ
れる。ベース制限領域２７は、エミツタ領域２
５と同一マスクを使用して同時に形成されてい
るので、エミツタ領域２５に対する位置精度が
極めて高い。従つて、ベース電流通路をエミツ
タ領域２５に対して均一分布させることが可能
になり、特性の良いトランジスタを容易に提供
することができる。(1) The contact position and area between the base electrode 32 and the base region 24 are determined in relation to the base restriction region 27, regardless of the position and size of the aperture 30. The base restriction area 27 is the emitter area 2
5 and 5 at the same time using the same mask, the positional accuracy with respect to the emitter region 25 is extremely high. Therefore, it becomes possible to uniformly distribute the base current path in the emitter region 25, and it is possible to easily provide a transistor with good characteristics.
(2) 開孔３０の面積を従来構造の場合より大きく
かつ可変することが容易である。従つて、ライ
フタイムキラーの拡散において、拡散の温度と
時間に加えて開孔３０の面積を主たる制限要因
として利用できる。このため、ライフタイムキ
ラー拡散の条件設定の自由度が増し、最適の条
件設定が容易になる。これに伴い、開孔３０を
ライフタイムキラーの導入にも利用した効果、
すなわちライフタイムキラー拡散を行うことに
伴う製造工程の増加が最小限に抑えられるとい
う効果が生じる。(2) The area of the opening 30 can be made larger and more easily variable than in the conventional structure. Therefore, in addition to the temperature and time of diffusion, the area of the opening 30 can be used as the main limiting factor in the diffusion of the lifetime killer. Therefore, the degree of freedom in setting conditions for lifetime killer diffusion increases, making it easier to set optimal conditions. Along with this, the effect of using the opening 30 to introduce a lifetime killer,
In other words, the effect is that the increase in manufacturing steps due to lifetime killer diffusion can be minimized.
(3) 開孔３０が領域２４ａの大きさよりも大面積
に形成されていることにより、ベース電極３２
がシリコン基板２１と接触している面積が増大
し、ベース電極３２のシリコン基板２１への密
着力が向上する。(3) Since the opening 30 is formed to have a larger area than the area 24a, the base electrode 32
The area in which the base electrode 32 is in contact with the silicon substrate 21 increases, and the adhesion of the base electrode 32 to the silicon substrate 21 is improved.
(4) 高電流動作状態からトランジスタがスイツチ
オフしたとき、ベース電極３２の下部領域に存
在する過剰キヤリア（電子および正孔）は領域
２７、ベース電極３２、領域２４、領域２６か
ら成る系を流れるシヨートループの電流として
消滅させることができる。従つて、トランジス
タの蓄積時間tstgが短縮し、スイツチング特性
が向上する。(4) When the transistor is switched off from a high current operating state, excess carriers (electrons and holes) existing in the lower region of the base electrode 32 flow through the short loop consisting of the region 27, the base electrode 32, the region 24, and the region 26. can be annihilated as a current. Therefore, the storage time tstg of the transistor is shortened and the switching characteristics are improved.
(5) ベース電極３２が実質的にベース領域２４と
接続されている構造は維持されており、ベース
低抵抗領域２６の形成や面積の大きい開孔３０
の形成によつて蓄積時間tstgが長くなることは
ない。即ち、第５図の構造と同様な蓄積時間
tstgの低減効果がある。(5) The structure in which the base electrode 32 is substantially connected to the base region 24 is maintained, and the formation of the base low resistance region 26 and the opening 30 with a large area are maintained.
The accumulation time t stg does not increase due to the formation of . In other words, the accumulation time is similar to the structure shown in Figure 5.
t has the effect of reducing stg .
なお、本考案はその趣旨の範囲で種々変更でき
る。例えば、ベースアイランド形トランジスタで
説明したが、マルチエミツタ形などの他のタイプ
のトランジスタにも適用できる。また、低抵抗ベ
ース領域を第３図及び第４図のような形状として
もよい。第３図は、低抵抗ベース領域２６をベー
ス電極３２と接触させない構造であり、低濃度ベ
ース電極接触を確実にして蓄積時間tstgの短縮に
重点をおいた構造である。なお、第３図において
低抵抗ベース領域２６をエミツタ領域２５と連結
させてもよい。第４図は低抵抗ベース領域２６を
ベース電極３２およびエミツタ領域２５と連結さ
せた構造であり、内部ベース抵抗の低減による下
降時間tfの短縮に重点をおいた構造である。 Note that the present invention can be modified in various ways within the scope of its spirit. For example, although the description has been made using a base island type transistor, the present invention can also be applied to other types of transistors such as a multi-emitter type transistor. Further, the low resistance base region may have a shape as shown in FIGS. 3 and 4. FIG. 3 shows a structure in which the low resistance base region 26 is not brought into contact with the base electrode 32, and the structure focuses on shortening the storage time t stg by ensuring contact with the low concentration base electrode. Note that the low resistance base region 26 may be connected to the emitter region 25 in FIG. FIG. 4 shows a structure in which a low resistance base region 26 is connected to a base electrode 32 and an emitter region 25, and the structure focuses on shortening the fall time t f by reducing the internal base resistance.
本考案によれば、ベース電極用開孔と面する半
導体領域のうちのベース電流通路として実質的に
働く領域は、エミツタ領域と同一導電形のベース
制限領域の存在によつてベース電極用開孔よりも
狭められる。従つて、トランジスタを設計する上
でベース電極用開孔の位置及び大きさとベース電
流通路として働くベース表面領域の位置及び大き
さとを分離して考えることができ、その分、電気
的特性、製造歩留り、コスト等を重視した構造及
び製法を採用することができる。また、エミツタ
領域とベース電極用開孔との間に低抵抗ベース領
域を設けたので、反転層の発生を防いでリーク電
流を防止することができる。また、ベース電極に
対して高抵抗ベース領域が接続されており、ベー
ス電流の主たる通路は高抵抗ベース領域となるの
で、キヤリアの蓄積量が少なくなり、スイツチン
グ特性を向上させることができる。
According to the present invention, a region of the semiconductor region facing the base electrode hole that substantially functions as a base current path is formed by the base electrode hole due to the presence of the base restriction region of the same conductivity type as the emitter region. narrower than Therefore, when designing a transistor, the position and size of the base electrode hole and the position and size of the base surface area that serves as the base current path can be considered separately, which improves electrical characteristics and manufacturing yield. , a structure and manufacturing method that emphasizes cost etc. can be adopted. Furthermore, since the low resistance base region is provided between the emitter region and the base electrode opening, it is possible to prevent the generation of an inversion layer and to prevent leakage current. Furthermore, since the high-resistance base region is connected to the base electrode, and the main path of the base current is through the high-resistance base region, the amount of carrier accumulation is reduced, and switching characteristics can be improved.
第１図は本考案の実施例のトランジスタを示す
第２図のＡ−Ａ断面図、第２図は第１図のトラン
ジスタの平面図、第３図及び第４図は変形例のト
ランジスタを示す断面図、第５図は本考案に従う
n+形ベース制限領域を設けないトランジスタを
示す断面図である。
２４……高抵抗ベース領域、２５……エミツタ
領域、２６……低抵抗ベース領域、２７……n+
形ベース制限領域、２８……SiO2絶縁膜、２９
……エミツタ電極用開孔、３０……ベース電極用
開孔、３１……エミツタ電極、３２……ベース電
極。
FIG. 1 is a sectional view taken along the line A-A in FIG. 2 showing a transistor according to an embodiment of the present invention, FIG. 2 is a plan view of the transistor shown in FIG. 1, and FIGS. 3 and 4 show modified transistors. The sectional view, FIG. 5, is according to the present invention.
FIG. 3 is a cross-sectional view showing a transistor without an n + type base restriction region. 24... High resistance base region, 25... Emitter region, 26... Low resistance base region, 27... n +
Shape base restricted area, 28...SiO 2 insulating film, 29
...Aperture for emitter electrode, 30...Aperture for base electrode, 31...Emitter electrode, 32...Base electrode.
Claims (1)
隣接配置された高抵抗ベース領域２４と、前記高
抵抗ベース領域２４の中に設けられたエミツタ領
域２５と、前記高抵抗ベース領域２４よりも不純
物濃度が高い低抵抗ベース領域２６と、前記エミ
ツタ領域２５と同一導電形のベース制限領域２７
とを備えた半導体基板２１と、 前記半導体基板２１の一方の主面上に設けられ
た絶縁膜２８と、 前記絶縁膜２８に形成された第１の開孔２９を
介して前記エミツタ領域２５に接続されたエミツ
タ電極３１と、 前記絶縁膜２８に形成された第２の開孔３０を
介して少なくとも前記高抵抗ベース領域２４と前
記ベース制限領域２７とに接続されたベース電極
３２と を有し、前記低抵抗ベース領域２６は平面的に見
て前記第２の開孔３０と前記エミツタ領域２５と
の間で前記絶縁膜２８に接するように配置され且
つ前記コレクタ領域２３には接触しない深さに形
成されており、 前記ベース制限領域２７は前記エミツタ領域２
５から離間しており、 前記半導体基板２１の主面において前記エミツ
タ領域２５と前記ベース制限領域２７との間に前
記低抵抗ベース領域２６の全部又は一部が配置さ
れていることを特徴とするトランジスタ。[Claims for Utility Model Registration] A collector region 23, a high resistance base region 24 disposed adjacent to the collector region 23, an emitter region 25 provided in the high resistance base region 24, and the high resistance base a low resistance base region 26 having a higher impurity concentration than the region 24; and a base limiting region 27 having the same conductivity type as the emitter region 25.
a semiconductor substrate 21 comprising: an insulating film 28 provided on one main surface of the semiconductor substrate 21; and a first opening 29 formed in the insulating film 28 to the emitter region 25. a connected emitter electrode 31; and a base electrode 32 connected to at least the high-resistance base region 24 and the base restriction region 27 through a second opening 30 formed in the insulating film 28. , the low resistance base region 26 is arranged so as to be in contact with the insulating film 28 between the second opening 30 and the emitter region 25 when viewed in plan, and has a depth that does not contact the collector region 23. The base limiting region 27 is formed in the emitter region 2.
5, and all or part of the low resistance base region 26 is disposed between the emitter region 25 and the base restriction region 27 on the main surface of the semiconductor substrate 21. transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986057699U JPH0442918Y2 (en) | 1986-04-17 | 1986-04-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986057699U JPH0442918Y2 (en) | 1986-04-17 | 1986-04-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62168661U JPS62168661U (en) | 1987-10-26 |
| JPH0442918Y2 true JPH0442918Y2 (en) | 1992-10-12 |
Family
ID=30887647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986057699U Expired JPH0442918Y2 (en) | 1986-04-17 | 1986-04-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442918Y2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691468A (en) * | 1979-12-25 | 1981-07-24 | Nec Corp | Semiconductor |
| JPS5818964A (en) * | 1981-07-28 | 1983-02-03 | Fujitsu Ltd | Semiconductor device |
| JPS5925271A (en) * | 1982-08-02 | 1984-02-09 | Sanyo Electric Co Ltd | Transistor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49104577A (en) * | 1973-01-08 | 1974-10-03 |
-
1986
- 1986-04-17 JP JP1986057699U patent/JPH0442918Y2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691468A (en) * | 1979-12-25 | 1981-07-24 | Nec Corp | Semiconductor |
| JPS5818964A (en) * | 1981-07-28 | 1983-02-03 | Fujitsu Ltd | Semiconductor device |
| JPS5925271A (en) * | 1982-08-02 | 1984-02-09 | Sanyo Electric Co Ltd | Transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62168661U (en) | 1987-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH10335679A (en) | Diode and manufacture thereof | |
| EP0064613B1 (en) | Semiconductor device having a plurality of element units operable in parallel | |
| JPH05299658A (en) | Semiconductor device and manufacture thereof | |
| JPH0442918Y2 (en) | ||
| JPH0738394B2 (en) | Bipolar power transistor | |
| US6635926B2 (en) | Field effect transistor with high withstand voltage and low resistance | |
| JP4576805B2 (en) | Insulated gate semiconductor device and manufacturing method thereof | |
| US6297118B1 (en) | Vertical bipolar semiconductor power transistor with an interdigitzed geometry, with optimization of the base-to-emitter potential difference | |
| JPH10125692A (en) | Bipolar power transistor | |
| JPH09121054A (en) | Semiconductor device and its preparation | |
| JPS59215772A (en) | Multi-emitter type transistor | |
| JPH10229191A (en) | Insulated gate field effect transistor and manufacture thereof | |
| JPS62176163A (en) | Manufacture of transistor | |
| JPH0878431A (en) | Silicon carbide vertical type bipolar transistor and its manufacture | |
| JPS6174369A (en) | Semiconductor device | |
| JPS6018148B2 (en) | Method of manufacturing semiconductor memory device | |
| JP3206149B2 (en) | Insulated gate bipolar transistor | |
| KR900008818B1 (en) | Manufacture method of a particle in bipolar integrated circuit | |
| JPS61278161A (en) | High withstand voltage semiconductor device | |
| JPS5914898B2 (en) | Manufacturing method of semiconductor device | |
| JPH033335A (en) | Bipolar bump transistor and manufacture thereof | |
| JPS62244170A (en) | Transistor | |
| JP3017783B2 (en) | Conduction modulation type MOSFET | |
| KR19990010738A (en) | Power semiconductor device and manufacturing method | |
| JPS62152169A (en) | Vertical type semiconductor device |