JPS6222458B2 - - Google Patents
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- JPS6222458B2 JPS6222458B2 JP54072177A JP7217779A JPS6222458B2 JP S6222458 B2 JPS6222458 B2 JP S6222458B2 JP 54072177 A JP54072177 A JP 54072177A JP 7217779 A JP7217779 A JP 7217779A JP S6222458 B2 JPS6222458 B2 JP S6222458B2
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Description
【発明の詳細な説明】
本発明は半導体装置、特にマルチ・エミツタ構
造にしたパワー・トランジスタに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor device, and particularly to a power transistor having a multi-emitter structure.
近年、高周波特性を犠性にすることなく、安全
動作領域ASO（Area of Safe Operation）を拡
大することのできるパワー・トランジスタが種々
提案されている。ここに言うASOの拡大とは、
パワー・トランジスタの破壊強度の改善を意味す
る。この種のパワー・トランジスタを実現する方
法として、従来、エミツタ・バラスト（安定
化）抵抗を用いる方法、フローテイング・エミ
ツタを設ける方法、リング・エミツタを用いる
方法、メツシユ・エミツタを用いる方法、オ
ーバレイ法、上記〜の組合せからなる方法
等が提案されている。然し、これらの方法はそれ
ぞれの長所を有しながら、一方において欠点も有
している。例えば、上記，の方法においては
コレクタ・エミツタ飽和特性、いわゆるＶCE(sat)
が悪くなり、スイツチング動作時の損失が大とな
ること、また、高電圧・低電流時においてエミツ
タに流れる電流値が低いため電流の不均一をフイ
ードバツクする安定化抵抗の検出感度が悪くなり
二次降伏に入り易いこと、上記の方法において
はASO，ＶCE(sat)および高周波特性において良
好であるも、バラスト抵抗値の設定と直流電流利
得の設定との両立が困難で、設計自由度が小さ
く、また実装密度が向上しないこと、上記，
の方法ではASOと高周波特性との両立が困難で
あること、等の欠点である。 In recent years, various power transistors have been proposed that can expand the safe operating area (ASO) without sacrificing high frequency characteristics. What does ASO expansion mean here?
This means improving the breakdown strength of power transistors. Conventional methods for realizing this type of power transistor include a method using an emitter ballast (stabilizing) resistor, a method using a floating emitter, a method using a ring emitter, a method using a mesh emitter, and an overlay method. , a method consisting of a combination of the above-mentioned ~, etc. have been proposed. However, while these methods have their own advantages, they also have disadvantages. For example, in the above method, the collector-emitter saturation characteristic, so-called V CE(sat)
In addition, at high voltage and low current, the current flowing through the emitter is low, so the detection sensitivity of the stabilizing resistor that feeds back current non-uniformity deteriorates, causing secondary Although the above method has good ASO, V CE (sat) , and high frequency characteristics, it is difficult to set the ballast resistance value and the DC current gain at the same time, and the degree of freedom in design is small. , and that the packaging density does not improve,
The disadvantages of this method include that it is difficult to achieve both ASO and high frequency characteristics.
従つて本発明の目的は、上記諸欠点のいくつか
についてこれを改善し得る、マルチエミツタ構造
のパワー・トランジスタを提供することである。
すなわち、ベース・バラスト抵抗の挿入を基本と
することによつて、ASOの拡大を図り且つ
ＶCE(sat)の改善を図ることは勿論のこととして、
高周波特性の改善が顕著であり、ベース・バ
ラスト抵抗の設定と直流電流利得の設定との両立
が容易であり、設計自由度が大きく、実装密度
の増大が図れ、マルチ配列形式を自由に選べ、
特別な製造工程を要しない、等の諸利点を備え
た半導体装置（マルチ・エミツタ構造のパワー・
トランジスタ）を提供することを目的とするもの
である。 SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a power transistor of multi-emitter structure, which can overcome some of the above-mentioned disadvantages.
In other words, by basically inserting a base ballast resistor, it is possible to expand ASO and improve V CE(sat) , as well as
The improvement in high frequency characteristics is remarkable, it is easy to set the base ballast resistance and the DC current gain at the same time, there is a large degree of design freedom, the mounting density can be increased, and the multi-array format can be freely selected.
Semiconductor devices (multi-emitter structure power and
The purpose is to provide transistors).
上記目的に従い本発明は、複数のエミツタ領域
を包囲するベース領域と、さらに該ベース領域を
包囲するコレクタ領域と、前記複数のエミツタ領
域を共通に接続する電極とを備え且つ該ベース領
域に接続される安定化抵抗を有するマルチ・エミ
ツタ構造の半導体装置において、前記ベース領域
は、複数の独立したベース領域に分割されるとと
もに各該分割ベース領域は１つの前記エミツタ領
域を包囲してなり、前記安定化抵抗は、前記分割
ベース領域のうち隣接し合うもの同士を接続する
ように分散配置されてなることを特徴とするもの
である。 In accordance with the above object, the present invention includes a base region surrounding a plurality of emitter regions, a collector region further surrounding the base region, and an electrode commonly connecting the plurality of emitter regions and connected to the base region. In a semiconductor device having a multi-emitter structure having a stabilizing resistor, the base region is divided into a plurality of independent base regions, and each of the divided base regions surrounds one of the emitter regions, The resistors are arranged in a distributed manner so as to connect adjacent ones of the divided base regions.
以下図面に従つて本発明を説明する。 The present invention will be explained below with reference to the drawings.
第１図は一般的な、エミツタ・バラスト（安定
化）抵抗を備えたマルチ・エミツタ構造のパワ
ー・トランジスタを示す平面図、第２図は第１図
における２−２断面図である。両図を参照する
と、１１はコレクタ領域を兼ねる半導体基板であ
り、さらにその中にベース領域１２が形成され
る。このベース領域１２内には、４はマルチ・エ
ミツタ構造の場合、４つのエミツタ領域１３−
１，１３−２，１３−３および１３−４が形成さ
れる。第２図では、エミツタ領域１３−２および
１３−３が見えている。ベース領域１２は、複数
のベース・コンタクト１４を介し、ベース電極
（第１図では全体としてＥ字形をなす）１５と接
続する。ベース・コンタクト１４は、半導体基板
１１の表面に形成された絶縁膜１６の所定部分に
窓開けして形成される。一方、各エミツタ領域１
３−１〜１３−４は、それぞれのエミツタ・コン
タクト１７を介して、エミツタ電極（第１図では
全体としてＵ字形をなす）１８と接続する。そし
て、このエミツタ電極１８の一部に直列に挿入さ
れるのが、エミツタ・バラスト（安定化）抵抗１
９である。このエミツタ・バラスト抵抗１９の意
義は周知であり、ある一つのエミツタに電流が集
中したとき、この集中電流に基づくエミツタ・バ
ラスト抵抗１９での電位降下をエミツタ−ベース
間電圧に帰還し、電流集中を緩和する。ここに
ASOの改善が図れる。この帰還を図ることは、
ベース領域に対して、ベース・バラスト抵抗を接
続することによつても実現され、本発明は、ベー
ス・バラスト抵抗形のパワー・トランジスタに適
用する。 FIG. 1 is a plan view showing a general power transistor having a multi-emitter structure with an emitter ballast (stabilizing) resistor, and FIG. 2 is a sectional view taken along line 2-2 in FIG. Referring to both figures, 11 is a semiconductor substrate which also serves as a collector region, and a base region 12 is further formed therein. In this base region 12, if 4 is a multi-emitter structure, there are four emitter regions 13-
1, 13-2, 13-3 and 13-4 are formed. In FIG. 2, emitter regions 13-2 and 13-3 are visible. The base region 12 is connected to a base electrode (generally E-shaped in FIG. 1) 15 via a plurality of base contacts 14. The base contact 14 is formed by opening a window in a predetermined portion of an insulating film 16 formed on the surface of the semiconductor substrate 11. On the other hand, each emitter area 1
3-1 to 13-4 are connected via respective emitter contacts 17 to emitter electrodes 18 (which are generally U-shaped in FIG. 1). An emitter ballast (stabilizing) resistor 1 is inserted in series with a part of this emitter electrode 18.
It is 9. The significance of this emitter-ballast resistor 19 is well known; when a current concentrates on one emitter, the potential drop at the emitter-ballast resistor 19 based on this concentrated current is fed back to the emitter-base voltage, and the current is concentrated. Alleviate. Here
ASO can be improved. Aiming for this return is
This can also be realized by connecting a base ballast resistor to the base region, and the present invention is applied to a base ballast resistor type power transistor.
第３図は本発明に基づく、ベース・バラスト抵
抗を備えたマルチ・エミツタ構造のパワー・トラ
ンジスタを示す平面図、第４図は第３図の４−４
断面図である。両図において、第１図および第２
図と同一の構成要素に対しては同一の参照番号を
付して示す。第３図および第４図において、本発
明の特徴を表わす部分は、各エミツタ領域１３−
１〜１３−４毎に、独立且つ分割して形成される
ベース領域３２−１，３２−２，３２−３および
３２−４であり、第４図ではベース領域３２−２
および３２−３が見えている。さらに、本発明の
特徴を表わす部分は、隣接するベース領域同士を
接続してなる、分散配置されたベース・バラスト
抵抗４０である。従つて、ベース電極１５は、ベ
ースコンタクト１４を通し、ベース・バラスト抵
抗４０を経由してベース領域３２−１〜３２−４
に接続することになる。第６図は、第３図および
第４図に示すトランジスタ群における一つのトラ
ンジスタを示す等価回路であり、一方、第５図
は、第１図および第２図に示すトランジスタ群に
おける一つのトランジスタを示す等価回路であ
る。第５および６図における、２０および４０は
それぞれエミツタおよびベース・バラスト抵抗で
ある。 FIG. 3 is a plan view showing a multi-emitter structure power transistor with a base ballast resistor according to the present invention, and FIG. 4 is a diagram 4-4 of FIG. 3.
FIG. In both figures, Figures 1 and 2
Components that are the same as those in the figures are designated by the same reference numerals. In FIGS. 3 and 4, the features of the present invention are shown in each emitter region 13-
Base regions 32-1, 32-2, 32-3, and 32-4 are formed independently and divided for every 1 to 13-4, and in FIG.
and 32-3 are visible. Furthermore, a feature of the present invention is the distributed base ballast resistors 40 that connect adjacent base regions. Therefore, the base electrode 15 is connected to the base regions 32-1 to 32-4 through the base contact 14 and the base ballast resistor 40.
will be connected to. 6 is an equivalent circuit showing one transistor in the transistor group shown in FIGS. 3 and 4, while FIG. 5 is an equivalent circuit showing one transistor in the transistor group shown in FIGS. 1 and 2. This is the equivalent circuit shown. In Figures 5 and 6, 20 and 40 are the emitter and base ballast resistors, respectively.
第３図および第４図に示した本発明のパワー・
トランジスタは次の様な利点を備える。ASO
の拡大を図り且つＶCE(sat)の改善を図ることが
できる（然し、これらはベース・バラスト抵抗４
０を挿入したことによる当然の利点である）。
高周波特性の改善が顕著である。なぜなら、空乏
層が伸展するコレクタ・ベース接合面積（第４図
のｒ）は、従来の場合におけるコレクタ・ベース
接合面積（第２図のＲ）に比して大幅に縮小さ
れ、コレクタ・ベース接合容量が減少するからで
ある。ベース・バラスト抵抗の設定と直流利得
の設定との両立が容易で、設計の自由度が大であ
る。なぜなら、ベース・バラスト抵抗の設定を行
なう場合、これ単独で自由に調整し得るからであ
る。ちなみに、従来における既述の第の方法
（フローテイング・エミツタ）では、バラスト抵
抗を変えようとすると、エミツタおよびベース領
域の不純物濃度も変わつてしまい、これに伴つて
直流電流利得も変わつてしまう。本発明のベー
ス・バラスト抵抗の値を設定するには、基板表面
より注入される不純物（例えばボロン）の拡散濃
度を任意に変えるだけで良い。また、本発明で
は、このベース・バラスト抵抗４０を、不純物拡
散によつてではなく、外付け抵抗としても実現で
きる。第７図は第４図の円７内の別の実施例を拡
大して示しており、第４図のベース・バラスト抵
抗４０は絶縁膜１６上の外付け抵抗４０′とし
て、ポリシリコンあるいは、ニクロムにより実現
される。いずれの方法であつても、抵抗値を拡大
するには、隣接ベース領域間におけるベース・バ
ラスト抵抗のチヤネル幅（第３図のＷ参照）を狭
めれば良い。実装密度の増大が図れる。なぜな
ら、個々のトランジスタが一単位にまとめられて
おり、これらを単純に密に集中させれば、それだ
けでトランジスタの形成個数が増大するからであ
る。マルチ配列形式を自由に選べる。第３図は
放射状にトランジスタ群が拡がる構成を示した
が、第８図に示す如く、単純横方向への拡がりも
勿論可能である。第８図において、第３図と同一
の構成要素に対しては同一の参照番号を付して示
す。ただし、３マルチエミツタ構造である。な
お、ベース・バラスト抵抗４０は、横方向に２列
配列されているが、１列でも、あるいは３列以上
でも構わない。然し、２列配列でも、ベース電流
の均等分布は十分図れる。特別な製造工程は不
要である。このことは、第４図の断面構造からし
て明らかである。 The power of the present invention shown in FIGS. 3 and 4
Transistors have the following advantages. ASO
and improve V CE(sat) (however, these are based on the base ballast resistance 4
This is a natural advantage of inserting 0).
The improvement in high frequency characteristics is remarkable. This is because the collector-base junction area (r in Figure 4) where the depletion layer extends is significantly reduced compared to the collector-base junction area (R in Figure 2) in the conventional case. This is because the capacity decreases. It is easy to set the base ballast resistance and the DC gain at the same time, and there is a large degree of freedom in design. This is because when setting the base ballast resistance, it can be adjusted freely by itself. Incidentally, in the conventional method described above (floating emitter), if you try to change the ballast resistance, the impurity concentration in the emitter and base regions will also change, and the DC current gain will change accordingly. To set the value of the base ballast resistance of the present invention, it is sufficient to arbitrarily change the diffusion concentration of impurities (for example, boron) implanted from the substrate surface. Furthermore, in the present invention, the base ballast resistor 40 can be realized not by impurity diffusion but also as an external resistor. FIG. 7 shows an enlarged view of another embodiment in the circle 7 in FIG. 4, and the base ballast resistor 40 in FIG. Realized by Nichrome. In either method, the resistance value can be increased by narrowing the channel width (see W in FIG. 3) of the base ballast resistance between adjacent base regions. The packaging density can be increased. This is because individual transistors are grouped into one unit, and simply concentrating them densely increases the number of transistors formed. You can freely choose multiple array formats. Although FIG. 3 shows a configuration in which the transistor groups extend radially, it is of course also possible to simply extend them laterally, as shown in FIG. In FIG. 8, the same components as in FIG. 3 are designated by the same reference numerals. However, it has a 3 multi-emitter structure. Although the base ballast resistors 40 are arranged in two rows in the horizontal direction, they may be arranged in one row or three or more rows. However, even with a two-row arrangement, the base current can be sufficiently distributed evenly. No special manufacturing process is required. This is clear from the cross-sectional structure shown in FIG.
以上説明したように本発明によれば、上述した
〜の諸利点を備えた新規なパワー・トランジ
スタが実現される。 As explained above, according to the present invention, a novel power transistor having the various advantages described above is realized.
第１図は一般的な、エミツタ・バラスト抵抗を
備えたマルチ・エミツタ構造のパワー・トランジ
スタを示す平面図、第２図は第１図における２−
２断面図、第３図は本発明に基づく、ベース・バ
ラスト抵抗を備えたマルチ・エミツタ構造のパワ
ー・トランジスタを示す平面図、第４図は第３図
の４−４断面図、第５図は第１図および第２図に
示したトランジスタ群の一つを取り出して示す等
価回路、第６図は第３図および第４図に示したト
ランジスタ群の一つを取り出して示す等価回路、
第７図は第４図の円７内の別の実施例を示す拡大
断面図、第８図は第３図と異る配列形式の一例を
示す平面図である。
図において、１１は半導体基板、１３−１〜１
３−４はそれぞれエミツタ領域、１５はベース電
極、１８はエミツタ電極、３２−１〜３２−４は
それぞれベース領域、４０，４０′はそれぞれベ
ース・バラスト抵抗である。
FIG. 1 is a plan view showing a general power transistor with a multi-emitter structure equipped with an emitter ballast resistor, and FIG.
2 is a sectional view, FIG. 3 is a plan view showing a multi-emitter structure power transistor with a base ballast resistor according to the present invention, FIG. 4 is a 4-4 sectional view of FIG. 3, and FIG. is an equivalent circuit showing one of the transistor groups shown in FIGS. 1 and 2; FIG. 6 is an equivalent circuit showing one of the transistor groups shown in FIGS. 3 and 4;
FIG. 7 is an enlarged sectional view showing another embodiment within circle 7 in FIG. 4, and FIG. 8 is a plan view showing an example of an arrangement format different from that in FIG. 3. In the figure, 11 is a semiconductor substrate, 13-1 to 1
3-4 are emitter regions, 15 is a base electrode, 18 is an emitter electrode, 32-1 to 32-4 are base regions, and 40 and 40' are base ballast resistors.
Claims (1)
を包囲するベース領域と、該ベース領域を包囲す
るコレクタ領域と、前記複数のエミツタ領域を共
通に接続する電極とを備え且つ該ベース領域に接
続される安定化抵抗を有する半導体装置におい
て、 前記ベース領域は、複数の独立したベース領域
に分割されるとともに各該分割ベース領域は１つ
の前記エミツタ領域を包囲してなり、 前記安定化抵抗は、前記分割ベース領域のうち
隣接し合うもの同士を接続するように分散配置さ
れてなることを特徴とする半導体装置。 ２ 安定化抵抗を、不純物をコレクタ領域内に拡
散することにより、形成してなる特許請求の範囲
第１項記載の半導体装置。 ３ 安定化抵抗が、半導体基板表面に外付け抵抗
として形成されてなる特許請求の範囲第１項記載
の半導体装置。[Scope of Claims] 1. A device having a plurality of emitter regions, comprising a base region surrounding the emitter regions, a collector region surrounding the base region, and an electrode commonly connecting the plurality of emitter regions, and In a semiconductor device having a stabilizing resistor connected to the base region, the base region is divided into a plurality of independent base regions, and each divided base region surrounds one of the emitter regions, A semiconductor device characterized in that the stabilizing resistors are arranged in a distributed manner so as to connect adjacent ones of the divided base regions. 2. The semiconductor device according to claim 1, wherein the stabilizing resistor is formed by diffusing impurities into the collector region. 3. The semiconductor device according to claim 1, wherein the stabilizing resistor is formed as an external resistor on the surface of the semiconductor substrate.
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| JP7217779A JPS55165672A (en) | 1979-06-11 | 1979-06-11 | Semiconductor device |
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