JPH0758906B2 - 位相比較方式 - Google Patents
位相比較方式Info
- Publication number
- JPH0758906B2 JPH0758906B2 JP59236624A JP23662484A JPH0758906B2 JP H0758906 B2 JPH0758906 B2 JP H0758906B2 JP 59236624 A JP59236624 A JP 59236624A JP 23662484 A JP23662484 A JP 23662484A JP H0758906 B2 JPH0758906 B2 JP H0758906B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- window signal
- phase
- data
- rddata
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はパルスの位相比較方式に係わり、特にMFM変調
などにおける欠落のあるパルス列の位相比較方式に関す
るものである。
などにおける欠落のあるパルス列の位相比較方式に関す
るものである。
従来、パルスの位相比較方式は、被比較パルスの1/4周
期に相当する時間間隔をモノステイブルマルチバイブレ
ータ（monostable multivibrator）により作り、被比
較パルスを1/4周期遅延後比較するものであつた。
期に相当する時間間隔をモノステイブルマルチバイブレ
ータ（monostable multivibrator）により作り、被比
較パルスを1/4周期遅延後比較するものであつた。
しかしながらこの方式には、 （１） 被比較パルスの基本周波数が正確でない場合、
モノステイブルマルチバイブレータに設定した周波数と
のずれから、定常位相誤差を生じてしまう。
モノステイブルマルチバイブレータに設定した周波数と
のずれから、定常位相誤差を生じてしまう。
（２） 比較回路内にモノステイブルマルチバイブレー
タを設ける必要があるため、高精度の比較を行なう回路
としてはLSI化することが困難である。
タを設ける必要があるため、高精度の比較を行なう回路
としてはLSI化することが困難である。
等の欠点があつた。
以下これらについて、データ転送速度500Kbits/secのフ
ロツピーデイスクシステムにおけるフロツピーデイスク
ドライバーからの読み出し信号をデータとクロツクに分
離するデータセパレート用可変周波数発振器VFO（Varia
ble Frequency Oscillator）を例にとり説明する。こ
の場合被比較パルス列は、フロツピーデイスクドライバ
ーから読み出されるクロツクを含むシリアルデータであ
り、その基本周波数は500KHzである。従つてモノステイ
ブルマルチバイブレータにはその1/4周期である500nsec
（＝1/500KHz×1/4）を設定する。ここでフロツピーデ
イスクドライバーからのシリアルデータの基本周波数
は、フロツピーデイスクの回転数の変動による±10％程
度の変動を考慮すると、被比較波の1/4周期は454〜555n
secとなり、ワンシヨツトの設定値と比べ、最大で56nse
cの差を生じ、これが定常位相誤差となる。
ロツピーデイスクシステムにおけるフロツピーデイスク
ドライバーからの読み出し信号をデータとクロツクに分
離するデータセパレート用可変周波数発振器VFO（Varia
ble Frequency Oscillator）を例にとり説明する。こ
の場合被比較パルス列は、フロツピーデイスクドライバ
ーから読み出されるクロツクを含むシリアルデータであ
り、その基本周波数は500KHzである。従つてモノステイ
ブルマルチバイブレータにはその1/4周期である500nsec
（＝1/500KHz×1/4）を設定する。ここでフロツピーデ
イスクドライバーからのシリアルデータの基本周波数
は、フロツピーデイスクの回転数の変動による±10％程
度の変動を考慮すると、被比較波の1/4周期は454〜555n
secとなり、ワンシヨツトの設定値と比べ、最大で56nse
cの差を生じ、これが定常位相誤差となる。
データ転送速度500Kbits/secのフロツピーデイスクシス
テムにおけるデータセパレート用VFOの許容誤差は80nse
c程度であることが要求されるが、定常位相誤差が上述
の如く56nsecあると、これに他の誤差が加わり容易に10
0nsecを越えてしまうので、上記定常位相誤差を除去す
る必要がある。
テムにおけるデータセパレート用VFOの許容誤差は80nse
c程度であることが要求されるが、定常位相誤差が上述
の如く56nsecあると、これに他の誤差が加わり容易に10
0nsecを越えてしまうので、上記定常位相誤差を除去す
る必要がある。
フロツピーデイスク，ハードデイスクシステム等におい
て、位相比較が精度良く行われず、正確な同期がとれな
いためデータを読み取れなくなるという問題があつた。
て、位相比較が精度良く行われず、正確な同期がとれな
いためデータを読み取れなくなるという問題があつた。
したがつて本発明は、前述した問題に鑑みてなされたも
のであり、その目的とするところは、定常位相誤差を原
理的に有しないで、かつ、誤動作も生じない位相比較方
式を提供することにある。更に本願発明の従属的な目的
は、量子化誤差の影響を極めて小さく出来、さらにはモ
ノステイブルマルチバイブレータを使用しない為LSI化
の容易な位相比較方式を提供することにある。
のであり、その目的とするところは、定常位相誤差を原
理的に有しないで、かつ、誤動作も生じない位相比較方
式を提供することにある。更に本願発明の従属的な目的
は、量子化誤差の影響を極めて小さく出来、さらにはモ
ノステイブルマルチバイブレータを使用しない為LSI化
の容易な位相比較方式を提供することにある。
上記目的を達成するために本発明は、パルス列（RDDAT
A）の所定の位置に合致させたウインドウ信号（W,DW）
を出力するために、上記ウインドウ信号（W,DW）の２倍
の周波数を有し、かつ、上記ウイドウ信号と同期した比
較波（CW）と上記パルス列（RDDATA）とを比較し、上記
ウインドウ信号を補正する位相比較方式において、 上記補正は、上記比較波（CW）の変化点のうち上記ウイ
ンドウ信号（W,DW）の中心に対応する変化点から上記パ
ルス列（RDDATA）の中の対応するデータパルスの変化点
まで（Ｔ）位相差測定用クロック信号を用いてカウント
し、該カウントに基いて上記ウインドウ信号を補正する
こととした。
A）の所定の位置に合致させたウインドウ信号（W,DW）
を出力するために、上記ウインドウ信号（W,DW）の２倍
の周波数を有し、かつ、上記ウイドウ信号と同期した比
較波（CW）と上記パルス列（RDDATA）とを比較し、上記
ウインドウ信号を補正する位相比較方式において、 上記補正は、上記比較波（CW）の変化点のうち上記ウイ
ンドウ信号（W,DW）の中心に対応する変化点から上記パ
ルス列（RDDATA）の中の対応するデータパルスの変化点
まで（Ｔ）位相差測定用クロック信号を用いてカウント
し、該カウントに基いて上記ウインドウ信号を補正する
こととした。
更に、上記従属的な目的を達成するため本発明では、上
記ウインドウ信号の補正を、上記カウントに基く信号を
チャージポンプ回路、フィルター回路を介して電圧制御
型発振器に入力し、該発振器の出力により上記ウインド
ウ信号及び上記比較波を形成するループを構成すること
により行うこととした。これは、ディジタル方式で位相
差を測定し、アナログ方式で補正を行うことになり、デ
ィジタル方式で測定された位相差に対する量子化誤差の
影響が少なくなる。
記ウインドウ信号の補正を、上記カウントに基く信号を
チャージポンプ回路、フィルター回路を介して電圧制御
型発振器に入力し、該発振器の出力により上記ウインド
ウ信号及び上記比較波を形成するループを構成すること
により行うこととした。これは、ディジタル方式で位相
差を測定し、アナログ方式で補正を行うことになり、デ
ィジタル方式で測定された位相差に対する量子化誤差の
影響が少なくなる。
次に図面を用いて本発明の実施例を詳細に説明する。第
１図に、本発明の一実施例として、フロツピーデイスク
システムにおけるフロツピーデイスクドライバーからの
読み出し信号をデータとクロツクに分離するデータセパ
レート用ウインドウ発生回路のブロツク図を示す。フロ
ツピーデイスクドライバーから読み出された信号RD DA
TAはデータ・パルスとクロツクパルスとからなるので、
これらを分離する必要があり、このためウインドウ（Wi
ndow）を作り両者を分離する。このための回路がデータ
・セパレート回路であり、通常VFOセパレータ回路が用
いられている。
１図に、本発明の一実施例として、フロツピーデイスク
システムにおけるフロツピーデイスクドライバーからの
読み出し信号をデータとクロツクに分離するデータセパ
レート用ウインドウ発生回路のブロツク図を示す。フロ
ツピーデイスクドライバーから読み出された信号RD DA
TAはデータ・パルスとクロツクパルスとからなるので、
これらを分離する必要があり、このためウインドウ（Wi
ndow）を作り両者を分離する。このための回路がデータ
・セパレート回路であり、通常VFOセパレータ回路が用
いられている。
第１図に示すデータセパレート用ウインドウ発生回路
は、位相比較器1,チヤージポンプ回路2,フイルター回路
3,電圧制御型発振器（VCO,Voltage−Controlled Oscil
lator）4,および分周器５からなる。この回路の入力信
号はフロツピーデイスクドライバーからの読み出し信号
RDDATAであり出力信号は読み出し信号RD DATAおよびデ
ータウインドウDWである。位相比較器１の目的は、フロ
ツピーデイスクからのパルス列の立上りがデータウイン
ドウDWの中心に来るように電圧制御型発振器４を制御す
ることであり、その為にフロツピーデイスクからのパル
ス列とデータウインドウの比較を行うことである。
は、位相比較器1,チヤージポンプ回路2,フイルター回路
3,電圧制御型発振器（VCO,Voltage−Controlled Oscil
lator）4,および分周器５からなる。この回路の入力信
号はフロツピーデイスクドライバーからの読み出し信号
RDDATAであり出力信号は読み出し信号RD DATAおよびデ
ータウインドウDWである。位相比較器１の目的は、フロ
ツピーデイスクからのパルス列の立上りがデータウイン
ドウDWの中心に来るように電圧制御型発振器４を制御す
ることであり、その為にフロツピーデイスクからのパル
ス列とデータウインドウの比較を行うことである。
第２図に、データRD DATA,ウインドウW,比較波CW（１
例として1MHz），位相差測定用クロツク信号fc（１例と
して16MHz），位相比較器１の出力Coutの関係を示す。
ここでは電圧制御型発振器VCO4からの矩形波を分周して
比較波CWを作り、さらにそれを1/2分周したものをウイ
ンドウＷとして使用している。
例として1MHz），位相差測定用クロツク信号fc（１例と
して16MHz），位相比較器１の出力Coutの関係を示す。
ここでは電圧制御型発振器VCO4からの矩形波を分周して
比較波CWを作り、さらにそれを1/2分周したものをウイ
ンドウＷとして使用している。
比較波CWの変化点（立ち上がり）からデータパルスの変
化点（立ち上がり）までの時間Ｔを、これらの信号と非
同期なクロツクfcを用いてカウントし、RD DATAに同期
して立ち上がり、fcに同期して立ち下がり測定値に等し
い幅Ｘのパルスを位相比較器１の出力Coutとして出力す
る。
化点（立ち上がり）までの時間Ｔを、これらの信号と非
同期なクロツクfcを用いてカウントし、RD DATAに同期
して立ち上がり、fcに同期して立ち下がり測定値に等し
い幅Ｘのパルスを位相比較器１の出力Coutとして出力す
る。
したがつて真の遅れ量がＴであつた場合、その測定値Ｘ
は、 の範囲となるため、出力パルス幅Ｘは最大±1/fcの量子
化誤差を有している。しかし第１図の実施例に示す如
く、位相比較器１の出力Coutはチヤージポンプ回路2,フ
イルター回路３を介して電圧制御型発振器VCO4へ入力さ
れ、上記量子化誤差はアナログ的に補正されるので、上
記量子化誤差の影響は極めて小さく抑えることが出来
る。この量子化誤差は1/25以下となるように設計可能で
ある。
は、 の範囲となるため、出力パルス幅Ｘは最大±1/fcの量子
化誤差を有している。しかし第１図の実施例に示す如
く、位相比較器１の出力Coutはチヤージポンプ回路2,フ
イルター回路３を介して電圧制御型発振器VCO4へ入力さ
れ、上記量子化誤差はアナログ的に補正されるので、上
記量子化誤差の影響は極めて小さく抑えることが出来
る。この量子化誤差は1/25以下となるように設計可能で
ある。
第３図に本発明の具体的な一実施例の要部を示す。同図
において、F/F5はRD DATAの位相が進んでいる場合にの
み位相差を出力するための回路で、他はすべてRD DATA
の位相が遅れている場合にのみ位相差を出力するための
回路である。以下簡単に動作を説明する。
において、F/F5はRD DATAの位相が進んでいる場合にの
み位相差を出力するための回路で、他はすべてRD DATA
の位相が遅れている場合にのみ位相差を出力するための
回路である。以下簡単に動作を説明する。
（１） RD DATAの位相が進んでいる場合 この時、RD DATAの立ち上りは、比較波CWがLowの間に
ある。従つてF/F5はRD DATAの立上りから次の比較波の
立ち上りまでの間パルスを発生する。
ある。従つてF/F5はRD DATAの立上りから次の比較波の
立ち上りまでの間パルスを発生する。
（２） RD DATAの位相が遅れている場合 LS191は、比較波CWがHighの間fcによりカウントアツプ
し、RD DATAが存在しなかつた場合、比較波の立ち下り
でLowをLoadし、比較波がLowの間LS191の出力はオール
ゼロとなる。ここでLS191がカウントアツプ中（すなわ
ち比較波がHighの間）にRD DATAの立ち上りが存在する
と、F/F1が反転しカウントダウンを始めると同時に、F/
F4からパルスが発せられる。その他LS191がオールゼロ
となると、F/F4がクリアされパルスが止まる。
し、RD DATAが存在しなかつた場合、比較波の立ち下り
でLowをLoadし、比較波がLowの間LS191の出力はオール
ゼロとなる。ここでLS191がカウントアツプ中（すなわ
ち比較波がHighの間）にRD DATAの立ち上りが存在する
と、F/F1が反転しカウントダウンを始めると同時に、F/
F4からパルスが発せられる。その他LS191がオールゼロ
となると、F/F4がクリアされパルスが止まる。
更に上記動作を波形図を用いて説明する。第４図に、本
発明の第３図のタイムチャートを示す。第３図ではカウ
ンタ（アップダウンカウンタ）の動作クロックfcとして
外部から16MHzのクロックを入力している。また、第３
図のカウンタLS191はリセット入力がないため、カウン
タのリセットの替わりに、入力データDA〜DDをオールゼ
ロ（Lowレベル）にしておき、このデータをロードする
ことでカウンタをリセットする。
発明の第３図のタイムチャートを示す。第３図ではカウ
ンタ（アップダウンカウンタ）の動作クロックfcとして
外部から16MHzのクロックを入力している。また、第３
図のカウンタLS191はリセット入力がないため、カウン
タのリセットの替わりに、入力データDA〜DDをオールゼ
ロ（Lowレベル）にしておき、このデータをロードする
ことでカウンタをリセットする。
・F/F1はカウンタのアップカウント，ダウンカウントを
決める為のF/Fで、通常はアップカウントとなるレベル
（Lowレベル）を出力しており、CWがHigiの間にRDDATA
の立上りエッヂを検出するとダウンカウントとなるレベ
ル（Highレベル）を出力する。
決める為のF/Fで、通常はアップカウントとなるレベル
（Lowレベル）を出力しており、CWがHigiの間にRDDATA
の立上りエッヂを検出するとダウンカウントとなるレベ
ル（Highレベル）を出力する。
・F/F2,F/F3はカウンタをリセットするためのF/Fで、CW
が立上がった後RDDATAの立上りが検出されずにCWの立ち
下がりを検出すると、出力をLowレベルとし、カウンタ
にオールゼロをロードさせることでカウンタをリセット
する。
が立上がった後RDDATAの立上りが検出されずにCWの立ち
下がりを検出すると、出力をLowレベルとし、カウンタ
にオールゼロをロードさせることでカウンタをリセット
する。
・F/F4はカウンタがダウンカウト中にDOWNを出力し、か
つダウンカウント中にCWの立ち下がりエッヂをF/F3が検
出してもカウンタがリセットされない制御を行うためF/
Fである。カウンタがカウントアップ中すなわちQA〜QD
がオールゼロでない間、カウンタ直後の4NORの出力はLo
wレベルとなっており、F/F4のクリア入力が解除されて
いる。この間にRDDATAの立上りエッヂが入力されると、
F/F4はセットされ、DOWNを出力すると共にF/F2のクリア
を禁止することでカウンタのリセットを禁止する。カウ
ンタはこの時F/F1の制御によりアップカウントからダウ
ンカウントに切り替わる。ダウンカウントにより、カウ
ンタの出力がオールゼロとなると、4NORの出力がHighと
なり、F/F4はクリアされ、DOWN出力が停止する。
つダウンカウント中にCWの立ち下がりエッヂをF/F3が検
出してもカウンタがリセットされない制御を行うためF/
Fである。カウンタがカウントアップ中すなわちQA〜QD
がオールゼロでない間、カウンタ直後の4NORの出力はLo
wレベルとなっており、F/F4のクリア入力が解除されて
いる。この間にRDDATAの立上りエッヂが入力されると、
F/F4はセットされ、DOWNを出力すると共にF/F2のクリア
を禁止することでカウンタのリセットを禁止する。カウ
ンタはこの時F/F1の制御によりアップカウントからダウ
ンカウントに切り替わる。ダウンカウントにより、カウ
ンタの出力がオールゼロとなると、4NORの出力がHighと
なり、F/F4はクリアされ、DOWN出力が停止する。
・F/F5はUPを出力するためのF/Fで、CWがLowの間にRDDA
TAの立上りエッヂを検出すると、セットされUPを出力
し、次にCWがHighになるとクリアされUPの出力を停止す
る。
TAの立上りエッヂを検出すると、セットされUPを出力
し、次にCWがHighになるとクリアされUPの出力を停止す
る。
以上説明したように本発明によれば、定常位相誤差を生
ぜず、位相誤差を極めて小さく出来、かつデータの基本
周波数に依つて位相比較回路の定数を切り替える必要が
なく回路が簡単化出来るという極めて優れた効果を奏す
る。
ぜず、位相誤差を極めて小さく出来、かつデータの基本
周波数に依つて位相比較回路の定数を切り替える必要が
なく回路が簡単化出来るという極めて優れた効果を奏す
る。
第１図は本発明によるデータセパレート用ウインド発生
回路の一実施例を示すブロツク図、第２図（ａ）〜
（ｅ）は本発明による位相比較方式の一例を説明するタ
イミング図、第３図は本発明による位相比較方式の一実
施例を示す回路図、第４図は第３図の実施例の動作波形
を示す図である。 １……位相比較器、２……チヤージポンプ回路、３……
フイルター回路、４……電圧制御型発振器VCO、５……
分周器。
回路の一実施例を示すブロツク図、第２図（ａ）〜
（ｅ）は本発明による位相比較方式の一例を説明するタ
イミング図、第３図は本発明による位相比較方式の一実
施例を示す回路図、第４図は第３図の実施例の動作波形
を示す図である。 １……位相比較器、２……チヤージポンプ回路、３……
フイルター回路、４……電圧制御型発振器VCO、５……
分周器。
フロントページの続き (72)発明者 妻鹿 真幸 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 (72)発明者 安川 信治 千葉県茂原市早野3350番地の２ 日立デバ イスエンジニアリング株式会社内 (56)参考文献 特開 昭56−24829（ＪＰ，Ａ) 特開 昭59−167813（ＪＰ，Ａ) 特開 昭56−24829（ＪＰ，Ａ)
Claims (2)
- 【請求項１】パルス列（RDDATA）の所定の位置に合致さ
せたウインドウ信号（W,DW）を出力するために、上記ウ
インドウ信号（W,DW）の２倍の周波数を有し、かつ、上
記ウインドウ信号と同期した比較波（CW）と上記パルス
列（RDDATA）とを比較し、上記ウインドウ信号を補正す
る位相比較方式において、 上記補正は、上記比較波（CW）の変化点のうち上記ウイ
ンドウ信号（W,DW）の中心に対応する変化点から上記パ
ルス列（RDDATA）の中の対応するデータパルスの変化点
まで（Ｔ）位相差測定用クロック信号を用いてカウント
し、該カウントに基づき、上記ウインドウ信号（W,DW）
と上記パルス列（RDDATA）の中の対応するデータパルス
との位相差を示す信号（Ｘ）を得て、該位相差を示す信
号（Ｘ）により上記ウインドウ信号を補正することを特
徴とする位相比較方式。 - 【請求項２】上記ウインドウ信号の補正は、上記カウン
トに基く信号をチャージポンプ回路、フィルター回路を
介して電圧制御型発振器に入力し、該発振器の出力によ
り上記ウインドウ信号及び上記比較波を形成するループ
を構成することにより行われることを特徴とする特許請
求の範囲第１項記載の位相比較方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59236624A JPH0758906B2 (ja) | 1984-11-12 | 1984-11-12 | 位相比較方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59236624A JPH0758906B2 (ja) | 1984-11-12 | 1984-11-12 | 位相比較方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116420A JPS61116420A (ja) | 1986-06-03 |
| JPH0758906B2 true JPH0758906B2 (ja) | 1995-06-21 |
Family
ID=17003385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59236624A Expired - Lifetime JPH0758906B2 (ja) | 1984-11-12 | 1984-11-12 | 位相比較方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758906B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4944654A (ja) * | 1972-08-31 | 1974-04-26 | ||
| JPS5624829A (en) * | 1979-08-08 | 1981-03-10 | Hitachi Ltd | Vfo circuit |
| JPS57119940U (ja) * | 1981-01-21 | 1982-07-26 | ||
| JPS59167813A (ja) * | 1983-03-14 | 1984-09-21 | Toshiba Corp | 位相同期回路 |
-
1984
- 1984-11-12 JP JP59236624A patent/JPH0758906B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61116420A (ja) | 1986-06-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |