JPH0756876A - プロセッサ・ノード - Google Patents
プロセッサ・ノードInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/803—Three-dimensional arrays or hypercubes
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
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Abstract
ために使用される技術によらず、メッセージ・トラフィ
ックを改善し得るプロセッサ・ノードを提供する。 【構成】 本発明によるプロセッサ・ノードは、プロセ
ッサ(8)、ローカル・メモリ(11)及び共用メモリ
(12)の間の並列接続を保証する少なくとも1つのロ
ーカル・バス(10)と、ローカル・メモリ(11)、
共用メモリ(12)及び少なくとも1つの入出力機構
(6)の間の並列接続を保証するネットワーク・バス
(13)とを含む。
Description
する。
は一般に、最大構成まで可変のノード数を有しており、
接続線によって互いに結合されたノードにグループ分さ
れた多数のプロセッサを含むことが知られている。各ノ
ードは、一連のプロセッサと、汎用メモリの部分である
1つまたは複数のローカル・メモリを含む。従来の構成
によれば、プロセッサ及び1つまたは複数のローカル・
メモリはすべて、並列接続型の共通接続バスに直接に接
続されている。
セッサから各メモリへの極めて直接的なアクセスという
利点を有するが、すべての問合せメッセージ及び情報転
送メッセージが同じ接続バスを通り、そのため非常に速
く接続バス上での最大メッセージ・トラフィックに達す
るという不都合を有し、したがって接続バスへのアクセ
スの問題、つまり伝送できないメッセージが、接続バス
が使用可能になるまで待たされるという問題が提起され
る。さらに、プロセッサの数を増やすと、新しいプロセ
ッサの存在によって問合せメッセージ及び情報転送メッ
セージが必要となり、しかも多くのプロセッサが同じ情
報に作用し、情報が同時に他のプロセッサによって要求
されるのに、これを変更せざるを得なくなるときに補足
的なコヒーレンシー・メッセージが必要となるために、
メッセージの数が著しく増加する。
し、特にメモリ・ブロックのアクセスの迅速性を向上さ
せ、バスの性能を改善し、つまりバスにおけるメッセー
ジ伝送速度を増大させることにより、メッセージ・トラ
フィックの増加に対処するよう努めてきた。このような
改善は一般に、情報処理アセンブリのコストを著しく増
加させる高価な技術を用いないと達成できない。
接続バスを実現するために使用される技術がどうであろ
うとも、メッセージ・トラフィックを改善する新規な構
造を有するプロセッサ・ノードを提供することである。
ッサ間の並列接続を保証する少なくとも1つのローカル
・バスと、ローカル・メモリ及び共用キャッシュと、ロ
ーカル・メモリ、共用キャッシュ及び入出力機構の間の
並列接続を保証する1つのネットワーク・バスとを含
む、プロセッサ・ノードが提供される。
サに直接有用なメッセージの伝送のみに使用されるが、
ネットワーク・バスは、各バスを通るメッセージの数が
最小になるように他のノードとの接続メッセージを伝送
するために使用される。この配置は、メッセージ・トラ
フィックを最小限に抑えながら、ローカル・バス並びに
ネットワーク・バスによるローカル・メモリ及び共用キ
ャッシュへの同時アクセスを可能にすることに留意され
たい。
セッサ・ノードは、ネットワーク・バスに接続され、隣
接ノードまたは入出力機構との関係を保証する少なくと
も1つの直列接続コントローラを含む。したがって、ノ
ード内部でのメッセージ伝送において、並列バスの待ち
時間がわずかでローカル情報への迅速なアクセスが得ら
れるという利点があり、ローカル・メモリ及び共用キャ
ッシュ内に記憶された情報を更新するため、及び他のノ
ードのローカル・メモリ内に保持された情報の新しいコ
ピーを共用キャッシュ内に導入するための直列接続の伝
送速度が高くなり、ノードにおける内部並列接続線の待
ち時間がわずかであるという利点が後で新たに得られる
という利点がある。
ドは、それぞれプロセッサ、共用キャッシュ及びローカ
ル・メモリに結合された2つのローカル・バスと、やは
りそれぞれ共用キャッシュ及びローカル・メモリに結合
された2つのネットワーク・バスとを含む。したがっ
て、各バスにおいて必要なプラグの数を増やすことな
く、プロセッサと共用キャッシュ及びローカル・メモリ
との間で伝送できるメッセージの総容量が増加する。
とともに以下の本発明の非限定的な具体的実施例を読め
ばさらに明らかになろう。
共用メモリを備えるアセンブリ、すなわちすべてのプロ
セッサによってアクセス可能でなければならない汎用メ
モリが、プロセッサが直接または間接にアクセスできる
ローカル・メモリの間に配分され、これらのプロセッサ
自体が接続線によって互いに連結されたノードに従って
再グループ化されるというアセンブリである。図1で
は、プロセッサのノードには総合参照番号1を付けてあ
り、本発明の一態様によれば、ノード1のアセンブリは
総合参照番号2で示したスーパーノードの間に分割され
る。図示のアセンブリは、それぞれ8つのノード1をも
つ4つのスーパーノードを含む。ノード及びスーパーノ
ードの識別ができるように、総合的な参照番号に個別の
参照番号を付す。すなわち、第1スーパーノードには完
全参照番号2.1を付け、第2スーパーノードには完全
参照番号2.2を付け、第3スーパーノードには完全参
照番号2.3を付け、第4スーパーノードには完全参照
番号2.4を付ける。各スーパーノード2の内部では、
各ノード1に1つの個別参照番号を付け、この参照番号
は、それが属するスーパーノード(個別参照番号の最初
の数字)と、スーパーノード中の順序番号(個別参照番
号の第2の数字)によってノードを識別する。すなわ
ち、第1スーパーノードの第1ノードには完全参照番号
1.11を付け、第1スーパーノードの第2ノードには
完全参照番号1.12を付け、第1スーパーノードの第
3ノードには完全参照番号1.13を付け、以下同様で
ある。第2スーパーノード2.2の第1ノードには完全
参照番号1.21を付け、第2スーパーノード2.2の
第2ノードには完全参照番号1.22を付け、以下同様
である。
リ3に分割され、これらのサブアセンブリはスーパーノ
ード2.1について一点鎖線で示されている。図1で
は、ノード1.11、1.12、1.13、1.14を
含むスーパーノード2.1の第1サブアセンブリには完
全参照番号3.11を付け、ノード1.15、1.1
6、1.17、1.18を含む第2サブアセンブリには
完全参照番号3.12を付ける。これらのノードは直列
接続線4によって互いに接続され、これらの接続線は、
二重直列接続線であるときは太い実線で示し、単一直列
接続線であるときは細い実線で示す。本明細書では、単
一直列接続線は通常通りは固有の論理接続を形成する2
対の遮蔽差分線であり、図では単線で示されている。
ドは二重直列接続線によって互いに接続されており、同
じスーパーノード2の隣接サブアセンブリのノードに単
一直列接続線によって接続されている。すなわち、ノー
ド1.11は二重直列接続線によって同じサブアセンブ
リ3.11のノード1.12、1.13、1.14の各
々に接続され、単一直列接続線によって同じスーパーノ
ード2.1の隣接サブアセンブリ3.12のノード1.
15、1.16、1.17、1.18に接続されてい
る。
ード2は、スーパーノードの各ノードを他のスーパーノ
ードの対応ノードに連結する二重直列接続線によって対
として接続されている。すなわち、2つのスーパーノー
ド2.1と2.2は、ノード1.11とノード1.21
の間、ノード1.12とノード1.22の間に、以下同
様にして二重接続線を確定することによって対にされ
る。これらの二重接続線は、概略図の端のノードについ
てのみ示しており、他のノードについては太線の出発部
分のみが示してある。同様に、スーパーノード2.3と
2.4は、それぞれノード1.31をノード1.41
に、ノード1.32をノード1.42に、以下同様にし
て接続する二重接続線によって対にされている。
対は、対の各ノードを他の対の2つの対応ノードに接続
する単一直列接続線によって連結された他のスーパーノ
ード対に接続されている。すなわち、ノード1.11は
単一直列接続線によってノード1.31とノード1.4
1に接続され、ノード1.21は同様に単一直列接続線
によってノード1.31とノード1.41に接続され、
以下同様である。対にされた2つのスーパーノード間の
二重接続線の場合と同様に、2つのスーパーノード対の
単一接続線は、端のノードについてのみ図に示してあ
り、他の単一接続線は各ノードからの細線の出発部分の
みが示してある。
による情報処理アセンブリはさらに、総合参照番号6を
付けた入出力機構のスーパーノード5を含み、各入出力
機構6は単一接続線4によって各スーパーノードの対応
ノードに接続されている。こうして図1で、入出力機構
にはそれぞれ完全参照番号6.1、6.2・・・を付け
てある。入出力機構6.1は、単一直列接続線4によっ
てノード1.11、1.21、1.31、1.41に接
続されている。入出力機構6.2はノード1.12、
1.22、1.32、1.42・・・に接続され以下同
様である。またスーパーノード5中で入出力機構は単一
直列接続線7によって互いに接続されている。前と同様
に、入出力機構間の単一直列接続線はすべて図に示して
あるが、プロセッサのノードとの直列接続線は端のノー
ドについてのみ示してある。図をわかりやすくするた
め、入出力機構6は図1の概略図の下部にまとめて示し
たが、実際には、これらの入出力機構は一般に、本発明
による情報処理アセンブリを含むマシンの様々なレベル
に分配されることに留意されたい。
構造を概略的に示す。この実施例によれば、各ノードは
4つのプロセッサを有し、これらのプロセッサは総合参
照番号8と、それが属するノード(個別参照番号の最初
の2桁)及びノード内の順序(個別参照番号の最後の
桁)によって識別を可能にする個別参照番号を有する。
次に、図2はノード1.11の構造を示すものと仮定
し、このノードと関係のあるプロセッサの各々を識別す
るために、プロセッサに完全参照番号8.111、8.
112、8.113、8.114が付けてある。類推に
より、例えばノード1.43については各プロセッサの
完全参照番号は8.431、8.432、8.433、
8.434であることが理解できよう。
用キャッシュに連結され、各専用キャッシュの完全参照
番号は9.111、9.112、9.113、9.11
4である。キャッシュという用語は、特定の命令プロセ
ッサがある情報を、この情報を使用して命令を実行する
たびに汎用メモリに規則的に問い合わせるよりもっと速
く、使用できるように、情報処理アセンブリの汎用メモ
リのあるアドレスに元の形で保持された情報のコピーで
ある情報を含むメモリを意味する。本明細書では、専用
キャッシュという用語は、命令プロセッサが直接接続さ
れているキャッシュに使用する。各専用キャッシュ9は
総合参照番号10を付けた2つのローカル・バスに接続
されており、各ローカル・バスの完全参照番号はそれぞ
れ10.111、10.112である。
語は、汎用メモリの一部、すなわちマイクロプロセッサ
の集合によってアクセス可能な本来の情報の一部を含む
メモリを意味する。共用キャッシュという用語は、情報
処理アセンブリの他のノードのローカル・メモリに含ま
れる情報のコピーを含み、共用キャッシュが配置されて
いるノードの種々のプロセッサによって使用されること
を目的とするメモリを意味する。専用キャッシュ、共用
キャッシュ、及びローカル・メモリは、図示されてはい
ない管理プロセッサを含む。
ロセッサが接続されている専用キャッシュにおいて使用
できないときには、ノードのローカル・メモリがその情
報をその元の形で保持するならばそのノードのローカル
・メモリのレベルで、またこの情報が通常通り他のノー
ドのローカル・メモリによって元の形で保持されている
ならば共用キャッシュのレベルで問合せが行われる。他
のノードのローカル・メモリによって通常通り保持され
る情報が共用キャッシュのレベルで使用できない場合に
は、この共用キャッシュの管理プロセッサは、この情報
を元の形で保持するノードのローカル・メモリに問い合
わせる。したがって、専用キャッシュ、共用キャッシ
ュ、及びローカル・メモリをメモリ階層と考えることが
できる。各専用キャッシュは、当該のノードの階層の最
上位レベルのメモリであり、各共用キャッシュは、当該
のノードの階層の第2レベルのメモリであり、各ローカ
ル・メモリは、当該のノードの階層の第2レベルが他の
ノードの階層の第3レベルのメモリである。
メモリ部分は、2つのローカル・メモリ、すなわち偶数
アドレスに情報を含み、偶数ローカル・バス10.11
1に連結されている偶数ローカル・メモリ11.111
と、奇数アドレスに保持された情報を含み、奇数ローカ
ル・バス10.112に接続されている奇数ローカル・
メモリ11.112に再細分割化されている。同様に、
ノードに連結された共用キャッシュは、偶数アドレスに
情報のコピーを含み、偶数ローカル・バス10.111
に接続されている、奇数アドレスに情報のコピーを含
み、奇数ローカル・バス10.112に接続されている
奇数共用キャッシュ12.112に再分割されている。
各ローカル・メモリと各共用キャッシュは、それぞれ偶
数ネットワーク・バスと奇数ネットワーク・バス用の並
列接続線13.111と13.112を保証するネット
ワーク・バス13に接続されている。
は、直列接続コントローラ14すなわち14.111、
14.112、14.113、14.114に接続され
ている。直列接続コントローラ14は、ネットワーク・
バスと、ノードの間の接続を保証する直列接続線4との
間のインターフェースを保証する。そのために、直列接
続コントローラ14はネットワーク・バス13の各々に
接続されている。図示した実施例では、各ノードは15
本の直列接続線の全体によって他のノードと入出力機構
に連結されている。ネットワーク・バスは、ただ1つの
直列接続コントローラを含むインタフェースによって直
列接続線に接続することもできる。ただし技術的な理由
から、消費電力が非常に高くなり、このインターフェー
スの容認できない過熱を引き起こすことになる。この理
由で、ネットワーク・バスと直列接続線との間のインタ
ーフェースは4つの直列接続コントローラに再分割され
ている。使用される直列接続コントローラの数はもちろ
ん、1つのノードに接続される直列接続線の数に依存す
るが、またこれらのネットワーク・バスと直列接続コン
トローラとの間の接続を保証するためにネットワーク・
バス上に配置することが許されるプラグの数にも依存す
る。図示した実施例では、並列形式の各バスすなわちロ
ーカル・バスまたはネットワーク・バスは6つのプラグ
を備え、これによって、これらのメッセージの伝送プロ
トコルの複雑さを不当に増大させずに十分なメッセージ
・トラフィックを保証できることに留意されたい。
ントローラ間、及び1つのスーパーノードが連結されて
いる他のスーパーノードの直列接続コントローラとの間
での直列接続線の配分を示す。直列接続コントローラと
ネットワーク・バスの間の線は示してない。図4では、
概略図を簡単にするために、第1スーパーノード2.1
の直列接続コントローラ間の直列接続線の配分のみを示
し、また他のスーパーノードとの接続については、ノー
ド1.11と他のスーパーノードに対応する直列接続コ
ントローラとの間の直列接続線の配分のみを示した。
点鎖線の矩形で示し、直列接続コントローラと直列接続
線4の接続は、各単一直列接続線について実線で示して
ある。先に採用した番号付けに準拠して、ノード1.1
1の直列接続線の第1コントローラには完全参照番号1
4.111を付け、ノード1.12の直列接続線の第1
コントローラには完全参照番号14.121を付け、以
下同様にして、ノード1.11の直列接続線の第2コン
トローラには完全参照番号14.112を付け、ノード
1.12の直列接続線の第2コントローラには完全参照
番号14.122を付け、以下同様である。
1.12を接続する二重直列接続線は、直列接続コント
ローラ14.111と直列接続コントローラ14.12
1とを接続する単一直列接続線と、直列接続コントロー
ラ14.112と直列接続コントローラ14.122と
を接続する単一直列接続線とによって示されている。ノ
ード1.11とノード1.14を接続する二重直列接続
線は、直列接続コントローラ14.113と直列接続コ
ントローラ14.143とを接続する単一直列接続線
と、直列接続線コントローラ14.114と直列接続コ
ントローラ14.144とを接続する単一直列接続線と
によって示されている。ノード1.11とノード1.2
1を接続する二重直列接続線は、直列接続コントローラ
14.111と直列接続コントローラ14.211とを
接続する単一直列接続線と、直列接続コントローラ1
4.114と直列接続コントローラ14.214とを接
続する単一直列接続線とによって示されている。ノード
1.11とノード1.31を接続する単一直列接続線
は、直列接続コントローラ14.113と直列接続コン
トローラ14.313とを接続する単一直列接続線とに
よって示されて、ノード1.11とノード1.41を接
続する単一直列接続線は、直列接続コントローラ14.
112と直列接続コントローラ14.412とを接続す
る単一直列接続線とによって示されている。
に、入力機構6.1の直列接続コントローラに接続され
た端子を含み、この端子は図示されていない。直列接続
コントローラ14.114は、必要な場合にノード1.
11と入出力機構6.1との間の直列接続を確保するた
めに使用することのできる、番号のない端子を含む。
接続線を2つだけ使用してどのノードから他のどのノー
ドへも行くことができることに留意されたい。例を挙げ
ると、まずノード1.11からノード1.13への直列
接続線を使用し、次にノード1.13をノード1.33
に接続する直列接続線を使用して、ノード1.11から
ノード1.33に行く。同様に、ノード1.35からノ
ード1.32への直列接続線を使用し、次にノード1.
32をノード1.22に接続する直列接続線を使用し
て、ノード1.35からノード1.22に行く。入出力
機構のスーパーノード5のネット密度を考慮に入れる
と、この特性は入出力機構のどれか1つをノードのどれ
か1つに接続する場合にも得られる。なお、入出力機構
は、ノード全体で機能するものではなく、したがって入
出力機構を互いに接続する接続線を除去して、接続線を
節約することができることに留意されたい。
単にするために、同じ形式の経路の組合せ、例えばスー
パーノード間の直列接続線を有するスーパーノード内部
の直列接続線を系統的に使用するのが好ましいことに留
意されたい。また、連続して使用すべき2つの直列接続
線が同じ直列接続コントローラに接続されていないとき
は、伝送されるメッセージは中間ノードのネットワーク
・バスを通る。したがって上記の第1例では、メッセー
ジは、ノード1.13のネットワーク・バスを介して直
列接続コントローラ14.111と14.131を接続
する直列接続線中を次々に通って行き、直列接続コント
ローラ14.131から直列接続コントローラ14.1
33へ行き、それから直列接続コントローラ14.13
3からノード1.33の直列接続コントローラ14.3
33へ行く。
部分的に示すもので、ローカル・バス上のプラグの数を
増やすことなく、かつノード間の接続線を変えることな
く、ノードのプロセッサを2倍にすることができる。こ
の実施変形例では、各プロセッサとそれに連結された専
用キャッシュが、各々1つの専用キャッシュに連結され
た2つのプロセッサで置き換えられる。図3は図2のプ
ロセッサ8.111の二分割を示し、もちろん、ノード
によるメッセージの管理があまりに複雑にならないよう
に、同じノードの他のプロセッサについても同様な二分
割が実施される。したがってプロセッサ8.111は、
それぞれ専用キャッシュ9.1111と専用キャッシュ
9.1112に接続されたプロセッサ8.1111とプ
ロセッサ8.1112で置き換えられる。各専用キャッ
シュは、ローカル・バスとの接続のための2つのインタ
ーフェース15、すなわち偶数ローカル・バス10.1
11に接続された偶数バス・インターフェース15.1
111と、奇数ローカル・バス10.112に接続され
た奇数バス・インターフェース15.1112に接続さ
れている。
ワーク・バスを、偶数アドレスに連結されたバスと奇数
アドレスに連結されたバスの2つのバスに分割すると、
並列形式の各バスのレベルでプラグの数を増加すること
なく、ローカル・メモリ及び共用キャッシュとの関係の
待ち時間を減少させることができることに留意された
い。各ノードに設けられたプロセッサの出力またはノー
ド間での情報の共用度が精巧なアセンブリを正当化しな
いときには、各ノードに、図5に示すようにただ1つの
ローカル・ノード及びただ1つの共用キャッシュに連結
されたただ1つのローカル・バスとただ1つのネットワ
ーク・バスを設けることにより、本発明によるアセンブ
リを実現することができる。この実施例では、ノードは
前記のように4つのプロセッサ8.111、8.11
2、8.113、8.114を含み、これらのプロセッ
サはそれぞれ専用キャッシュ9.111、9.112、
9.113、9.114に接続され、これらの専用キャ
ッシュは単独のローカル・バス10.11に連結され、
この単独ローカル・バス自体は、単独のローカル・メモ
リ11.11と単独の専用キャッシュ12.11に接続
される。ローカル・メモリと専用キャッシュは、独自の
ネットワーク・バス13.11に接続されている。この
構成で、ローカル・バスは前記のように、ローカル・メ
モリ中に含まれる情報または共用キャッシュ中に含まれ
る情報のコピーを採取するために、ノードのプロセッサ
に必要なメッセージを伝送するためにのみ使用され、一
方ネットワーク・バスは、ローカル・メモリの情報また
は共用キャッシュの情報を更新するためのメッセージを
伝送するため、あるいは他のノードのローカル・メモリ
に含まれる情報の共用キャッシュによって要求されたコ
ピーを共用キャッシュ中に入れるため、あるいは他のノ
ードの共用キャッシュによって要求された情報をノード
のローカル・メモリ中で採取するために使用されること
に留意されたい。
成、すなわち直列接続線の数が12本で直列接続コント
ローラの数が3個になっているので図1の場合よりノー
ド数が少ない構成に相当することに留意されたい。これ
らの条件では、ローカル・メモリ、共用キャッシュ、及
び直列接続コントローラによって使用されるネットワー
ク・バスのプラグの数はたった5本であり、それだけで
入出力機構6.1をネットワーク・バス13.11に直
接接続することができる。この場合、入出力機構6.1
の直列接続コントローラ(図示せず)は、入出力機構を
互いに結合する直列接続線7上でのメッセージ管理を保
証するためにのみ使用される。
のノード1.1、1.2しか含まないさらに簡単な構成
を示す。前述のように、各ノードは4つのプロセッサを
含む。すなわちノード1.1はそれぞれ8.11、8.
12、8.13、8.14の参照番号で示したプロセッ
サを含み、ノード1.2はそれぞれ8.21、8.2
2、8.23、8.24の参照番号で示したプロセッサ
を含む。これらのプロセッサはそれぞれ専用キャッシュ
9.11、9.12...及び9.21、9.2
2...に接続され、これらの専用キャッシュ自体はそ
れぞれ2つのローカル・バス10.1、10.2に接続
されている。これらのローカル・バスは、それぞれロー
カル・メモリ11.1と11.2、共用キャッシュ1
2.1と12.2に接続されている。この構成では、各
ノードはまたそれぞれ入出力機構6.1と6.2を含
む。各ノードに1つのネットワーク・バスとノード間に
直列接続線を設ける代わりに、先の例のように6つのプ
ラグを備えた1つの共通ネットワーク・バス13を設け
る方が有利である。
限定されるものではなく、特許請求の範囲によって定義
された本発明の枠を逸脱することなく、様々な変形例を
もたらすことができる。
ような直列接続線を介して、または図6に関して説明し
たような共通ネットワーク・バスによって接続された、
複数のノードを含む情報処理アセンブリについて記載し
たが、本発明はまた、情報処理アセンブリがプロセッサ
・ノードを1つしか含まない場合にも利益をもたらす。
実際に、この場合には、情報処理アセンブリの唯一のメ
モリとなるローカル・メモリは共用キャッシュによって
他のノードのローカル・メモリであるかのように処理さ
れ、その結果、頻繁に使用される情報がネットワーク・
バスを通って共用キャッシュにコピーされ、メモリと共
用キャッシュにおいて同時に使用可能になり、したがっ
てプロセッサによるメモリの問合せメッセージ・トラフ
ィックが非常に顕著に減少するようになる。共用キャッ
シュがメモリよりも高性能のアクセス技術のものである
場合には、これらの情報が同様にメモリの中に含まれて
いるにもかかわらず、問合せメッセージの大部分が共用
キャッシュによって処理されるようにすることさえ可能
である。
場合でも、本発明によるノード構造により、様々な接続
線上のメッセージ・トラフィックを最適化することが可
能になる。具体的には、プロセッサが4個までの構成で
は、本発明に従った構造を持つただ1つのノードを使用
し、プロセッサが1〜8個の変化する構成では図6に関
連して説明した構造を、4〜32個のプロセッサを含む
変化する構成を有する情報処理アセンブリでは、本発明
によるスーパーノードの構成を複製する構造を実現する
ことが好ましく、8〜64個のプロセッサを含む変化す
る構成では、2つのスーパーノードを含む構想を実現す
ることが好ましく、16〜128個のプロセッサを含む
構成では、これらのプロセッサを4つのスーパーノード
に従って配分することが好ましい。
示す概略図である。
略図である。
る。
と、アセンブリの他のスーパーノードのノードとの接続
を部分的に示す概略図である。
を示す概略図である。
アセンブリを示す概略図である。
Claims (7)
- 【請求項1】 プロセッサ(8)、ローカル・メモリ
(11)及び共用メモリ(12)の間の並列接続を保証
する少なくとも1つのローカル・バス(10)と、ロー
カル・メモリ(11)、共用メモリ(12)及び少なく
とも1つの入出力機構(6)の間の並列接続を保証する
ネットワーク・バスとを含むことを特徴とするプロセッ
サ・ノード。 - 【請求項2】 ネットワーク・バスに接続され、隣接ノ
ードまたは入出力機構との関係を保証する少なくとも1
つの直列接続コントローラ(14)を含むことを特徴と
する、請求項1に記載のプロセッサ・ノード。 - 【請求項3】 それぞれプロセッサ(8)、共用キャッ
シュ(12.111、12.112)及びローカル・メ
モリ(11.111、11.112)に結合された2つ
のローカル・バス(10.111、10.112)と、
やはりそれぞれ共用キャッシュ(12.111、12.
112)及びローカル・メモリ(11.111、11.
112)に結合された2つのネットワーク・バス(1
3.111、13.112)とを含むことを特徴とす
る、請求項1に記載のプロセッサ・ノード。 - 【請求項4】 2つのネットワーク・バス(13.11
1、13.112)がそれぞれ各直列接続コントローラ
(14)に結合されることを特徴とする、請求項2また
は3に記載のプロセッサ・ノード。 - 【請求項5】 各プロセッサに結合され、プロセッサと
ローカル・バス(10)との間に配置された専用キャッ
シュ(9)を含むことを特徴とする、請求項1に記載の
プロセッサ・ノード。 - 【請求項6】 それぞれ2つの専用キャッシュ(9.1
111、9.1112)及び1つのローカル・バス(1
0.111、10.112)に結合された2つのインタ
ーフェース(15)を含むことを特徴とする、請求項3
または5に記載のプロセッサ・ノード。 - 【請求項7】 それぞれローカル・バス(10.1、1
0.2)及びローカル・メモリ(11.1、11.2)
に結合された2つのプロセッサ・シリーズ(8.11−
8.14、8.21−8.24)と、2つのプロセッサ
・シリーズ(8.11−8.14、8.21−8.2
4)に共通のネットワーク・バス(13)とを含むこと
を特徴とする、請求項1、5または6のいずれか一項に
記載のプロセッサ・ノード。
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