JPH0756876A

JPH0756876A - プロセッサ・ノード

Info

Publication number: JPH0756876A
Application number: JP6160062A
Authority: JP
Inventors: Billard Christian; クリスチアン・ビラール; Chevaux Rene; ルネ・シユボー; Joli Jean-Louis; ジヤン−ルイ・ジヨリ; Pouliquen Christian; クリスチアン・プリカン
Original assignee: Bull SA
Current assignee: Bull SA
Priority date: 1993-07-15
Filing date: 1994-07-12
Publication date: 1995-03-03
Anticipated expiration: 2014-08-16
Also published as: JP2934382B2; EP0634725A1; EP0634725B1; FR2707778A1; DE69421335D1; FR2707778B1; US5983323A; DE69421335T2

Abstract

(57)【要約】【目的】メモリ・ブロックまたは接続バスを実現する
ために使用される技術によらず、メッセージ・トラフィ
ックを改善し得るプロセッサ・ノードを提供する。【構成】本発明によるプロセッサ・ノードは、プロセ
ッサ（８）、ローカル・メモリ（１１）及び共用メモリ
（１２）の間の並列接続を保証する少なくとも１つのロ
ーカル・バス（１０）と、ローカル・メモリ（１１）、
共用メモリ（１２）及び少なくとも１つの入出力機構
（６）の間の並列接続を保証するネットワーク・バス
（１３）とを含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプロセッサ・ノードに関
する。

【０００２】

【従来の技術】共用メモリを備える情報処理アセンブリ
は一般に、最大構成まで可変のノード数を有しており、
接続線によって互いに結合されたノードにグループ分さ
れた多数のプロセッサを含むことが知られている。各ノ
ードは、一連のプロセッサと、汎用メモリの部分である
１つまたは複数のローカル・メモリを含む。従来の構成
によれば、プロセッサ及び１つまたは複数のローカル・
メモリはすべて、並列接続型の共通接続バスに直接に接
続されている。

【０００３】

【発明が解決しようとする課題】この解決法は、各プロ
セッサから各メモリへの極めて直接的なアクセスという
利点を有するが、すべての問合せメッセージ及び情報転
送メッセージが同じ接続バスを通り、そのため非常に速
く接続バス上での最大メッセージ・トラフィックに達す
るという不都合を有し、したがって接続バスへのアクセ
スの問題、つまり伝送できないメッセージが、接続バス
が使用可能になるまで待たされるという問題が提起され
る。さらに、プロセッサの数を増やすと、新しいプロセ
ッサの存在によって問合せメッセージ及び情報転送メッ
セージが必要となり、しかも多くのプロセッサが同じ情
報に作用し、情報が同時に他のプロセッサによって要求
されるのに、これを変更せざるを得なくなるときに補足
的なコヒーレンシー・メッセージが必要となるために、
メッセージの数が著しく増加する。

【０００４】従来は、メモリ・ブロックの性能を改善
し、特にメモリ・ブロックのアクセスの迅速性を向上さ
せ、バスの性能を改善し、つまりバスにおけるメッセー
ジ伝送速度を増大させることにより、メッセージ・トラ
フィックの増加に対処するよう努めてきた。このような
改善は一般に、情報処理アセンブリのコストを著しく増
加させる高価な技術を用いないと達成できない。

【０００５】本発明の目的は、メモリ・ブロックまたは
接続バスを実現するために使用される技術がどうであろ
うとも、メッセージ・トラフィックを改善する新規な構
造を有するプロセッサ・ノードを提供することである。

【０００６】

【課題を解決するための手段】本発明によれば、プロセ
ッサ間の並列接続を保証する少なくとも１つのローカル
・バスと、ローカル・メモリ及び共用キャッシュと、ロ
ーカル・メモリ、共用キャッシュ及び入出力機構の間の
並列接続を保証する１つのネットワーク・バスとを含
む、プロセッサ・ノードが提供される。

【０００７】したがって、ローカル・バスは、プロセッ
サに直接有用なメッセージの伝送のみに使用されるが、
ネットワーク・バスは、各バスを通るメッセージの数が
最小になるように他のノードとの接続メッセージを伝送
するために使用される。この配置は、メッセージ・トラ
フィックを最小限に抑えながら、ローカル・バス並びに
ネットワーク・バスによるローカル・メモリ及び共用キ
ャッシュへの同時アクセスを可能にすることに留意され
たい。

【０００８】本発明の１つの有利な態様によれば、プロ
セッサ・ノードは、ネットワーク・バスに接続され、隣
接ノードまたは入出力機構との関係を保証する少なくと
も１つの直列接続コントローラを含む。したがって、ノ
ード内部でのメッセージ伝送において、並列バスの待ち
時間がわずかでローカル情報への迅速なアクセスが得ら
れるという利点があり、ローカル・メモリ及び共用キャ
ッシュ内に記憶された情報を更新するため、及び他のノ
ードのローカル・メモリ内に保持された情報の新しいコ
ピーを共用キャッシュ内に導入するための直列接続の伝
送速度が高くなり、ノードにおける内部並列接続線の待
ち時間がわずかであるという利点が後で新たに得られる
という利点がある。

【０００９】本発明の１つの有利な態様によれば、ノー
ドは、それぞれプロセッサ、共用キャッシュ及びローカ
ル・メモリに結合された２つのローカル・バスと、やは
りそれぞれ共用キャッシュ及びローカル・メモリに結合
された２つのネットワーク・バスとを含む。したがっ
て、各バスにおいて必要なプラグの数を増やすことな
く、プロセッサと共用キャッシュ及びローカル・メモリ
との間で伝送できるメッセージの総容量が増加する。

【００１０】本発明の他の特徴及び利点は、添付の図面
とともに以下の本発明の非限定的な具体的実施例を読め
ばさらに明らかになろう。

【００１１】

【実施例】図１で、本発明による情報処理アセンブリは
共用メモリを備えるアセンブリ、すなわちすべてのプロ
セッサによってアクセス可能でなければならない汎用メ
モリが、プロセッサが直接または間接にアクセスできる
ローカル・メモリの間に配分され、これらのプロセッサ
自体が接続線によって互いに連結されたノードに従って
再グループ化されるというアセンブリである。図１で
は、プロセッサのノードには総合参照番号１を付けてあ
り、本発明の一態様によれば、ノード１のアセンブリは
総合参照番号２で示したスーパーノードの間に分割され
る。図示のアセンブリは、それぞれ８つのノード１をも
つ４つのスーパーノードを含む。ノード及びスーパーノ
ードの識別ができるように、総合的な参照番号に個別の
参照番号を付す。すなわち、第１スーパーノードには完
全参照番号２．１を付け、第２スーパーノードには完全
参照番号２．２を付け、第３スーパーノードには完全参
照番号２．３を付け、第４スーパーノードには完全参照
番号２．４を付ける。各スーパーノード２の内部では、
各ノード１に１つの個別参照番号を付け、この参照番号
は、それが属するスーパーノード（個別参照番号の最初
の数字）と、スーパーノード中の順序番号（個別参照番
号の第２の数字）によってノードを識別する。すなわ
ち、第１スーパーノードの第１ノードには完全参照番号
１．１１を付け、第１スーパーノードの第２ノードには
完全参照番号１．１２を付け、第１スーパーノードの第
３ノードには完全参照番号１．１３を付け、以下同様で
ある。第２スーパーノード２．２の第１ノードには完全
参照番号１．２１を付け、第２スーパーノード２．２の
第２ノードには完全参照番号１．２２を付け、以下同様
である。

【００１２】各スーパーノード２は２つのサブアセンブ
リ３に分割され、これらのサブアセンブリはスーパーノ
ード２．１について一点鎖線で示されている。図１で
は、ノード１．１１、１．１２、１．１３、１．１４を
含むスーパーノード２．１の第１サブアセンブリには完
全参照番号３．１１を付け、ノード１．１５、１．１
６、１．１７、１．１８を含む第２サブアセンブリには
完全参照番号３．１２を付ける。これらのノードは直列
接続線４によって互いに接続され、これらの接続線は、
二重直列接続線であるときは太い実線で示し、単一直列
接続線であるときは細い実線で示す。本明細書では、単
一直列接続線は通常通りは固有の論理接続を形成する２
対の遮蔽差分線であり、図では単線で示されている。

【００１３】本発明によれば、サブアセンブリ３のノー
ドは二重直列接続線によって互いに接続されており、同
じスーパーノード２の隣接サブアセンブリのノードに単
一直列接続線によって接続されている。すなわち、ノー
ド１．１１は二重直列接続線によって同じサブアセンブ
リ３．１１のノード１．１２、１．１３、１．１４の各
々に接続され、単一直列接続線によって同じスーパーノ
ード２．１の隣接サブアセンブリ３．１２のノード１．
１５、１．１６、１．１７、１．１８に接続されてい
る。

【００１４】図示した好ましい実施例では、スーパーノ
ード２は、スーパーノードの各ノードを他のスーパーノ
ードの対応ノードに連結する二重直列接続線によって対
として接続されている。すなわち、２つのスーパーノー
ド２．１と２．２は、ノード１．１１とノード１．２１
の間、ノード１．１２とノード１．２２の間に、以下同
様にして二重接続線を確定することによって対にされ
る。これらの二重接続線は、概略図の端のノードについ
てのみ示しており、他のノードについては太線の出発部
分のみが示してある。同様に、スーパーノード２．３と
２．４は、それぞれノード１．３１をノード１．４１
に、ノード１．３２をノード１．４２に、以下同様にし
て接続する二重接続線によって対にされている。

【００１５】さらに、連結されている各スーパーノード
対は、対の各ノードを他の対の２つの対応ノードに接続
する単一直列接続線によって連結された他のスーパーノ
ード対に接続されている。すなわち、ノード１．１１は
単一直列接続線によってノード１．３１とノード１．４
１に接続され、ノード１．２１は同様に単一直列接続線
によってノード１．３１とノード１．４１に接続され、
以下同様である。対にされた２つのスーパーノード間の
二重接続線の場合と同様に、２つのスーパーノード対の
単一接続線は、端のノードについてのみ図に示してあ
り、他の単一接続線は各ノードからの細線の出発部分の
みが示してある。

【００１６】図示した好ましい実施例によれば、本発明
による情報処理アセンブリはさらに、総合参照番号６を
付けた入出力機構のスーパーノード５を含み、各入出力
機構６は単一接続線４によって各スーパーノードの対応
ノードに接続されている。こうして図１で、入出力機構
にはそれぞれ完全参照番号６．１、６．２・・・を付け
てある。入出力機構６．１は、単一直列接続線４によっ
てノード１．１１、１．２１、１．３１、１．４１に接
続されている。入出力機構６．２はノード１．１２、
１．２２、１．３２、１．４２・・・に接続され以下同
様である。またスーパーノード５中で入出力機構は単一
直列接続線７によって互いに接続されている。前と同様
に、入出力機構間の単一直列接続線はすべて図に示して
あるが、プロセッサのノードとの直列接続線は端のノー
ドについてのみ示してある。図をわかりやすくするた
め、入出力機構６は図１の概略図の下部にまとめて示し
たが、実際には、これらの入出力機構は一般に、本発明
による情報処理アセンブリを含むマシンの様々なレベル
に分配されることに留意されたい。

【００１７】図２に、本発明によるノードの一実施例の
構造を概略的に示す。この実施例によれば、各ノードは
４つのプロセッサを有し、これらのプロセッサは総合参
照番号８と、それが属するノード（個別参照番号の最初
の２桁）及びノード内の順序（個別参照番号の最後の
桁）によって識別を可能にする個別参照番号を有する。
次に、図２はノード１．１１の構造を示すものと仮定
し、このノードと関係のあるプロセッサの各々を識別す
るために、プロセッサに完全参照番号８．１１１、８．
１１２、８．１１３、８．１１４が付けてある。類推に
より、例えばノード１．４３については各プロセッサの
完全参照番号は８．４３１、８．４３２、８．４３３、
８．４３４であることが理解できよう。

【００１８】各プロセッサは総合参照番号９を付けた専
用キャッシュに連結され、各専用キャッシュの完全参照
番号は９．１１１、９．１１２、９．１１３、９．１１
４である。キャッシュという用語は、特定の命令プロセ
ッサがある情報を、この情報を使用して命令を実行する
たびに汎用メモリに規則的に問い合わせるよりもっと速
く、使用できるように、情報処理アセンブリの汎用メモ
リのあるアドレスに元の形で保持された情報のコピーで
ある情報を含むメモリを意味する。本明細書では、専用
キャッシュという用語は、命令プロセッサが直接接続さ
れているキャッシュに使用する。各専用キャッシュ９は
総合参照番号１０を付けた２つのローカル・バスに接続
されており、各ローカル・バスの完全参照番号はそれぞ
れ１０．１１１、１０．１１２である。

【００１９】本明細書では、ローカル・メモリという用
語は、汎用メモリの一部、すなわちマイクロプロセッサ
の集合によってアクセス可能な本来の情報の一部を含む
メモリを意味する。共用キャッシュという用語は、情報
処理アセンブリの他のノードのローカル・メモリに含ま
れる情報のコピーを含み、共用キャッシュが配置されて
いるノードの種々のプロセッサによって使用されること
を目的とするメモリを意味する。専用キャッシュ、共用
キャッシュ、及びローカル・メモリは、図示されてはい
ない管理プロセッサを含む。

【００２０】プロセッサの１つに必要な情報が、そのプ
ロセッサが接続されている専用キャッシュにおいて使用
できないときには、ノードのローカル・メモリがその情
報をその元の形で保持するならばそのノードのローカル
・メモリのレベルで、またこの情報が通常通り他のノー
ドのローカル・メモリによって元の形で保持されている
ならば共用キャッシュのレベルで問合せが行われる。他
のノードのローカル・メモリによって通常通り保持され
る情報が共用キャッシュのレベルで使用できない場合に
は、この共用キャッシュの管理プロセッサは、この情報
を元の形で保持するノードのローカル・メモリに問い合
わせる。したがって、専用キャッシュ、共用キャッシ
ュ、及びローカル・メモリをメモリ階層と考えることが
できる。各専用キャッシュは、当該のノードの階層の最
上位レベルのメモリであり、各共用キャッシュは、当該
のノードの階層の第２レベルのメモリであり、各ローカ
ル・メモリは、当該のノードの階層の第２レベルが他の
ノードの階層の第３レベルのメモリである。

【００２１】図２の実施例では、ノードに関連する汎用
メモリ部分は、２つのローカル・メモリ、すなわち偶数
アドレスに情報を含み、偶数ローカル・バス１０．１１
１に連結されている偶数ローカル・メモリ１１．１１１
と、奇数アドレスに保持された情報を含み、奇数ローカ
ル・バス１０．１１２に接続されている奇数ローカル・
メモリ１１．１１２に再細分割化されている。同様に、
ノードに連結された共用キャッシュは、偶数アドレスに
情報のコピーを含み、偶数ローカル・バス１０．１１１
に接続されている、奇数アドレスに情報のコピーを含
み、奇数ローカル・バス１０．１１２に接続されている
奇数共用キャッシュ１２．１１２に再分割されている。
各ローカル・メモリと各共用キャッシュは、それぞれ偶
数ネットワーク・バスと奇数ネットワーク・バス用の並
列接続線１３．１１１と１３．１１２を保証するネット
ワーク・バス１３に接続されている。

【００２２】ネットワーク・バスは、図示した実施例で
は、直列接続コントローラ１４すなわち１４．１１１、
１４．１１２、１４．１１３、１４．１１４に接続され
ている。直列接続コントローラ１４は、ネットワーク・
バスと、ノードの間の接続を保証する直列接続線４との
間のインターフェースを保証する。そのために、直列接
続コントローラ１４はネットワーク・バス１３の各々に
接続されている。図示した実施例では、各ノードは１５
本の直列接続線の全体によって他のノードと入出力機構
に連結されている。ネットワーク・バスは、ただ１つの
直列接続コントローラを含むインタフェースによって直
列接続線に接続することもできる。ただし技術的な理由
から、消費電力が非常に高くなり、このインターフェー
スの容認できない過熱を引き起こすことになる。この理
由で、ネットワーク・バスと直列接続線との間のインタ
ーフェースは４つの直列接続コントローラに再分割され
ている。使用される直列接続コントローラの数はもちろ
ん、１つのノードに接続される直列接続線の数に依存す
るが、またこれらのネットワーク・バスと直列接続コン
トローラとの間の接続を保証するためにネットワーク・
バス上に配置することが許されるプラグの数にも依存す
る。図示した実施例では、並列形式の各バスすなわちロ
ーカル・バスまたはネットワーク・バスは６つのプラグ
を備え、これによって、これらのメッセージの伝送プロ
トコルの複雑さを不当に増大させずに十分なメッセージ
・トラフィックを保証できることに留意されたい。

【００２３】図４は、同じスーパーノードの直列接続コ
ントローラ間、及び１つのスーパーノードが連結されて
いる他のスーパーノードの直列接続コントローラとの間
での直列接続線の配分を示す。直列接続コントローラと
ネットワーク・バスの間の線は示してない。図４では、
概略図を簡単にするために、第１スーパーノード２．１
の直列接続コントローラ間の直列接続線の配分のみを示
し、また他のスーパーノードとの接続については、ノー
ド１．１１と他のスーパーノードに対応する直列接続コ
ントローラとの間の直列接続線の配分のみを示した。

【００２４】この図では、各直列接続コントローラは一
点鎖線の矩形で示し、直列接続コントローラと直列接続
線４の接続は、各単一直列接続線について実線で示して
ある。先に採用した番号付けに準拠して、ノード１．１
１の直列接続線の第１コントローラには完全参照番号１
４．１１１を付け、ノード１．１２の直列接続線の第１
コントローラには完全参照番号１４．１２１を付け、以
下同様にして、ノード１．１１の直列接続線の第２コン
トローラには完全参照番号１４．１１２を付け、ノード
１．１２の直列接続線の第２コントローラには完全参照
番号１４．１２２を付け、以下同様である。

【００２５】例を挙げると、ノード１．１１とノード
１．１２を接続する二重直列接続線は、直列接続コント
ローラ１４．１１１と直列接続コントローラ１４．１２
１とを接続する単一直列接続線と、直列接続コントロー
ラ１４．１１２と直列接続コントローラ１４．１２２と
を接続する単一直列接続線とによって示されている。ノ
ード１．１１とノード１．１４を接続する二重直列接続
線は、直列接続コントローラ１４．１１３と直列接続コ
ントローラ１４．１４３とを接続する単一直列接続線
と、直列接続線コントローラ１４．１１４と直列接続コ
ントローラ１４．１４４とを接続する単一直列接続線と
によって示されている。ノード１．１１とノード１．２
１を接続する二重直列接続線は、直列接続コントローラ
１４．１１１と直列接続コントローラ１４．２１１とを
接続する単一直列接続線と、直列接続コントローラ１
４．１１４と直列接続コントローラ１４．２１４とを接
続する単一直列接続線とによって示されている。ノード
１．１１とノード１．３１を接続する単一直列接続線
は、直列接続コントローラ１４．１１３と直列接続コン
トローラ１４．３１３とを接続する単一直列接続線とに
よって示されて、ノード１．１１とノード１．４１を接
続する単一直列接続線は、直列接続コントローラ１４．
１１２と直列接続コントローラ１４．４１２とを接続す
る単一直列接続線とによって示されている。

【００２６】直列接続コントローラ１４．１１３はさら
に、入力機構６．１の直列接続コントローラに接続され
た端子を含み、この端子は図示されていない。直列接続
コントローラ１４．１１４は、必要な場合にノード１．
１１と入出力機構６．１との間の直列接続を確保するた
めに使用することのできる、番号のない端子を含む。

【００２７】こうして確立された接続線によって、直列
接続線を２つだけ使用してどのノードから他のどのノー
ドへも行くことができることに留意されたい。例を挙げ
ると、まずノード１．１１からノード１．１３への直列
接続線を使用し、次にノード１．１３をノード１．３３
に接続する直列接続線を使用して、ノード１．１１から
ノード１．３３に行く。同様に、ノード１．３５からノ
ード１．３２への直列接続線を使用し、次にノード１．
３２をノード１．２２に接続する直列接続線を使用し
て、ノード１．３５からノード１．２２に行く。入出力
機構のスーパーノード５のネット密度を考慮に入れる
と、この特性は入出力機構のどれか１つをノードのどれ
か１つに接続する場合にも得られる。なお、入出力機構
は、ノード全体で機能するものではなく、したがって入
出力機構を互いに接続する接続線を除去して、接続線を
節約することができることに留意されたい。

【００２８】なお、メッセージ経路指定プロトコルを簡
単にするために、同じ形式の経路の組合せ、例えばスー
パーノード間の直列接続線を有するスーパーノード内部
の直列接続線を系統的に使用するのが好ましいことに留
意されたい。また、連続して使用すべき２つの直列接続
線が同じ直列接続コントローラに接続されていないとき
は、伝送されるメッセージは中間ノードのネットワーク
・バスを通る。したがって上記の第１例では、メッセー
ジは、ノード１．１３のネットワーク・バスを介して直
列接続コントローラ１４．１１１と１４．１３１を接続
する直列接続線中を次々に通って行き、直列接続コント
ローラ１４．１３１から直列接続コントローラ１４．１
３３へ行き、それから直列接続コントローラ１４．１３
３からノード１．３３の直列接続コントローラ１４．３
３３へ行く。

【００２９】図３は、図２に示しノードの実施変形例を
部分的に示すもので、ローカル・バス上のプラグの数を
増やすことなく、かつノード間の接続線を変えることな
く、ノードのプロセッサを２倍にすることができる。こ
の実施変形例では、各プロセッサとそれに連結された専
用キャッシュが、各々１つの専用キャッシュに連結され
た２つのプロセッサで置き換えられる。図３は図２のプ
ロセッサ８．１１１の二分割を示し、もちろん、ノード
によるメッセージの管理があまりに複雑にならないよう
に、同じノードの他のプロセッサについても同様な二分
割が実施される。したがってプロセッサ８．１１１は、
それぞれ専用キャッシュ９．１１１１と専用キャッシュ
９．１１１２に接続されたプロセッサ８．１１１１とプ
ロセッサ８．１１１２で置き換えられる。各専用キャッ
シュは、ローカル・バスとの接続のための２つのインタ
ーフェース１５、すなわち偶数ローカル・バス１０．１
１１に接続された偶数バス・インターフェース１５．１
１１１と、奇数ローカル・バス１０．１１２に接続され
た奇数バス・インターフェース１５．１１１２に接続さ
れている。

【００３０】図２に関連して、ローカル・バスとネット
ワーク・バスを、偶数アドレスに連結されたバスと奇数
アドレスに連結されたバスの２つのバスに分割すると、
並列形式の各バスのレベルでプラグの数を増加すること
なく、ローカル・メモリ及び共用キャッシュとの関係の
待ち時間を減少させることができることに留意された
い。各ノードに設けられたプロセッサの出力またはノー
ド間での情報の共用度が精巧なアセンブリを正当化しな
いときには、各ノードに、図５に示すようにただ１つの
ローカル・ノード及びただ１つの共用キャッシュに連結
されたただ１つのローカル・バスとただ１つのネットワ
ーク・バスを設けることにより、本発明によるアセンブ
リを実現することができる。この実施例では、ノードは
前記のように４つのプロセッサ８．１１１、８．１１
２、８．１１３、８．１１４を含み、これらのプロセッ
サはそれぞれ専用キャッシュ９．１１１、９．１１２、
９．１１３、９．１１４に接続され、これらの専用キャ
ッシュは単独のローカル・バス１０．１１に連結され、
この単独ローカル・バス自体は、単独のローカル・メモ
リ１１．１１と単独の専用キャッシュ１２．１１に接続
される。ローカル・メモリと専用キャッシュは、独自の
ネットワーク・バス１３．１１に接続されている。この
構成で、ローカル・バスは前記のように、ローカル・メ
モリ中に含まれる情報または共用キャッシュ中に含まれ
る情報のコピーを採取するために、ノードのプロセッサ
に必要なメッセージを伝送するためにのみ使用され、一
方ネットワーク・バスは、ローカル・メモリの情報また
は共用キャッシュの情報を更新するためのメッセージを
伝送するため、あるいは他のノードのローカル・メモリ
に含まれる情報の共用キャッシュによって要求されたコ
ピーを共用キャッシュ中に入れるため、あるいは他のノ
ードの共用キャッシュによって要求された情報をノード
のローカル・メモリ中で採取するために使用されること
に留意されたい。

【００３１】また、図５の実施例は、最大構成以下の構
成、すなわち直列接続線の数が１２本で直列接続コント
ローラの数が３個になっているので図１の場合よりノー
ド数が少ない構成に相当することに留意されたい。これ
らの条件では、ローカル・メモリ、共用キャッシュ、及
び直列接続コントローラによって使用されるネットワー
ク・バスのプラグの数はたった５本であり、それだけで
入出力機構６．１をネットワーク・バス１３．１１に直
接接続することができる。この場合、入出力機構６．１
の直列接続コントローラ（図示せず）は、入出力機構を
互いに結合する直列接続線７上でのメッセージ管理を保
証するためにのみ使用される。

【００３２】図６には、図に一点鎖線の枠で示した２つ
のノード１．１、１．２しか含まないさらに簡単な構成
を示す。前述のように、各ノードは４つのプロセッサを
含む。すなわちノード１．１はそれぞれ８．１１、８．
１２、８．１３、８．１４の参照番号で示したプロセッ
サを含み、ノード１．２はそれぞれ８．２１、８．２
２、８．２３、８．２４の参照番号で示したプロセッサ
を含む。これらのプロセッサはそれぞれ専用キャッシュ
９．１１、９．１２．．．及び９．２１、９．２
２．．．に接続され、これらの専用キャッシュ自体はそ
れぞれ２つのローカル・バス１０．１、１０．２に接続
されている。これらのローカル・バスは、それぞれロー
カル・メモリ１１．１と１１．２、共用キャッシュ１
２．１と１２．２に接続されている。この構成では、各
ノードはまたそれぞれ入出力機構６．１と６．２を含
む。各ノードに１つのネットワーク・バスとノード間に
直列接続線を設ける代わりに、先の例のように６つのプ
ラグを備えた１つの共通ネットワーク・バス１３を設け
る方が有利である。

【００３３】もちろん、本発明は記載した実施例のみに
限定されるものではなく、特許請求の範囲によって定義
された本発明の枠を逸脱することなく、様々な変形例を
もたらすことができる。

【００３４】本発明を、特に図２や５に関して説明した
ような直列接続線を介して、または図６に関して説明し
たような共通ネットワーク・バスによって接続された、
複数のノードを含む情報処理アセンブリについて記載し
たが、本発明はまた、情報処理アセンブリがプロセッサ
・ノードを１つしか含まない場合にも利益をもたらす。
実際に、この場合には、情報処理アセンブリの唯一のメ
モリとなるローカル・メモリは共用キャッシュによって
他のノードのローカル・メモリであるかのように処理さ
れ、その結果、頻繁に使用される情報がネットワーク・
バスを通って共用キャッシュにコピーされ、メモリと共
用キャッシュにおいて同時に使用可能になり、したがっ
てプロセッサによるメモリの問合せメッセージ・トラフ
ィックが非常に顕著に減少するようになる。共用キャッ
シュがメモリよりも高性能のアクセス技術のものである
場合には、これらの情報が同様にメモリの中に含まれて
いるにもかかわらず、問合せメッセージの大部分が共用
キャッシュによって処理されるようにすることさえ可能
である。

【００３５】したがって、どのような構成を実現したい
場合でも、本発明によるノード構造により、様々な接続
線上のメッセージ・トラフィックを最適化することが可
能になる。具体的には、プロセッサが４個までの構成で
は、本発明に従った構造を持つただ１つのノードを使用
し、プロセッサが１〜８個の変化する構成では図６に関
連して説明した構造を、４〜３２個のプロセッサを含む
変化する構成を有する情報処理アセンブリでは、本発明
によるスーパーノードの構成を複製する構造を実現する
ことが好ましく、８〜６４個のプロセッサを含む変化す
る構成では、２つのスーパーノードを含む構想を実現す
ることが好ましく、１６〜１２８個のプロセッサを含む
構成では、これらのプロセッサを４つのスーパーノード
に従って配分することが好ましい。

【図面の簡単な説明】

【図１】本発明による情報処理アセンブリの全体構造を
示す概略図である。

【図２】本発明の一実施例によるノードの構造を示す概
略図である。

【図３】図２のノードの構造の実施変形例を示す図であ
る。

【図４】スーパーノード内における直列接続線の接続
と、アセンブリの他のスーパーノードのノードとの接続
を部分的に示す概略図である。

【図５】最大構成以下の構成の場合のノード構造の一例
を示す概略図である。

【図６】２つのノードのみを含む構成の場合の情報処理
アセンブリを示す概略図である。

【符号の説明】

１ノード２スーパーノード３サブアセンブリ４接続線５スーパーノード６入出力機構７直列接続線８プロセッサ９専用キャッシュ１０ローカル・バス１１ローカル・メモリ１２共用キャッシュ１３ネットワーク・バス１４直列接続線コントローラ１５インターフェース

フロントページの続き (72)発明者ジヤン−ルイ・ジヨリフランス国、78450・ビルプルー、クール・ドウ・プロバンス、52 (72)発明者クリスチアン・プリカンフランス国、78650・ベイネ、リユ・デ・ブルエ、４

Claims

【特許請求の範囲】

【請求項１】プロセッサ（８）、ローカル・メモリ
（１１）及び共用メモリ（１２）の間の並列接続を保証
する少なくとも１つのローカル・バス（１０）と、ロー
カル・メモリ（１１）、共用メモリ（１２）及び少なく
とも１つの入出力機構（６）の間の並列接続を保証する
ネットワーク・バスとを含むことを特徴とするプロセッ
サ・ノード。
【請求項２】ネットワーク・バスに接続され、隣接ノ
ードまたは入出力機構との関係を保証する少なくとも１
つの直列接続コントローラ（１４）を含むことを特徴と
する、請求項１に記載のプロセッサ・ノード。
【請求項３】それぞれプロセッサ（８）、共用キャッ
シュ（１２．１１１、１２．１１２）及びローカル・メ
モリ（１１．１１１、１１．１１２）に結合された２つ
のローカル・バス（１０．１１１、１０．１１２）と、
やはりそれぞれ共用キャッシュ（１２．１１１、１２．
１１２）及びローカル・メモリ（１１．１１１、１１．
１１２）に結合された２つのネットワーク・バス（１
３．１１１、１３．１１２）とを含むことを特徴とす
る、請求項１に記載のプロセッサ・ノード。
【請求項４】２つのネットワーク・バス（１３．１１
１、１３．１１２）がそれぞれ各直列接続コントローラ
（１４）に結合されることを特徴とする、請求項２また
は３に記載のプロセッサ・ノード。
【請求項５】各プロセッサに結合され、プロセッサと
ローカル・バス（１０）との間に配置された専用キャッ
シュ（９）を含むことを特徴とする、請求項１に記載の
プロセッサ・ノード。
【請求項６】それぞれ２つの専用キャッシュ（９．１
１１１、９．１１１２）及び１つのローカル・バス（１
０．１１１、１０．１１２）に結合された２つのインタ
ーフェース（１５）を含むことを特徴とする、請求項３
または５に記載のプロセッサ・ノード。
【請求項７】それぞれローカル・バス（１０．１、１
０．２）及びローカル・メモリ（１１．１、１１．２）
に結合された２つのプロセッサ・シリーズ（８．１１−
８．１４、８．２１−８．２４）と、２つのプロセッサ
・シリーズ（８．１１−８．１４、８．２１−８．２
４）に共通のネットワーク・バス（１３）とを含むこと
を特徴とする、請求項１、５または６のいずれか一項に
記載のプロセッサ・ノード。