JPH0756861A - 並列プロセッサとパッケージ - Google Patents

並列プロセッサとパッケージ

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JPH0756861A
JPH0756861A JP6086498A JP8649894A JPH0756861A JP H0756861 A JPH0756861 A JP H0756861A JP 6086498 A JP6086498 A JP 6086498A JP 8649894 A JP8649894 A JP 8649894A JP H0756861 A JPH0756861 A JP H0756861A
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Abstract

(57)【要約】 （修正有） 【目的】 特に多量の並列プロセッサの場合、及び濃密
に内部接続されたシステムにおいて多くの利点を提供す
る。 【構成】 個々の論理素子とメモリ素子はプリント回路
カード基板２５上にある。これらのプリント回路カード
基板２５は、回路化フレキシブル基板の積層部４１から
外部に延びている回路化フレキシブル基板に接続され
る。相互通信は積層部４１で実行されるスイッチ構造体
によって与えられる。回路化フレシキブル回路２１の各
端部にプリント回路カード基板２５が各１つ、複数の回
路化フレキシブル基板に接続される。中央積層部プロセ
ッサとメモリ間の相互接続、並びに通信のためのＸＹ面
とＺ軸を与える。データ線、アドレス線などを有するプ
レーナ回路は、回路化フレックスを介して接続され、中
央積層部のＺ軸回路を介して他のフレックスの層と通信
する個々のプリント回路カード基板２５上にある。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は並列プロセッサに関し、
特にプロセッサ、メモリ並びにプロセッサ素子とメモリ
素子を搭載する専用のプリント回路カード基板などの、
複数のプリント回路カード基板を有する並列プロセッサ
に関する。プリント回路カード基板は、フレキシブル回
路などの複数の回路化フレキシブル・ケーブル基板に取
付けられ、相互接続される。フレキシブル回路などの回
路化フレキシブル・ケーブル基板は、分離されたプリン
ト回路カード基板を中央積層部を介して接続する。この
中央積層部はプロセッサ間、メモリ間、プロセッサ素子
とメモリ素子間及びバスを介してのプロセッサとメモリ
の内部相互接続を行い、及び積層部を経て、フレキシブ
ル回路からフレキシブル回路に延びるバイアとスルー・
ホールを介して通信を行う手段である、層の間のＺ軸を
提供する。
【０００２】
【従来の技術】並列プロセッサは、同じプログラムで互
いに協力可能な複数の互いに分離したプロセッサを有す
る。並列プロセッサは、多重命令多重データ（ＭＩＭ
Ｄ）と単一命令多重データ（ＳＩＭＤ）の設計に分類で
きる。
【０００３】多重命令多重データ（ＭＩＭＤ）の並列プ
ロセッサは、多数のメモリ・チップとメモリ階層でサポ
ートされる高速のマイクロプロセッサによって特徴づけ
られる個々の処理ノードを持つ。高性能中間ノード通信
コプロセッサ・チップは、他のマイクロプロセッサに対
して通信リンクを与える。各プロセッサ・ノードは、メ
ッセージ伝達機能である標準化ライブラリを通してアプ
リケーション・レベルで交信してオペレーティング・シ
ステム・カーネルを実行させる。ＭＩＭＤの並列プロセ
ッサにおいて、共用型及び分散型の両方のメモリ・モデ
ルがサポートされる。
【０００４】単一命令多重データ（ＳＩＭＤ）の並列プ
ロセッサは、単一の制御装置の制御を受け、相互通信装
置によって接続された複数の個々のプロセッサ素子を有
する。ＳＩＭＤマシンは、下記条件によって指定される
アーキテクチャを持つ。 １．マシンの演算処理素子の数。 ２．制御装置によって直接実行される命令の数。上記命
令数はスカラ命令とプログラム・フロー命令を含む。 ３．並列実行の全プロセッサ素子に対する制御装置によ
る命令同報通信の数。これはプロセッサ素子内のデータ
全体にかかわる能動プロセッサ素子によって実行され
る、算術、論理、データ経路指定、マスキング並びにロ
ーカル・オペレーションを含む。 ４． 各マスクがプロセッサ素子の設定を割込み可能及
び割込み不可能なサブセットに分割するマスキング方式
の数。 ５．プロセッサ素子間の通信における相互接続ネットワ
ークにおいて設定されるパターンを指定するデータ経路
指定機能の数。
【０００５】ＳＩＭＤプロセッサは、何百もの固定小数
点データ・フローをサポートするために多数の特殊化さ
れたサポート・チップを持つ。命令は個々のノードの外
部から着信し、分散型メモリがサポートされる。
【０００６】並列プロセッサは、プロセッサとプロセッ
サ、プロセッサとメモリ間の通信のために、複雑且つ精
巧な相互通信ネットワークを必要とする。相互接続ネッ
トワークのトポロジは、静的或いは動的であることがで
きる。静的ネットワークは、プログラム実行中に変化し
ないポイントからポイントへの直接接続を形成する。動
的ネットワークは、並列プロセッサで実行中のプログラ
ムの通信必要条件に合致するように動的に再構成できる
交換チャネルで実行する。
【０００７】動的ネットワークは、多目的アプリケーシ
ョン並びに汎用アプリケーションに特に好まれる。動的
ネットワークは、プログラム要求に基づく通信パターン
を実行できる。動的ネットワーキングは、１つ以上のバ
ス・システム、多段式相互通信ネットワーク、クロスバ
ー・スイッチ・ネットワークによって与えられる。
【０００８】全ての並列プロセッサ、特に動的ネットワ
ークに重要なのは、相互接続回路のパッケージングであ
る。特に相互接続は、高速切換え、低信号減衰、低クロ
ストーク、低雑音を備えていなければならない。
【０００９】
【発明が解決しようとする課題】本発明は並列プロセッ
サに関し、特にプロセッサ、メモリ並びにプロセッサ素
子とメモリ素子を搭載する専用のプリント回路カード基
板などの、複数のプリント回路カード基板を有する並列
プロセッサに関する。プリント回路カード基板は、フレ
キシブル回路などの複数の回路化フレキシブル基板に取
付けられる。回路化フレキシブル基板は、比較的リジッ
ドな中央積層部を介して、分離されたプリント回路カー
ド基板を接続する。この中央積層部は、プロセッサ間、
メモリ間、プロセッサ素子とメモリ素子間、バスを経由
してのプロセッサとメモリの相互接続、及び通信のため
のＺ軸手段などの手段を提供する。
【００１０】並列プロセッサ・システムは、マイクロプ
ロセッサ及び複数のメモリ・モジュールなどの複数の分
離したプロセッサを有する。プロセッサとメモリは、Ｓ
ＩＭＤ、ＭＩＭＤなどの複数の相互接続トポロジの１つ
に配置できる。
【００１１】メモリ・モジュールとマイクロプロセッサ
は、ハイパーキューブの環状ネットワークのような様々
なトポロジを通して通信する。ただし、これは具体例で
あって他の方式を制限するものではない。これらの素子
間の通信形態は、様々な種類の物理的具体化がある。本
明細で述べる本発明の方法では、個々の論理素子及びメ
モリ素子はプリント回路カード基板上にある。これらの
プリント回路カード基板は、個々の回路化フレキシブル
基板の比較的リジッドな回路化された積層部から外部に
延びる回路化フレキシブル基板に順序よく取付け或いは
接続される。相互通信は積層部で実行されるスイッチ構
造体を通して与えられる。このスイッチ構造体は、各マ
イクロプロセッサを並列プロセッサの他の個々のマイク
ロプロセッサ、並びに個々のメモリ・モジュールに接続
し、図１で示される物理的構造、及び図２で示される論
理的構造及び電気的構造を有する。
【００１２】特に電気的構造及び論理的構造の好ましい
物理的具体例が図１に多層スイッチ構造体として示され
ている。このスイッチ構造体は、各装置または対の装
置、すなわち、個々のマイクロプロセッサ、メモリ・モ
ジュールまたはマイクロプロセッサ素子及びメモリ素子
のそれぞれに対するフレキシブル回路２１の独立した層
を備える。データ線、アドレス線及び制御線を有するプ
レーナ回路は、個々のプリント回路カード基板２５にあ
り、フレキシブル回路２１を介して接続され、図１に示
される中央積層部であるフレキシブル回路２１のＺ軸回
路（バイア及びスルー・ホール）を介してフレックスの
他の層と交信する。図２にバス構造が示され、単一のバ
ス、例えば、データ・バスにはＡバス、Ｂバス或いはＯ
バスが有り、複数のメモリ装置がバスを経てＯＲゲート
によって表される４個のプロセッサに接続されている。
アドレス・バス、アドレス・デコーディング・ロジッ
ク、読出し／書込みロジックは図示されていない。ＯＲ
ゲートによって表される並列プロセッサ部、ＯＲゲート
への入力部、ＯＲゲートからの出力部は、積層化フレッ
クス構造体の積層部４１によって支えられる。
【００１３】
【課題を解決するための手段】構造的に並列プロセッサ
・パッケージ１１は、複数のプリント回路カード基板２
５に搭載されたマイクロプロセッサ集積回路チップ２９
ａのような、複数の集積回路チップ２９を有する。例え
ば、本発明の並列プロセッサ・パッケージ１１は、第１
のマイクロプロセッサ集積回路チップ２９ａを搭載する
第１のプロセッサ集積回路のプリント回路カード基板２
５と、第２のマイクロプロセッサ集積回路チップ２９ａ
を搭載する第２のプロセッサ集積回路のプリント回路カ
ード基板２５とを有する。
【００１４】複数のメモリ集積回路チップ２９ｂは互い
に相似性の構造体であり、並列プロセッサ・パッケージ
１１は複数のプリント回路カード基板２５に搭載された
複数のメモリ集積回路チップ２９ｂを有する。プロセッ
サ・チップの構造が同じである本発明の並列プロセッサ
・パッケージ１１は、第１のメモリ集積回路チップ２９
ｂを搭載する第１のメモリ集積回路のプリント回路カー
ド基板２５と、第２のメモリ集積回路チップ２９ｂを搭
載する第２のメモリ集積回路のプリント回路カード基板
２５を有する。
【００１５】機械的相互接続、電気的相互接続は、複数
のフレキシブル回路２１によって、異なるプリント回路
カード基板２５に搭載された集積回路チップ２９間で行
われる。これらの各々のフレキシブル回路２１は、信号
相互接続回路の接合部２１１、プリント回路カード基板
２５を支えるための端末部２１３、並びに接合部２１１
と端末部２１３との間にあるフレキシブル回路の拡張部
２１２とを有する。信号相互接続回路の接合部２１１
は、Ｚ軸回路においてＸ−Ｙのプレーナ回路２１４、並
びにバイア２１５とスルー・ホール２１７を有する。
【００１６】フレキシブル回路２１は、その信号相互接
続回路の接合部２１１で積層化されている。この相互接
続回路の接合部は、個々のフレキシブル回路２１の積層
で作られ、Ｘ軸、Ｙ軸、Ｚ軸の信号相互接続部をマイク
ロプロセッサ集積回路チップ２９ａとメモリ集積回路チ
ップ２９ｂとの間に有する。フレキシブル回路２１は物
理的に積層化され、信号相互接続回路の接合部２１１
と、それから離れた位置にある端末部２１３は電気的接
続が行われる。
【００１７】本発明では個々のフレキシブル回路２１
は、独立したサブアセンブリである。これらのサブアセ
ンブリは、少なくとも１つの内部電源コアの電源面２２
１と、少なくとも１つの信号コアの信号面２２２、及び
これらの間に誘電体２２３の層を挟んだ積層部である。
誘電体２２３は、３．５より低い誘電率を持つ高分子誘
電体である。この高分子誘電体の材料にはポリイミド、
または過フルオロカーボン・ポリマ、または好ましい具
体例では高分子誘電体から成る複数フェーズ複合物など
がある。複数フェーズ複合物の誘電体は低誘電率を有
し、複合物内に膨らんで拡散する低い熱膨張係数を持つ
材料を有する。複合物は３．５より低い誘電率がよく、
好ましくは３．０より低く、特に好ましい実施例では
２．０より低いのがよい。これは低誘電率且つ低熱膨張
係数の充填材で充填された低誘電率の過フルオロカーボ
ン・ポリマのマトリックスの使用によって得られる。過
フルオロカーボン・ポリマは、過フルオロエチレン、過
フルオロアルコキシ及びこれらの共重合体から成るグル
ープから選ばれる。拡散させられる低誘電率の材料は、
低誘電率、低熱膨張係数を持つ微粒子の充填材である。
典型的な低誘電率の微粒子である充填材は、シリカ粒
子、シリカ球、空洞シリカ球、酸化アルミニウム、アル
ミニウム窒化物、ジルコニウム酸化物、チタン酸化物な
どから成るグループから選ばれる。
【００１８】電源コアの電源面２２１は、銅箔、モリブ
デン箔、または「ＣＩＣ」（銅−アンバー−銅）積層箔
であることができる。フレキシブル回路２１は、１Ｓ１
Ｐ（１つの信号面、１つの電源面）フレキシブル回路、
２Ｓ１Ｐ（２つの信号面、１つの電源面）フレキシブル
回路、または２Ｓ３Ｐ（２つの信号面、３つの電源面）
フレキシブル回路であることができる。
【００１９】フレキシブル回路２１は、その両端にプリ
ント回路カード基板２５を取付けるための２つの端末部
２１３、または唯一１つの端部にプリント回路カード基
板２５を取付けるための単一の端末部２１３の何れかを
有することができる。唯一１つの端部にプリント回路カ
ード基板２５を取付けるフレキシブル回路２１を採用す
る場合、唯一１つの端部に端末部２１３を各々が有する
対のフレキシブル回路２１は積層化され、積層化された
信号相互接続回路の接合部２１１は重複させられるが、
しかし、端末部２１３とフレキシブル回路の拡張部２１
２は、並列プロセッサ・パッケージの信号相互接続回路
の積層部４１の両端部から外部に延びる。
【００２０】本発明の好ましい実施例では、バイアと信
号トレースの密度は、積層信号相互接続の積層部４１に
おいて階層的である。すなわち碁盤目のバイアは信号相
互接続の積層部４１内において目が粗く（低回路化密
度）、回路化パネルの上部及び下部の外部トレースから
内部回路化パネルの内部トレースに連絡される。すなわ
ち、集積回路チップから離れるにつれて配線密度は次第
に薄く、すなわち目が粗くなる。本発明の本実施例にお
いて、並列プロセッサ・パッケージ１１は、幅が狭いま
たは広い２種類の信号線を有する。すなわち、短い距離
の相互接続における高密度回路に対する幅の狭い信号
線、並びに長い距離の相互接続における低損失の幅の広
い信号線とである。勿論、本発明の好ましい実施例にお
けるインピーダンスは、高性能を提供するために並列プ
ロセッサ・パッケージ１１内で整合されることに理解さ
れたい。
【００２１】本発明の好ましい実施例によると、プリン
ト回路カード基板２５とフレキシブル回路２１の端末部
２１３との接続は、樹状のＰｄによって与えられる。
【００２２】本発明の実施例によると、信号相互接続回
路の接合部２１１でのフレキシブル回路２１のパッドと
パッドとの接合に使用される、はんだ合金手段の組成は
均質の場合に、誘電体材料の１次転移温度より高い最終
融点、並びに誘電体材料の１次転移温度より低いシステ
ム共融温度を持つ。これはシステム共晶において金成分
の多い組成を有する一連のＡｕ層とＳｎ層であることが
でき、上記合金は約２８０℃のシステム共融温度、並び
に約４００℃、好ましくは約５００℃より高い均質の合
金融点を持つ。
【００２３】
【実施例】ここで説明する本発明の内容は、並列プロセ
ッサ１と複数の集積回路チップ２９とを有する並列プロ
セッサ・パッケージ１１に関する。集積回路チップ２９
は、例えば後で説明するフレキシブル回路２１の積層部
４１を介して接続され、プリント回路カード基板２５に
搭載された、好ましくは高度なマイクロプロセッサ集積
回路チップ２９ａ並びにメモリ集積回路チップ２９ｂで
ある。同類の構造体を組立てる、その構造と方法は、並
列プロセッサ、個々のフレックス・コネクタ上のメモリ
・バンクまたは分別メモリ・バンクでのバンク切換えメ
モリ及び濃密に内部接続されたネットワークにおけるフ
レックス・ケーブルとフレックス・ケーブルとの接続に
おいて有用である。
【００２４】高度のマイクロプロセッサ、例えばパイプ
ライン・システムのマイクロプロセッサ及びＲＩＳＣ
（reduced instruction set computer）のマイクロプロ
セッサは、チップ・レベルの集積化及びチップ・レベル
の回路密度化を著しく増加させた。やがて、これらの高
度のマイクロプロセッサは、パッケージの低レベルのマ
イクロプロセッサとの接続において、密度の濃い配線と
相互接続数の増大を必要とさせた。更に高度のマイクロ
プロセッサが多重プロセッサ構成、すなわち、ＳＩＭＤ
及びＭＩＭＤのような並列プロセッサと組合わされる場
合、性能、論理密度、メモリ密度、Ｉ／Ｏパッケージン
グを含む回路密度のこれら全てにおいて更に高レベルが
必要とされる。
【００２５】本発明の基本構造である並列プロセッサ・
パッケージ１１、例えば、ＳＩＭＤまたはＭＩＭＤであ
る並列プロセッサは、積層スイッチ構造体である積層部
４１を介して互いに交信する複数のマイクロプロセッサ
集積回路チップ２９ａと複数のメモリ集積回路チップ２
９ｂとから組立てられる。この積層スイッチ構造体は並
列プロセッサ１において、個々のマイクロプロセッサ集
積回路チップ２９ａを互いに接続、更にそれぞれのメモ
リ集積回路チップ２９ｂと接続させ、図２で示されるよ
うに論理的構造、電気的構造を有する。
【００２６】積層スイッチ構造体：本発明の並列プロセ
ッサ・パッケージ１１は、キャリア、コネクタ及びＩ／
Ｏを単一のパッケージに統合する。単一のパッケージ
は、分離している複数のフレキシブル回路２１間でＺ軸
の信号と電源を接続するための、キャリア・クロス・セ
クションの積層部４１を有し、その形成のためにまとめ
て積層されて組込まれる、多重回路であるフレキシブル
回路２１を有する。分離したサブアセンブリを図１０に
示す。
【００２７】並列プロセッサ・パッケージ１１の物理的
具体化は、膨大な並列プロセッサ・システムの現プリン
ト回路カード基板技術を改良し、高密度配線のプリント
回路カード基板技術を利用して高性能、且つ低コストの
利点を提供する。中央スイッチ、或いはリジッド部と称
する積層部４１と、外部に延びるフレキシブル回路２１
（メモリ集積回路チップ２９ｂと論理モジュールである
マイクロプロセッサ集積回路チップ２９ａとを支えるプ
リント回路カード基板２５への接続機構）の両方は、ク
ロス・セクションのようなプリント回路カード基板、及
び低誘電率である高分子の基板によって特徴づけられ
る。
【００２８】この電気的構造体、論理的構造体の物理的
具体化には、図１で示される多層の積層スイッチ構造体
も含まれる。上記スイッチ構造体は、個々のプリント回
路カード基板２５に対して、分離された層であるフレキ
シブル回路２１を与える。各々のプリント回路カード基
板２５は、マイクロプロセッサ集積回路チップ２９ａ、
メモリ集積回路チップ２９ｂ、Ｉ／Ｏ、並びにマイクロ
プロセッサ素子及びメモリ素子を支える。データ線、ア
ドレス線、制御線などを有するプレーナ回路２１４はフ
レキシブル回路２１上にあり、中央部の積層部４１のバ
イア２１５及びスルー・ホール２１７を介して他の層の
フレキシブル回路２１と通信する。
【００２９】積層フレックス設計は、並列プロセッサ・
パッケージ１１から例えば２５０００もの多数のＩ／Ｏ
をもたらし、単一のパネルから外部に延びる独立したフ
レックス・ケーブルの製作、位置合わせ及び接合などの
必要性を排除する。従来のプレーナ・パネルは、本発明
の統合された軟／硬／軟、または硬／軟のケーブルの接
続性に対して、何倍もの大きい形状である。
【００３０】中央積層スイッチ部で接合されたフレック
ス・カード・キャリア：本発明の並列プロセッサ・パッ
ケージ１１は、積層中央スイッチすなわちスイッチ部で
ある積層部４１と、そこから外部に延びるフレキシブル
回路２１とを接合し、末端にプリント回路カード基板２
５を有し、その上に集積回路チップ２９として統合され
た回路素子であるマイクロプロセッサ集積回路チップ２
９ａとメモリ集積回路チップ２９ｂとを搭載する。
【００３１】今まではフレックス・ケーブルとフレック
ス・キャリアは、１つまたは２つの面、すなわちキャリ
アの上面または上面と下面に統合されて取付けられてい
た。しかしながら、本発明ではフレキシブル回路２１
は、複数にスタックされた１つの積層部のフレキシブル
回路２１として、中央スイッチまたはキャリア構造体に
統合化されている。中央領域の接合部２１１において、
フレキシブル回路２１の選択された積層の領域では、リ
ジッド積層キャリアである積層部４１が形成される。こ
の積層領域の積層部４１は、複数のフレキシブル回路２
１間にＺ軸の回路線を有する。
【００３２】フレキシブル回路２１の個々の層は内部伝
導体、すなわち、内部の電源面２２１と内部の信号面２
２２とを有する。更に高Ｉ／Ｏ密度、高配線密度並びに
高回路密度による範囲の狭い寸法許容差に対応するため
に、個々のサブアセンブリの熱膨張係数（ＣＴＥ）を慎
重に管理することが必要である。ＣＴＥの管理は誘電体
２２３の層が積層するモリブデン箔、または銅／アンバ
ー／銅箔などの、適切なＣＴＥを持つ内部の金属伝導体
である電源面２２１を使用することによって果たされ
る。
【００３３】中央積層セクションの積層部４１から外部
に延びるフレキシブル回路２１と、バイア２１５とスル
ー・ホール２１７との組合わせは、回路化フレックスが
これらの穴を通って分離された層であるフレキシブル回
路２１と電気的接続を行うための配線拡張が容易とな
り、チップ・キャリアにかかわるフートプリント数を減
らすことができる。
【００３４】この構造は、並列プロセッサ、特に多量の
並列プロセッサの場合、及び濃密に内部接続されたシス
テムにおいて多くの利点を提供する。他の利点として、
更に小型のチップ・キャリアが可能であり、拡張の容易
性、信号伝送長さの減少、チップ・キャリアとフレック
ス間の接合の不連続性の減少、チップ・キャリアとフレ
ックスの単一の構成要素による信頼性の改良などがあ
る。
【００３５】並列プロセッサ・パッケージの設計は、全
てが垂直（Ｚ軸）接続であることが必要とされ、これは
接合合金の結合によって得られる。例えばＡｕ／Ｓｎ
と、過フルオロポリマのような有機誘電体とを瞬間液相
接合して積層回路パネルとし、一方で、パネルのフレキ
シブル回路２１の外部に延びる端部の拡張部２１２と端
末部２１３は接合されないので、これらは回路化フレッ
クス・ケーブルとして機能することになる。この柔軟性
すなわち屈曲性が、プリント回路カード基板２５と積層
部４１とを互いに遠隔に置くことを可能とする。
【００３６】積層パネルの設計と製作において直面した
１つの問題は、接合領域の接合部２１１、並びに接合部
２１１から離れた位置にある拡張部２１２において、必
要な垂直（Ｚ軸）の接続性を持たせ、フレキシブル回路
２１の固定されない部分の端末部２１３に接続されるプ
リント回路カード基板２５の必要なチップ個体群と回路
化のために、積層パネルを外部に対して十分に長いフレ
ックス・ケーブル・アセンブリに製作することであっ
た。
【００３７】本発明の好ましい実施例によると、パッケ
ージは中央部の積層部４１から隔離されたフレキシブル
回路２１を有するように設計される。すなわち、フレキ
シブル回路２１は中央部の積層部４１で重複するが、し
かし、図３と図４で示されるように、交差するフレキシ
ブル回路２１は、パッケージの中央部の積層部４１の反
対側から外部に対して延びることができる。サブアセン
ブリのフレキシブル回路２１は、第１の対のフレキシブ
ル回路２１がパッケージの一方から外部に延び、第２の
対のフレキシブル回路２１が中央部の積層部４１の反対
側から外部に延びるように組立てられる。代わりにサブ
アセンブリは図３と図４で示されるように、第１のフレ
キシブル回路２１が並列プロセッサ・パッケージ１１の
一方から外部に延び、第２のフレキシブル回路２１が中
央部の反対側から外部に延びるように組立てられる。
【００３８】特殊化されたカード基板：本発明の並列プ
ロセッサ・パッケージは、フレシキブル素子上に様々な
組合わせの素子の搭載を可能とする。特にフレシキブル
回路の端末に置かれたプリント回路カード基板は、従来
のプレーナ・マザーボードの拡張スロットに取付けられ
たプリント回路カード基板と同類である。フレシキブル
回路の端部にあるカード基板は、高度なＩ／Ｏ微細リー
ド・ピッチＴＡＢなどのテープ自動接合（ＴＡＢ）を含
むことができる。
【００３９】他では、微細ピッチ・プラスチック及びセ
ラミック面搭載パッケージなどの面搭載回路を利用でき
る。
【００４０】また、高Ｉ／Ｏ域アレイはんだボール接続
方式も使用できる。このような高Ｉ／Ｏ域アレイはんだ
ボール接続チップは、カード上に搭載され、やがてフレ
キシブル・ケーブルに搭載されることになる。
【００４１】本発明の他の実施例では、基板上にチップ
を接着して相互接続する方法が使用できる。
【００４２】代わりのフレックス構造：本発明の好まし
い実施例では、並列プロセッサ・パッケージの積層部４
１は全て、接合合金の結合によって得られる垂直（Ｚ
軸）接続を有する。接合合金の結合は、例えば、Ａｕ／
Ｓｎの瞬間液相結合、及びＰＦＡなどの有機誘電体の接
着結合で得られ、回路化フレックス・パネルを重ねた積
層部を形成するが、しかしながら、プリント回路カード
基板を取付けるためのパネルの端部は結合されないの
で、これらがフレックス・ケーブルとして機能すること
になる。
【００４３】統合化されたパネルの設計と製作において
直面した問題は、積層部における必要な垂直（Ｚ軸）の
接続性、並びに必要なチップの個体群と、積層領域から
隔離された拡張性とをもたらすための、十分に長いフレ
ックス・ケーブルを有する統合化されたフレックス・パ
ネルを製作することである。
【００４４】本発明の好ましい実施例によるとパッケー
ジは、図３と図４で示されるように、パッケージの積層
部の反対側から外部に延びる一連のフレックス・ケーブ
ルで作られる。すなわち、フレックス・ケーブルはパッ
ケージの積層部で重複できるが、しかし、図３で示され
るように、交差するフレックス・ケーブルはパッケージ
の中央部の反対側から外部に対して延びる。サブアセン
ブリは図３で示されるように、第１の対のフレックス・
ケーブルがパッケージの一方から外部に延び、第２の対
のフレックス部が中央部の反対側から外部に延びるよう
に組立てられる。
【００４５】代わりにサブアセンブリは、第１のフレッ
クス・ケーブルがパッケージの一方から外部に延び、第
２のフレックス部が中央部の反対側から外部に延びるよ
うに組立てられる。
【００４６】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００４７】（１）複数のプロセッサ集積回路チップ、
複数のメモリ集積回路チップ並びにこれらの間の信号相
互接続回路手段を有する並列プロセッサであって、 ａ．第１のプロセッサ集積回路チップを搭載した第１の
プロセッサ集積回路のプリント回路カード基板と、 ｂ．第２のプロセッサ集積回路チップを搭載した第２の
プロセッサ集積回路のプリント回路カード基板と、 ｃ．第１のメモリ集積回路チップを搭載した第１のメモ
リ集積回路のプリント回路カード基板と、 ｄ．第２のメモリ集積回路チップを搭載した第２のメモ
リ集積回路のプリント回路カード基板と、 ｅ．複数の分離されたフレキシブル回路とを有し、更
に、 ｉ）Ｚ軸回路において、Ｘ−Ｙプレーナ回路、バイア、
スルー・ホールとを有する信号相互接続回路部と、 ｉｉ）プリント回路カード基板を接合するための手段を
有する端末部と、 ｉｉｉ）上記信号相互接続回路部と上記端末部間にフレ
キシブル回路部とを有し、 ｆ．信号相互接続回路本体部はプロセッサ集積回路チッ
プとメモリ集積回路チップ間にＸ軸、Ｙ軸、Ｚ軸の信号
相互接続を有し、信号相互接続回路部において上記フレ
キシブル回路の積層部を有し、上記フレキシブル回路
は、信号相互接続回路部で物理的且つ電気的に接続さ
れ、且つ端末部で分離されて積層化され、１対のフレキ
シブル回路のそれぞれは、唯一１つの端部で端末部を有
し、１）フレキシブル回路の１つの信号相互接続回路部
は、並列プロセッサの信号相互接続回路本体部の隣接す
るフレキシブル回路の信号相互接続回路部に重なり、
２）端末部はプリント回路カード基板に接合するための
手段を有し、信号相互接続回路部と上記隣接するフレキ
シブル回路の１つとの間のフレキシブル回路部は、信号
相互接続回路本体部の１つの側から外部に延び、３）更
に、端末部はプリント回路カード基板に接合するための
手段を有し、信号相互接続回路部と隣接するフレキシブ
ル回路の端末部との間のフレキシブル回路部は、並列プ
ロセッサの信号相互接続回路本体部の反対側から外部に
延びる、並列プロセッサ。 （２）個々のサブアセンブリは、少なくとも１つの内部
電源コア、少なくとも１つの信号コア、並びに間に挟ま
れる誘電体の層で構成される積層部を有する、上記
（１）記載の並列プロセッサ。
【００４８】
【発明の効果】この構造は、並列プロセッサ、特に多量
の並列プロセッサの場合、及び濃密に内部接続されたシ
ステムにおいて多くの利点を提供する。他の利点とし
て、更に小型のチップ・キャリアが可能であり、拡張の
容易性、信号伝送長さの減少、チップ・キャリアとフレ
ックス間の接合の不連続性の減少、チップ・キャリアと
フレックスの単一の構成要素による信頼性の改良などを
提供できる。
【図面の簡単な説明】
【図１】本発明の並列プロセッサ・パッケージの機構及
び構造上の機能の概要を示す図である。
【図２】本発明のパッケージで実行されるバス構造体の
バスの１つを示す、簡略化された概要図である。
【図３】フレックス・ケーブルが互いに離れている本発
明の実施例を示す図である。
【図４】回路部で他のフレックス・ケーブル上に重ねら
れた２つのフレックス・ケーブルを示す図である。
【符号の説明】
１ 並列プロセッサ １１ 並列プロセッサ・パッケージ １３ 中央積層部 ２１ フレキシブル回路 ２５ プリント回路カード基板 ２９ 集積回路チップ ２９ａ マイクロプロセッサ集積回路チップ ２９ｂ メモリ集積回路チップ ４１ 積層部 ２１１ 接合部 ２１２ 拡張部 ２１３ 端末部 ２１４ プレーナ回路 ２１５ バイア ２１６ パッド ２１７ スルー・ホール ２２１ 電源面 ２２２ 信号面 ２２３ 誘電体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 Ｈ０１Ｌ 23/52 Ｃ 8832−4Ｍ 27/04 Ｕ (72)発明者 ジェームス・リチャード・ルーミス アメリカ合衆国13905、ニューヨーク州ビ ンガムトン、レロイ・ストリート 133

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】複数のプロセッサ集積回路チップ、複数の
    メモリ集積回路チップ並びにこれらの間の信号相互接続
    回路手段を有する並列プロセッサであって、 ａ．第１のプロセッサ集積回路チップを搭載した第１の
    プロセッサ集積回路のプリント回路カード基板と、 ｂ．第２のプロセッサ集積回路チップを搭載した第２の
    プロセッサ集積回路のプリント回路カード基板と、 ｃ．第１のメモリ集積回路チップを搭載した第１のメモ
    リ集積回路のプリント回路カード基板と、 ｄ．第２のメモリ集積回路チップを搭載した第２のメモ
    リ集積回路のプリント回路カード基板と、 ｅ．複数の分離されたフレキシブル回路とを有し、更
    に、 ｉ）Ｚ軸回路において、Ｘ−Ｙプレーナ回路、バイア、
    スルー・ホールとを有する信号相互接続回路部と、 ｉｉ）プリント回路カード基板を接合するための手段を
    有する端末部と、 ｉｉｉ）上記信号相互接続回路部と上記端末部間にフレ
    キシブル回路部とを有し、 ｆ．信号相互接続回路本体部はプロセッサ集積回路チッ
    プとメモリ集積回路チップ間にＸ軸、Ｙ軸、Ｚ軸の信号
    相互接続を有し、信号相互接続回路部において上記フレ
    キシブル回路の積層部を有し、上記フレキシブル回路
    は、信号相互接続回路部で物理的且つ電気的に接続さ
    れ、且つ端末部で分離されて積層化され、１対のフレキ
    シブル回路のそれぞれは、唯一１つの端部で端末部を有
    し、１）フレキシブル回路の１つの信号相互接続回路部
    は、並列プロセッサの信号相互接続回路本体部の隣接す
    るフレキシブル回路の信号相互接続回路部に重なり、
    ２）端末部はプリント回路カード基板に接合するための
    手段を有し、信号相互接続回路部と上記隣接するフレキ
    シブル回路の１つとの間のフレキシブル回路部は、信号
    相互接続回路本体部の１つの側から外部に延び、３）更
    に、端末部はプリント回路カード基板に接合するための
    手段を有し、信号相互接続回路部と隣接するフレキシブ
    ル回路の端末部との間のフレキシブル回路部は、並列プ
    ロセッサの信号相互接続回路本体部の反対側から外部に
    延びる、並列プロセッサ。
  2. 【請求項２】個々のサブアセンブリは、少なくとも１つ
    の内部電源コア、少なくとも１つの信号コア、並びに間
    に挟まれる誘電体の層で構成される積層部を有する、請
    求項１記載の並列プロセッサ。
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