JPH0754343B2 - 集積回路 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は集積回路に関し、特に記憶素子であるフリップ
フロップ（以下、FFと称する）によりスキャンパスを構
成し得るようにされた集積回路に関する。

従来技術 従来のこの様な集積回路の例を第３、４図に示す。先
ず、第３図に示した集積回路について説明する。図にお
いて、FF1〜５は対応データ入力をクロック入力22のク
ロックタイミングにより取込んで格納し、データ出力へ
導出する記憶素子であり、スキャンモード入力21により
スキャンモード指令があるときには、スキャンパスを構
成し、スキャンイン23からのデータをクロックタイミン
グにより順次シフトしつつスキャンアウト25へ出力する
ものである。

データ入力11〜15のうち、データ入12〜14は反転入力を
可能とするデータ入力となっており、識別入力24が
「１」のときには反転データ［負論理で動作する回路に
用いられるデータ（以下、負論理のデータとする）］が
データ入力12〜14へ入力される。識別入力24が「０」の
ときにはそのままのデータ入力が印加される。

スキャンモード入力21がスキャンモードを指示していな
いノーマル状態では、各FF1〜５は、データ入力11〜15
の各データをクロックパルスに従って取込むが、識別入
力24が「１」の場合にはFF2〜４のみは対応データ入力1
2〜14の反転回路６〜８による反転データを取込む。

これ等反転回路６〜８は識別入力24に「１」が入力され
ているとき、（すなわち、データ入力12〜14に反転デー
タが入力されているとき）、この識別入力とデータ入力
との排他的論理和をとってデータ入力12〜14の反転デー
タを出力する。データ入力12〜14に印加された反転デー
タは、対応する反転回路６〜８により正論理で動作する
回路に用いられるデータ（以下、正論理のデータとす
る）とされ、よって正論理のデータが対応するFF2〜４
へ格納される。

よって、この集積回路は入力データが正論理のデータま
たは負論理のデータのどちらの場合でも、全く同じ動作
をすることが可能となっているのである。

第４図の従来例では、FF2〜４の出力側に反転回路６〜
８を配置したものであり、他の構成は第３図の例と同一
であって同等部分は同一符号により示されている。すな
わち、第３図の回路がFFの入力側で反転回路を用いて正
論理のデータに戻しているのに対し、第４図の回路では
FFの出力側で正論理のデータに戻している。

第３図の集積回路においてはFFの入力側に反転回路を構
成しているため、他の集積回路からの伝搬遅延時間が大
きくなり、最近の高速クロックサイクルの高速化の障害
となっている。

一方、第４図の集積回路はFFの出力側に反転回路を構成
しているため、上記のような欠点はない。しかしなが
ら、その場合、第４図の集積回路ではFFに負論理のデー
タが格納されてしまうこととなり、故障解析やデバッグ
ようにレジスタの格納状態を知りたいときに負論理のデ
ータがそのままレジスタに格納されているとスキャンパ
スを通して出力されるスキャンアウトデータの一部が負
論理のデータとなる。このことはスキャンパスによって
出力されるレジスタの負論理のデータを正論理のデータ
に戻す作業が必要となるため、故障解析やデバックが複
雑で、しかも解析に多くの時間が必要となるという欠点
がある。

発明の目的 本発明の目的は、記憶素子に反転データが格納されてい
ても正論理のデータが格納されているのと同じ動作を保
障しつつ故障解析やデバック時にも正論理のデータがあ
たかも記憶素子に格納されているようにみせることが可
能な集積回路を提供することである。

発明の構成 本発明による集積回路は、通常モード時には対応データ
入力を夫々格納してこれをデータ出力として導出し、ス
キャンモード時にはスキャンパスを構成してスキャンイ
ンにより入力されるデータを順次スキャンしつつスキャ
ンアウトより出力するよう構成されかつ負論理で動作す
る回路に用いられるデータを格納する記憶素子群を前記
スキャンパス内に含む複数の記憶素子と、前記通常モー
ド時に前記記憶素子群からのデータ出力を反転する第１
の反転手段とを有する集積回路であって、前記スキャン
モード時に前記スキャンパス内の前記記憶素子群へのス
キャンインデータを反転する第２の反転手段と、前記ス
キャンパスモード時に前記記憶素子群からのスキャンア
ウトデータを反転する第３の反転手段とを含むことを特
徴とする。

実施例 以下に図面を用いて本発明の実施例について説明する。

第１図は本発明の実施例の回路図であり、第４図と同等
部分は同一符号により示されている。第４図との相違点
は、FF1〜５からなるスキャンパスの１部を構成する連
続したFF2〜４のスキャンイン及びスキャンアウト部に
夫々反転回路10及び９を挿入し、これ等反転回路9,10に
他の反転回路６〜８と同様識別入力24を供給して、この
識別入力24が「１」のときにスキャンデータを反転する
ようにしている。

第２図は第１図の回路の動作を示す図であり、データ入
力12〜14に反転データが供給された場合の例である。従
って、識別入力24には「１」が印加されていることにな
る。第２図における入力データ０〜４は第１図のデータ
入力11〜15に夫々対応して供給されるものであり、正論
理のデータを表わしており、よってデータ入力12〜14に
は負論理のデータが供給されることになる。

以下にこの第２図を参照しつつ第１図の回路の動作を説
明する。

０クロック目には、データ入力11〜15に「A0 A1 A2 A3
A4」が入力されている。１クロック目には、０クロック
目でデータ入力11〜15のデータ「A0 ▲▼ ▲
▼ ▲▼ A4」がFF1〜５に夫々格納される。データ
出力16〜20は、反転回路６〜８によって反転データの格
納されているFFの出力を反転するため、データ「A0 A1
A2 A3 A4」を出力する。これは０クロック目の入力デー
タと一致する。

３クロック目には、２クロック目で入力されていた入力
データ０〜４の「C0 C1 C2 C3 C4」がFF1〜５に「C0 ▲
▼ ▲▼ ▲▼ C4」と格納され、FF1に格
納されている「C0」がスキャンアウト端子25に出力され
る。いま、３クロック目のレジスタの状態を取出すとす
ると、スキャンモード入力端子21に「１」を４クロック
目のクロックパルスが出る前に入力する。

４クロック目には、FF2の格納データ「▲▼」が反
転回路９で「C1」に反転し、FF1に格納され、スキャン
アウト端子25にはFF1に格納された「C1」が出力され
る。FF5の格納データは同様に反転回路10によって反転
されFF4に格納される。

この様に７クロック目までクロックパルスを入力する
と、FF1〜５のレジスタの内容は３クロック目から７ク
ロック目までスキャンアウト端子25に「C0 C1 C2 C3 C
4」と出力される。つまり、２クロック目で入力された
入力データが実際に３クロック目でFF1〜５に格納され
た極性のデータでなく、正論理のデータとしてスキャン
アウト端子25に出力される。

尚、上記実施例においては第４図の従来例に本発明を適
用しているが、第３図の従来例に適用しても良い。この
場合には、反転回路がFFの各入力側にあるために信号伝
搬時間が大となる欠点はあるが、スキャンアウト出力は
正論理のデータとして取出せるという効果はある。

発明の効果 以上説明した様に本発明によれば、FFに反転データが格
納されても正論理のデータが格納されるのと同じ動作を
保障し、かつ故障解析やデバック時にも正論理のデータ
があたかもFFにセットされているようにみせることがで
きるので、解析が容易に行えるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例の回路図、第２図は第１図の回
路の動作を示す内部状態図、第３図及び第４図は従来の
集積回路の例を夫々示す回路図である。 主要部分の符号の説明 １〜５……FF ６〜10……反転回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】通常モード時には対応データ入力を夫々格
   納してこれをデータ出力として導出し、スキャンモード
   時にはスキャンパスを構成してスキャンインにより入力
   されるデータを順次スキャンしつつスキャンアウトより
   出力するよう構成されかつ負論理で動作する回路に用い
   られるデータを格納する記憶素子群を前記スキャンパス
   内に含む複数の記憶素子と、前記通常モード時に前記記
   憶素子群からのデータ出力を反転する第１の反転手段と
   を有する集積回路であって、前記スキャンモード時に前
   記スキャンパス内の前記記憶素子群へのスキャンインデ
   ータを反転する第２の反転手段と、前記スキャンモード
   時に前記記憶素子群からのスキャンアウトデータを反転
   する第３の反転手段とを含むことを特徴とする集積回
   路。