JPH0752826B2 - 遅延回路とその作動方法 - Google Patents

遅延回路とその作動方法

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JPH0752826B2 JP2103249A JP10324990A JPH0752826B2 JP H0752826 B2 JPH0752826 B2 JP H0752826B2 JP 2103249 A JP2103249 A JP 2103249A JP 10324990 A JP10324990 A JP 10324990A JP H0752826 B2 JPH0752826 B2 JP H0752826B2
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、広く信号遅延回路に関し、特に、選択可能か
つ高精度の時間遅れを電子信号に与える、プログラム可
能な遅延線に関する。
B.従来技術 デジタル信号処理システムでは、反復でき、制度の高い
時間遅れ（増分）を生成できるかどうかが重要なポイン
トになることが多い。たとえばVLSI（超大規模集積回
路）の論理回路やメモリ・アレイの検査に用いられる自
動検査装置には、ピコ秒（ps）単位の精度を持ち、選択
可能な時間遅れを生成できることが求められる。
このような検査装置は、200ないし500個に近いかそれ以
上の入出力（I/O）ピンを持つチップの検査に用いられ
る。そのため、上記のような精度の高い信号遅延は、か
なりの数にのぼるI/Oピンに比例して大量に生成しなけ
ればならない。したがって、このような遅れを作り出す
回路は、所定の精度を提供できるだけではなく、大量に
使用できるような実現的、経済的なサイズとコストのも
のでもなければならない。
米国特許第4016511号は、プログラムできる可変長デジ
タル遅延回路を示している。この回路では、クロックを
受ける可変長のシフト・レジスタ遅延素子がデジタル制
御可能なスイッチによって接続されている。スイッチを
制御することによって遅れが制御される。ただしこの回
路には、時間遅れの増分が、レジスタにクロックを与え
る速度に制限されるという欠点がある。さらにこの回路
には、比較的複雑で高価なスイッチング機構が必要であ
る。
米国特許第3781822号は、データの転送速度と順序を変
更する回路を示している。この回路では、複数の段が直
列接続され、各段が一対の平行な遅延経路を持つ。遅延
経路によって時間遅れが異なる。遅延経路の各対の出力
は、異なる経路を通して送信されたデータが所望の順序
で再結合されるように接続されている。各経路の時間遅
れは、調整可能な精密な遅れを与えるようにではなく、
処理済みデータの速度あるいは順序を必要に応じて変更
するように選択される。
米国特許第3526840号は、駆動／タイミング回路を示し
ている。これは複数の段を直列に接続したもので、各段
は並列な一対の経路を持ち、経路によって時間遅れが異
なる。第１の経路はゲートを通る最短遅延経路、第２の
経路はこれより長く、単安定マルチバイブレータを通る
遅延経路である。このような構成では、本発明のような
精密な遅延時間を与えることができない。
米国特許第4737670号は、入力と出力との間で一定の遅
れを生じる回路を示している。この遅れは、温度や電源
電圧などの変動要因によってゲート遅延が変化してもそ
の影響を受けることがない。回路に含まれるリング発振
器は、可変遅延回路と同じ半導体チップ上に形成され
る。リング発振器の周波数は、周期的に測定され、適当
な遅延の選択に用いられる。したがって、リング発振器
の周波数が変わった場合は、遅れを一定に保つために適
当な可変遅延が選択される。この特許の装置は、一定の
遅れを与えるよう設計されており、本発明のようなプロ
グラムおよび選択が可能な遅れを与えるものではない。
米国特許第4504749号は、ある回路で可変遅延を使って
所望の遅れを与える遅延パルス発生回路を示している。
可変遅延は、校正時に発振するよう、帰還ループ内に接
続される。発振周波数が測定され、回路内の遅れが計算
されて所定の遅れと比較される。必要な遅れを与えるた
めに可変遅延を調整する回路が追加されている。また、
所望の遅れを得るため可変遅延を調整する２進検索ルー
チンが提案されている。上述の第4737670号と同じく、
この特許も、正確な単一の遅延を与えるよう校正される
回路を対象としている。
C.発明が解決しようとする問題点 本発明の目的は、改良された遅延回路を提供することに
ある。
本発明の目的は、ナノ秒以下の高精度で時間遅れが生じ
る遅延回路を提供することにある。
本発明の目的は、時間遅れを選択できる前記のタイプの
遅延回路を提供することにある。
本発明の目的は、比較的点数の少ない、入手しやすい部
品を使用する集積回路に実施できる前記のタイプの遅延
回路を提供することにある。
本発明の目的は、周囲温度、電源電圧、製造プロセス変
数などによって生じる内部変動を吸収する際に、簡単に
素早く校正される前記のタイプの遅延回路を提供するこ
とにある。
D.問題点を解決するための手段 本発明による遅延回路の動作方法は、電子信号に所定の
遅れを与えるよう改良されたものであり、遅延回路は、
複数の遅延段と、電子信号を遅延段のなかの選択された
段に向ける手段とから構成され、動作方法は、遅延段の
それぞれに実際に生じる信号遅延を測定するステップ
と、測定ステップで得られた信号遅延を基に、電子信号
が向けられる遅延段を選択するステップとを含む。
本発明による遅延回路は、電子信号に所定の遅れを与え
るものであり、複数の遅延段と、遅延段のなかの選択さ
れた段に電子信号を向ける手段と、遅延段のそれぞれに
実際に生じる信号遅延を測定する手段と、測定ステップ
で得られた現実の信号遅延を基に、電子信号が送られる
遅延段を選択する手段とを含む。
E.実施例 第１図で回路20は、遅れが最小の経路を基準にして、選
択可能な高精度の時間遅れをデジタル／パルス入力の電
子信号に与える。以下、この時間遅れを“付加遅延”と
呼ぶ。
回路20は、直列に接続された５つの段22、24、26、28、
30を含む。各段には、デマルチプレクサ（DEMUX）22Aな
いし30A、最小遅延を持つ第１の経路22Bないし30B、該
最小遅延に別の遅れが追加された第２の経路22Cないし3
0C、および論理ORゲート22Dないし30Dがある。以下で説
明するが、“C"経路22Cないし30Cは、対応する“B"経路
22Bないし30Bと、これらを挟んで対をなしDEMUXとORゲ
ートとの間で並列に接続されている。
DEMUX 22Aは、デジタル・クロック入力信号CLOCKを受
け、この信号を、経路22Bまたは22Cのいずれか選択され
た経路に向けるよう接続される。論理ORゲート22Dは、
経路22B、22Cのそれぞれから出力を受けるよう選択され
る。DEMUX 24Aは、ORゲート22Dの出力を受け、これを、
経路24Bまたは24Cのいずれか選択された経路に向けるよ
う接続される。DEMUX 26A、28A、30Aも同様に、前段か
らORゲートの出力を受け、その信号を、後段の経路のい
ずれか選択された経路に向けるように接続される。
出力DEMUX 32は、ORゲート30Dからの出力信号を受けて
これを駆動するよう接続される。マイクロプロセッサ34
の入力は、少なくとも２つの周期カウンタ（第３図と第
５図）からデータを受けるよう接続され、出力は、以下
に述べるような方法でDEMUXを制御するために、DEMUX 2
2Aないし30Aおよび32のそれぞれに接続される。
第２図は遅延段22の実施例を示す。DEMUX 22Aは４つの
論理ORゲート36、38、40、42から構成される。ゲート36
の入力は、クロック信号CLOCKを受けるよう接続され、
反転出力は、ゲート40、42のそれぞれの第１入力に接続
される。ゲート38の入力は、マイクロプロセッサ34から
の制御信号C1を受けるよう接続され、反転出力は、ゲー
ト40の第２入力に接続され、さらに、非反転出力は、ゲ
ート42の第２入力に接続される。
経路22Bは１つの論理ゲート44からなり、その入力は、
ゲート40の反転出力に接続され、出力はゲート22Dの入
力に接続される。経路22Cは、Ｘ個の直列接続型の論理O
Rゲート46ないし46Xからなり、最初のゲートの入力は、
ゲート42の反転出力に接続される。ゲート46Xの出力
は、Ｙ個の並列接続型のゲート48ないし48Yの各入力に
並列に接続され、かつ、ゲート22Dの第２入力に接続さ
れる。
遅延経路の後段側の遅延段24ないし30は、第２図に示し
説明した遅延段22の実施例と同様の構成であり、“C"遅
延経路の直列、並列接続型ゲートＸ、Ｙそれぞれの個数
だけが違っている。各“C"経路のゲート構成は、後述す
る方法により、所望の信号遅延が得られるように選択さ
れる。
動作時、特に段22の“B"と“C"の遅延経路で用いた記法
で説明すれば、遅延経路22Bは、代表的な時間遅れｄ
（ｎ）を与えるよう構成される。遅延経路22Cは、信号
経路22Bの遅れｄ（ｎ）と2nｘΔ（Δ2n）の合計にほぼ
等しい時間遅れを与えるよう構成される。ここでΔは最
小値（物理的に実現可能な遅延増分）に等しく、ｎは、
所定の最大遅延に応じて選択される２の羃数であり、一
般には回路20の遅延段数に等しい値である（段28、30な
ど、遅れが20xΔである段を除く）。
本発明の実施例で、遅延回路20の各“C"遅延経路22Cな
いし28Cは、Δ遅延の２の羃数倍に等しい付加遅延を含
み、各“C"遅延経路は、互いに２進数の昇順／降順に配
置される。本発明を説明する便宜上、ｎ＝３の段（段2
2）、ｎ＝２の段（段24）、ｎ＝１の段（段26）、ｎ＝
０の段（段28）の４段と、以下に述べる方法で総遅れ量
の精度を高めるために追加されるｎ＝０の段（段30）と
を含む。こうして得られる“C"遅延経路は、当該技術で
は一般にバイナリ・ラダーと呼ばれるものである。
各段の遅れをみると、遅延経路22Cは、経路22Bに対して
23ｘΔ（Δ23）の遅れを含む。遅延回路24Cは、経路24B
に対してΔ22の遅れを含む。同様に、遅延経路26C、28
C、30Cは、それぞれに対応する“B"遅延経路に対してΔ
21、Δ20、Δ′20の遅れを含む。“C"経路に追加される
遅れ（“B"経路に対する）は、後述する方法により、
“B"と“C"の経路の所定のゲート（X/Y個の直列／並列
接続のゲート）を介して与えられる。
本発明を説明する便宜上、ここではゲート44、46など論
理ORゲートは、単一の出力負荷を駆動するとき、約160
ピコ秒（ps）の時間遅れを示すものとする。その場合、
ゲート46などの直列接続型ゲートはそれぞれ、“C"経路
を通る信号の遅延時間を約160ps長くし、大きな遅れ量
を与える。もっと小さい遅れ量を得るためには、ゲート
48などの並列接続ゲートを設ける。これによる経路を通
る信号の遅延時間は約20psと仮定している。
ゲートの遅延時間は、ゲート構造の関数とみられ、本発
明の動作を説明するために示した160ps（直列）と20ps
（並列）から大幅に変化することが考えられる。
さらに、これは本発明の基本であるが、論理ゲートの構
造や接続には制御不可能な変動要素があるため、どのよ
うな論理ゲートも代表値となる正確な遅れ（ここでは直
列接続ゲートで160ps、並列接続ゲートで20psと仮定）
を示すとは考えられない。従来からよく知られているこ
とであるが、外部条件、特に周囲温度や電源電圧の変動
も、ゲートの遅れを変化させる原因となる。
本発明の動作説明の戻り、前述のとおり、回路20は、ｎ
＝４個の遅延段22、24、26、28と別に遅れが最小の20Δ
である遅延段30を持つ構成になっているとする。また、
最小遅延Δは20psが望ましいと仮定する。遅延時間160p
sは、単一の直列接続ゲートまたは複数の並列接続ゲー
トで容易に実現できる。
上述のパラメータにより、“B"経路22Bないし30Bは、典
型的な遅れｄ（３）＝ｄ（２）＝ｄ（１）＝ｄ（０）＝
ｄ′（０）＝160ps（近似値）を示すよう選択される。
このような遅れは、各“B"経路のゲートの個数と接続を
選択することによって設定される。経路22Cのゲート
は、遅れが160ps＋23x20ps＝320psとなるよう接続され
る。経路24Cは、時間遅れが160ps＋22x20ps＝240psとな
るよう構成され、経路26C、遅れが160ps＋21x20ps＝200
psとなるよう構成される。同様に、経路28C、30Cはそれ
ぞれ、最小遅延が160ps＋20x20ps＝180psとなるよう構
成される。
前述のとおり、個々のゲートの遅れには変動があるた
め、各遅延経路は、所望の正確な遅れが得られるよう構
成することはできない。しかし、理論上の計算と、測定
値とを組み合わせることで、“B"、“C"の各遅延経路
は、実用上望ましい遅れに近付けて構成される。
表１は、各“C"遅延段から“B"段の代表的な遅れｄ
（ｎ）＝160psを引いて、経路22Cないし30Cで得られる
理論上の付加遅延を示す。
表１ 経路 理論上の付加遅延 22C 23x20ps＝160ps 24C 22x20ps＝ 80ps 26C 21x20ps＝ 40ps 28C 20x20ps＝ 20ps 30C 20x20ps= 20ps 320ps＝最大付加遅延 上記の考察から分かるとおり、以下に述べる方法でマイ
クロプロセッサ34によってDEMUX 22Aないし30Aを適宜に
制御すれば、遅延回路20は、付加遅延が20psから320ps
の範囲（20ps単位で増加）のパルスを発生することがで
きる。このように選択された遅延すなわち付加遅延は、
経路“B"だけを伝播する遅れの最小なパルスを基準とし
た遅延である。
ただし、回路20は、約20psという非常に細かい増分で付
加遅延を可能にするが、回路20内のどのゲートも、理論
上の正確な遅れを示すと予想することはできない。した
がって、Δ遅延経路22Cないし30Cはそれぞれ、表１に示
した理論上の遅れから多少とも変化することになる。
以下、第３図、第４図とあわせて、遅延回路20で選択可
能な時間遅れをより正確に校正する方法について述べ
る。
第３図で校正回路60は、遅延回路20の動作を校正する。
これにより、実際の付加遅延は、経路22Cないし30Cのそ
れぞれについて測定できる。校正回路60は、理論ORゲー
ト62を含み、その第１の入力は、クロック信号CLOCKを
受けるよう接続され、出力は、遅延回路20の入力に接続
される。遅延回路20の出力は、オプションの低精度遅延
（コース・ディレイ）回路64と、論理ORゲート66の第１
入力の両方に接続される。低精度遅延回路64の出力は、
本発明の入力クロックの倍数であるかなり長い遅延が必
要な場合、集積回路検査装置などのシステム（図示な
し）によって用いられるものである。
ゲート66の第２入力は、校正許可信号CALENABLEを受
け、非反転出力は周期カウンタ68に接続され、反転出力
は、ゲート62の第２入力に戻る。こうして遅延回路20の
入力と出力との間に、ゲート66と62を介して帰還ループ
が形成される。
低精度遅延回路64は、遅延回路20による比較的精密な遅
延に低精度の時間遅れを付加する回路からなる。当業者
には、この回路の様々な構成が知られている。周期カウ
ンタ68は、従来の周期カウンタであり、遅延回路20の
“C"信号経路に選択されたΔ遅延の約100分の１までの
精度を持つものが望ましい。このような周期カウンタと
しては、Hewlett Packardの周波数カウンタ、モデルHP5
385Aがある。これは精度が約0.01psである。
動作時、校正許可信号CAL ENABLEは、遅延回路20の信号
経路の（理論値または代表値に対する）実際の遅延を測
定する必要があるときに、すなわち“B"信号経路の最小
遅延合計と“C"信号経路の各経路の遅延（付加遅延を含
む）の両方を測定する必要があるときに選択され、これ
によってゲート66が有効になる。このような校正は、た
とえば最初に遅延回路20に電源を投入した後および、そ
の後、回路の動作中に周期的に実行することができる。
ゲート66と周期カウンタ68が両方とも有効なとき、周期
カウンタは、これに連続入力されるデジタル・パルス相
互の周期を正確に計数する。マイクロプロセッサ34は、
最初に起動した際、DEMUX 22Aないし30Aを制御すること
で、最小遅延経路すなわち段22ないし30のそれぞれの
“B"信号経路を選択する。こうして周期カウンタ68は、
遅延回路20の実際の最小遅延を測定する。マイクロプロ
セッサ34は、この最小遅延が検知された後、同じDEMUX
を制御するよう作動し、これによって、遅延回路の相対
的に遅れの大きい経路すなわち“C"信号経路が一度に１
経路選択され、残りのDEMUXにより、“B"信号経路が選
択される。したがって、“C"信号経路が選択されると、
最小信号遅延に対するその実際の付加遅延は、遅れが最
小の“B"信号経路から、選択された“C"信号経路の遅れ
を引くことで簡単に求められる。この計算はマイクロプ
ロセッサ34によって行うのがよい。信号経路“C"（22C
ないし30C）がそれぞれ順次に選択されたとき、これら
の経路に実際に生じる付加遅延が分かる。
表２は、経路22Cないし30Cで実際に測定された付加遅延
の代表値を示す。このような付加遅延は、前記の方法で
第３図の校正回路を用いて得られる。
表２ 遅延段 理論上の付加遅延 実際の付加遅延 22C 160ps 152.5ps 24C 80ps 85.8ps 26C 40ps 36.3ps 28C 20ps 17.2ps 30C 20ps 16.7ps 第4A図は、経路22Cないし30Cで実際に測定された付加遅
延により、遅延段22ないし30を通る信号経路を求める方
法を示したものである。これにより、所望の遅延DDに最
も近い付加遅延が得られる。最初に、この方法の概略を
述べ、次に、表２に示した理論上および実際の付加遅延
を与える回路20を例にして説明する。
一般に、本発明の方法では、理論上可能な遅延（すなわ
ち付加遅延の２の羃数倍）を基にした所望遅延を選択す
ることができる。但し、様々な信号段で実際に測定され
た遅延は、理論上の遅延と異なるため、付加遅延は、実
際の遅延を基に生成され、その誤差は、所要遅延に対し
て起こり得る最小の誤差である。
一般に、最大の付加遅延段から出発して降順に進んで、
実際の遅延を前に選択した遅延の合計に加算する。その
実際の遅延を選択することにより所要遅延に対する誤差
が小さくなる場合はその遅延段を付加遅延の発生用に選
択する。実際の遅延を選択した結果、付加遅延の所要遅
延に対する誤差が大きくなった場合、その遅延は選択し
ない。すべての実際の遅延が上述のように調べられ選択
された後の実際の付加遅延は、理論上の所要遅延に対し
て可能な最小の誤差を有する。
この方法では、回路20の（ｎ＋１）個の遅延段のそれぞ
れに対してフラグ・ビットを持つビット格納アレイＢ
（Ｎ）（1x5のアレイ）を使用できることが前提とな
る。この方法を実施する際の所要遅延DDと算定遅延との
誤差はERRとして示した。この方法は通常、マイクロプ
ロセッサ34内のコンピュータ・プログラムとして実行さ
れる。
表３は、本発明の方法で用いられた変数を示す。
表３ DD−所要遅延（秒） Ｂ（ｎ）−ｎ長のアレイに対するビット・フラグ BF−ビット・フラグ・カウンタ ERR−遅延誤差（秒） MIN ERR−最小誤差（秒） POS ERR−正誤差（秒） Ｎ−サイクル・カウンタ Δ2n−2n段のにおける実際の付加遅延 この方法は、最初に、サイクル・カウンタＮを、遅延ラ
インの遅延段数から１を引いた値にセットし、最小誤差
MIN ERRを、最大遅延の実際の付加遅延Δ2nにセットす
ることで実施される。
所要遅延DDが入力され、正誤差POS ERRは所要遅延DDに
等しくセットされる。付加遅延Δ2nは、正誤差POS ERR
から引かれ、誤差ERRが求められる。
遅延誤差ERRの検査により、これが０より大きいかが判
断される。始めに“０より大きい”動作について説明す
る。
遅延誤差ERRが０より大きいとすると、ｎ遅延段Ｂ
（ｎ）に関連するビット・フラグは１に等しくセットさ
れる。これは付加遅延（“C"信号経路）が用いられるこ
とと、正誤差POS ERRが誤差ERRに等しくセットされるこ
ととを示す。
誤差ERRの検査により、これが最小誤差MIN ERRより小さ
いかどうかが判断される。誤差ERRが最小誤差MIN ERRよ
り小さい場合、MIN ERRはERRに等しくセットされ、ビッ
ト・フラグ・カウンタBFが−１にセットされる。これ
は、誤差ERRが正のとき最小誤差が生じたことを示す。
誤差ERRが最小誤差MIN ERRより大きい場合は、上記のス
テップは実行されない。次にＮが０かどうかがチェック
される。Ｎが０でない場合、Ｎは減分されてループが繰
り返される。
次に、遅延誤差ERRが０より小さいとき、付加遅延を増
やすと、遅延誤差ERRは負の方向に大きくなる。したが
ってビット・フラグＢ（Ｎ）は０にセットされ、現在の
付加遅延は選択されない（すなわち、その時点の“C"遅
延段は選択されない）。遅延誤差［ERR］が最小誤差MIN
ERRより小さいかどうかが判断される。小さい場合、最
小誤差MIN ERRは遅延誤差ERRの値にセットされ、ビット
・フラグ・カウンタBFがＮにセットされる。これは、負
の遅延誤差ERRに対して最小誤差MIN ERRが生じたこと、
またこれがどの付加遅延段ｎで生じたかを示す。遅延誤
差［ERR］が最小誤差MIN ERRより小さくない場合は、前
記のステップは実行されない。Ｎが０でないとき、Ｎは
減分されてループが繰り返される。
上記のプロセスは、Ｎが０でない（すなわち０より大き
い）間は繰り返される。Ｎ＝０のとき、ビット・フラグ
Ｂ（Ｎ）が示す“C"信号経路は、所要遅延に対して正の
最小誤差を与える。ただし、遅延誤差が負のとき最小誤
差が生じる可能性もある。
第4B図では、ビット・フラグ・カウンタBFが−１に等し
いかどうかが判断される。等しい場合、これは、正の遅
延誤差に対して最小誤差が生じたことを示し、ビット・
フラグＢ（Ｎ）が示す“C"信号経路は、最適差動遅延を
与える。ここでプログラムは終了する。
ビット・フラグ・カウンタBFが−１に等しくない場合、
これは、負の遅延誤差に対して最小誤差が生じたこと、
およびＮ＝BFのループ・サイクル中に生じたことを示
す。したがって、Ｎ＞BFのとき選択された遅延はすべ
て、選択された状態を保つ。Ｂ（BF）を１にセットする
ことで遅延（BF）も選択される。Ｎ＜BFである付加遅延
はすべて、選択が解除される。この最後のステップは第
4B図の下部のループに示した。Ｂ（BF）が１にセットさ
れると、ビット・フラグ・カウンタBFは減分され、これ
が−１に等しいかどうかが判断される。等しくない場
合、Ｂ（BF）は０にセットされ（すなわち“C"段の付加
遅延は選択が解除され）、下部のループが繰り返され
る。ビット・フラグ・カウンタBFが−１に等しいことが
検出されるとプログラムは終了する。
第4A図、第4B図に示したプロセスが終了すると、遅延回
路20（第１図）に最適の経路が選択され、ビット・フラ
グ・アレイＢ（Ｎ）＝１である遅延段それぞれに“C"経
路が選択される。以下に挙げた例から分かるように、上
記の方法では、“C"経路それぞれについて実際に測定さ
れたΔ遅延（所要遅延DDに最も近い）を基に付加遅延が
得られる。また、このようにして算出された経路が、理
論上のΔ遅延を基に算出されたものと異なることも理解
されよう。
以下、前述のプロセスを別の２例について説明する。最
初の例は、所要遅延DDが240ps、もう一つの例は100psで
ある。
例１ 所要遅延DDが240psの上記のプロセスを実行して得られ
る値を表４にまとめている。このプロセスは、サイクル
・カウンタＮを、回路20の段数から１を引いた値に初期
化することでスタートする（Ｎ＝５−１＝４）。最小誤
差MIN ERRは実際の遅延の最大値にセットされる（MIN E
RR＝Δ23＝152.5ps−−実際の遅延はすべて前掲の表２
から取った）。
Ｎ＝４のとき、正誤差POS ERRは所要遅延DDにセットさ
れる（POS ERR＝240ps）。実際の遅延Δ2nは、正誤差PO
S ERRから引かれ、誤差ERRが得られる（ERR＝240−152.
5＝87.5ps）。誤差ERRは０より大きいので、ビット・フ
ラグＢ（４）は１にセットされ、正誤差POS ERRはERRに
等しくセットされる（POS ERR＝87.5ps）。誤差ERRは最
小誤差MIN ERRより小さいので（87.5＜152.5）、MIN ER
RはERRに等しくセットされ（MIN ERR＝87.5ps）、ビッ
ト・フラグ・カウンタBFは−１にセットされる。
Ｎが減分されて、Ｎ＝３になるとき、ERR＝POS ERR−Δ
22である（ERR＝87.5−85.8＝1.7）。ERRは０より大き
いため、Ｂ（３）は１にセットされ、POS ERR＝ERR1.7
となる。ERR＜MIN ERR（1.7＜87.5）なので、MIN ERRは
ERRに等しくセットされ、ビット・フラグ・カウンタBF
は−１にセットされる（MIN ERR＝1.7、BF＝−１）。
Ｎが減分されＮ＝２になるとき、ERR＝POS ERR−Δ21と
なる（ERR＝1.7−36.3＝−34.6）。ERRは０より小さい
のでＢ（２）は０にセットされる。絶対誤差abs（ERR）
はMIN ERRより小さくないので（すなわちabs［−34.6］
は1.7より小さくない）、Ｎは減分されループが繰り返
される。POS ERR、MIN ERR、およびBFは変わらない。
Ｎが減分されＮ＝１となるとき、ERR＝POS EER−Δ20と
なる（ERR＝1.7−17−２＝−15.5）。ERRは０より小さ
いのでＢ（２）は０にセットされる。abs（ERR）はMIN
ERRより小さくないので（すなわちabs［−15.5］は1.7
より小さくない）、Ｎは減分されループが繰り返され
る。POS ERR、MIN ERR、およびBFは変わらない。
Ｎが減分されＮ＝０となるとき、ERR＝POS ERR−Δ20′
となる（ERR＝1.7−16.2＝−15）。ERRは０より小さい
のでＢ（１）は０にセットされる。abs（ERR）はMIN ER
Rより小さくないので（すなわちabs［−15］は1.7より
小さくない）、Ｎは減分されループが繰り返される。PO
S ERR、MIN ERR、およびBFは変わらない。
Ｎはここで減分され０になるので、プロセスは第4B図の
ように継続する。ビット・フラグ・カウンタBFは−１に
等しいので、プロセスは終了する。
ビット・フラグ・アレイＢ（ｎ）の内容を調べ、それを
第１図の回路20と照らし合わせると、回路20の最上位段
（遅延段22）と第２の最上位段（遅延段24）に“C"経路
が選択されているのが分かる。現に、“C"経路を選択す
ることで、付加遅延は、“B"経路の最小遅延に対して23
8.3ps（152.5＋85.8）となる。
例２ この例では、所要遅延として100psが選択される。Ｎは
ここでも４に初期化され、MIN ERRは152.5に初期化され
る。第4A図に示したステップは、前記の例１と同じよう
に実行されるので、その結果はまとめて表５に示した。
表５の結果を第4B図のプロセスに照らしてみると、ビッ
ト・フラグ・カウンタBFが最初にチェックされる際、こ
れは−１ではなく０に等しいことが分かる。したがっ
て、第4B図のようにプロセスが継続すると、Ｂ（BF）＝
Ｂ（０）は１にセットされる。ビット・フラグ・カウン
タBFは０から−１に減分され、プロセスが終了する。
ビット・フラグ・アレイＢ（Ｎ）の内容を調べると、各
フラグは、最上位の遅延から２番目の遅延および所定の
最下位の遅延の両方について１にセットされる。よっ
て、ここで示される第１図の回路20の“C"経路は、Δ22
の“C"経路（85.8ps）とΔ20の“C"経路（16.7ps）であ
り、合計付加遅延は102.5psとなる。ここで分かるとお
り、これは、所要遅延100psを得る上で最適な信号経路
である。これに近い他の唯一の経路では、指示された1
6.7psの経路が下位で最初の遅延17.2psの経路に変わ
り、所望の100psより長くなる。
本発明によって明らかになっているが、下位の複数の遅
延（この例では遅延回路20の下位の段28Cと30C）を加え
ることで、所要遅延が得られる精度は大幅に高められ
る。現に、実際に測定された各遅延段の遅れが、理論上
予想される遅れを中心にランダムに変化すると仮定した
場合、下位の複数の遅延段を追加することで、前述の範
囲内のナノ秒以下の遅れが生じる誤差を低減する際に予
想を上回る効果が得られる。
第５図では、ループ発振器回路70が集積回路チップ72に
組み込まれている。チップ72は遅延回路20と校正回路60
もサポートする。ループ発振器回路70は、たとえば直列
接続の論理ゲートに、帰還路と、周期カウンタ74との接
続ラインとを加えて構成される。
動作時、ループ発振器回路70の周期は、集積回路チップ
72上の論理回路が最初に起動される際、周期カウンタ74
で測定される。ループ発振器周波数がこのように測定さ
れるのとほぼ同時に、遅延回路20が上述のように初期校
正される。ループ回路70の周波数は次に、チップ部72が
動作を続けて熱を発し、最終的に動作温度にまで達する
とき周期的にモニタされる。ループ回路70は、遅延回路
20に隣接し、ある程度まで同じように組み合わされてい
るので、ループ回路70に現われる信号周期の変化は、遅
延回路20に現れる同様の変化とほぼ同一と考えられる。
したがってスケーリング・ファクタは容易に決定され、
ゲート遅延の変化は、起動時（または最初の校正時）に
測定されたゲート遅延に戻すことができる。
本発明により、ループ発振器回路70の周波数をモニタす
ることによって決定されたスケーリング・ファクタは、
前述の校正プロセスの間に遅延回路20の各段で測定され
たΔ遅延のスケーリングに用いられる。遅延回路20のΔ
遅延をこのようにスケーリングするのは、マイクロプロ
セッサ34で行うのが望ましく、またその実行時間は、先
に述べたような再校正を終える時間と比べて大幅に短縮
される。
表６に、ゲート遅延を補償するために選択されたスケー
リング・ファクタＡを用い、測定されたΔ遅延をスケー
リングする様子を示す。
表６ Δ遅延の測定値 Δ遅延のスケーリング Δ20′ AxΔ20′ Δ20 AxΔ20 Δ21 AxΔ21 ・・・ ・・・・・ Δ2n AxΔ2n 表６から、測定された付加遅延の単純な線形乗算によっ
て、スケーリング・ファクタを簡単に素早く適用できる
ことが分かる。
ここから、ナノ秒以下の範囲の時間遅れを生成するため
に、プログラム可能な遅延回路が提供される。図の実施
例では、最小遅延は、デジタル・ゲートの伝播遅延によ
って決まり、遅れは、２進数の増分で変化する。ただ
し、本発明が、そのように限定されていないことは理解
されよう。遅れは、従来の遅延ラインなど他の信号遅延
手段によって与えることもでき、また、バイナリ・ラダ
ーというフォーマットで与える必要はない。
本発明により生成される遅れは、理論的に算定された遅
延に対して、実際に測定された回路内の遅延経路に基づ
く。よって本発明は、増分をプログラムでき、精度の高
い、きわめて精密な遅れを生成する装置を提供するもの
である。遅延の測定値を基に、遅延回路を校正し、対応
する遅延経路を選択する方法を提供するものである。ま
た、熱や電源電圧などの変動による変化を基準に測定さ
れた遅れをスケーリングする方法も提供される。本発明
は、特に、選択可能な高精度の時間遅れを多数必要とす
る半導体チップの検査機に適している。
F.発明の効果 本発明により、選択可能な高精度の時間遅れを電子信号
に与えるプログラム可能な遅延ラインが提供される。
【図面の簡単な説明】
第１図は、本発明による遅延回路のブロック図である。 第２図は、従来のデジタル論理回路を使用して第１図の
回路の遅延段を実施する手段を示した概略図である。 第３図は、第１図の遅延回路を校正する手段を示したブ
ロック図である。 第4A図と第4B図は、第１図の遅延回路を作動させて高精
度の遅れを得るプロセスを示す流れ図である。 第５図は、第１図の遅延回路の動作を補償して、熱や電
源電圧などの変動要因を吸収する手段を示したブロック
図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイル・ユージン・ホーフマン アメリカ合衆国ニユーヨーク州ストームヴ イレ、ボツクス404エー、ブルーベリイ・ レーン（番地なし) (72)発明者 ダニエル・エドワード・スコーグランド アメリカ合衆国ニユーヨーク州ワツピンガ ーズ・フオールズ、ノース・ミツシヨン・ ロード（番地なし) (72)発明者 デイーン・カイ・ヤング アメリカ合衆国ニユーヨーク州ワツピンガ ーズ・フオールズ、ハムレツト・コート36 番地

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】基準遅延量を持つ第１の信号遅延経路と前
    記基準遅延量と所定の最小遅延量の２の羃数倍に近似的
    に等しい付加遅延量の和に等しい遅延量を持つ第２の信
    号遅延経路とで構成された信号遅延段を複数段有するプ
    ログラム可能な遅延回路を作動して電子信号に所望の遅
    延量を与える方法であって、 前記複数段の信号遅延段を、前記２の羃数が互いに異な
    る第２の信号遅延経路を含む信号遅延段を少なくとも２
    段有するように構成するステップと、 すべての前記第１の信号遅延経路を通る総遅延量を測定
    するステップと、 前記第２信号遅延経路の各々を通る遅延量を測定するス
    テップと、 前記２つの測定ステップの測定結果に基づいて前記第２
    の信号遅延経路の各々を通る実際の付加遅延量を計算す
    るステップと、 前記遅延段の第２の信号遅延経路のどの組合せが前記所
    望の遅延量に最も近い総付加遅延量を与えるかを判定す
    るステップと、 前記判定ステップで選択された第２信号遅延経路の組合
    せに前記電子信号を差し向けるステップと、 よりなる方法。
  2. 【請求項２】前記遅延段の少なくとも２段は前記最小遅
    延量の20倍の遅延量を持つ第２の信号遅延経路を含む、
    請求項１記載の方法。
  3. 【請求項３】電子信号に所望の遅延量を与える遅延回路
    であって、 基準遅延量を持つ第１の信号遅延経路と前記基準遅延量
    と所定の最小遅延量の２の羃数倍に近似的に等しい付加
    遅延量の和に等しい遅延量を持つ第２の信号遅延経路と
    で各段が構成され、かつ前記２の羃数が互いに異なる第
    ２の信号遅延経路を含む信号遅延段を少なくとも２段有
    する複数段の信号遅延段と、 すべての前記第１の信号遅延経路を通る総遅延量を測定
    する手段と、 前記第２信号遅延経路の各々を通る遅延量を測定する手
    段と、 前記２つの測定手段の測定結果に基づいて前記第２の信
    号遅延経路の各々を通る実際の付加遅延量を計算する手
    段と、 前記遅延段の第２の信号遅延経路のどの組合せが前記所
    望の遅延量に最も近い総付加遅延量を与えるかを判定す
    る手段と、 前記判定手段で選択された第２信号遅延経路の組合せに
    前記電子信号を差し向ける手段と、 よりなる遅延回路。
  4. 【請求項４】前記遅延段の少なくとも２段は前記最小遅
    延量の20倍の遅延量を持つ第２の信号遅延経路を含む、
    請求項３記載の遅延回路。
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