JPH0752333B2 - アクティブマトリクス型液晶表示装置及びその製造方法 - Google Patents
アクティブマトリクス型液晶表示装置及びその製造方法Info
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- JPH0752333B2 JPH0752333B2 JP3008983A JP898391A JPH0752333B2 JP H0752333 B2 JPH0752333 B2 JP H0752333B2 JP 3008983 A JP3008983 A JP 3008983A JP 898391 A JP898391 A JP 898391A JP H0752333 B2 JPH0752333 B2 JP H0752333B2
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Description
【０００１】
【産業上の利用分野】本発明は能動回路が液晶を挟む平
板上或は内部に形成されてなる液晶表示体に関し特に製
造上予想される該表示体中の欠陥対策に関する。
板上或は内部に形成されてなる液晶表示体に関し特に製
造上予想される該表示体中の欠陥対策に関する。
【０００２】
【従来の技術】一般に、透明電極を有する２枚の透明ガ
ラス板とその間に封入された液晶によって液晶表示体が
構成されているが本発明が関する表示体とは表示体内部
に表示電極以外の能動回路部分を含んだ液晶表示パネル
である。能動回路とは例えばトランジスタの謂る能動素
子或はこれら能動素子の集合から成るフリップフロップ
等の機能回路を総称する。能動回路は表示体内にあって
液晶各表示画素に信号を選択的に分配、印加し表示デー
タの制御をしてやるものである。例えばマトリクス型表
示体に対し、データ転送回路、マトリクスの各行又は列
を選択するライン駆動回路、各マトリクス交点の画素選
択回路等がある。これら回路を形成するプロセスの手法
としては、詳細な説明は省くが、実用的に厚膜印刷、薄
膜蒸着、モノリシック半導体（Ｐｒｏｃｅｅｄｉｎｇ
ｏｆ ｔｈｅ Ｓ．Ｉ．Ｄ ｖｏｌ１７／１ Ｆｉｒｓ
ｔ Ｑｕａｒｔｅｒ １９７６ Ｐ３９／Ｐ５２）等が
ある。
ラス板とその間に封入された液晶によって液晶表示体が
構成されているが本発明が関する表示体とは表示体内部
に表示電極以外の能動回路部分を含んだ液晶表示パネル
である。能動回路とは例えばトランジスタの謂る能動素
子或はこれら能動素子の集合から成るフリップフロップ
等の機能回路を総称する。能動回路は表示体内にあって
液晶各表示画素に信号を選択的に分配、印加し表示デー
タの制御をしてやるものである。例えばマトリクス型表
示体に対し、データ転送回路、マトリクスの各行又は列
を選択するライン駆動回路、各マトリクス交点の画素選
択回路等がある。これら回路を形成するプロセスの手法
としては、詳細な説明は省くが、実用的に厚膜印刷、薄
膜蒸着、モノリシック半導体（Ｐｒｏｃｅｅｄｉｎｇ
ｏｆ ｔｈｅ Ｓ．Ｉ．Ｄ ｖｏｌ１７／１ Ｆｉｒｓ
ｔ Ｑｕａｒｔｅｒ １９７６ Ｐ３９／Ｐ５２）等が
ある。
【０００３】
【発明が解決しようとする課題】図１は本発明が関する
処の表示部の従来の回路構成の１例を示すものである。
図１は表示画素がマトリクス状に配列し、各マトリクス
画素の電極は各画素毎に設けられたスイッチングトラン
ジスタと行電極駆動回路と列電極駆動回路とにより表示
信号が分配印加され所定のデータ又は画像の信号を液晶
に加えて表示を実行するものである。図１中１は表示体
駆動制御信号であって表示体と外部から送られて来るデ
ータとの同期信号入力である。２は列電極駆動回路４と
行電極駆動回路５とに同期クロックを送るタイミング発
生回路である。３は表示すべきデータの入力である、破
線で囲まれた部分８が液晶表示に直接関与する表示画面
部で７は液晶を挟む一対の電極の内の一方に相当し、こ
の場合、画面全体にわたって共通の電極から成ってい
る。６は各マトリクス毎の液晶表示画素を表わし、該液
晶画素を挟む電極の一方は前記した共通電極７に、他方
は各行電極と列電極の交点に配置されたスイッチングト
ランジスタ９のドレインに接続されている。図１の例で
は、これらの他に各液晶画素と並列にキャパシターが配
置されている。図２は行電極駆動回路５について具体的
な回路の１例を書いたものである。１１は同期転送用ク
ロック、１２はタイミングデータ、１３はシフトレジス
タ１ビットを構成するデイレイフリップフロップ、１４
は行電極駆動用バッファ、１５は行電極へ接続している
信号線である。行電極駆動回路５の基本的な構成は図２
に代表される。列電極駆動回路４は図２に準ずるものと
する。図１において、表示すべきデータの量によってマ
トリクスの数は変わるが、大抵の場合行電極、列電極の
数は数十本以上必要とされる。例えば、１６行３２桁の
数字或は文字データを５×７のドットマトリクスパター
ンで表示する場合、最低１１２行１６０桁のマトリクス
が必要となり画素数は１万８千に及ぶ。又テレビジョン
用に送信されてくる映像情報をブラウン管と同等に表示
させようとすれば、概略行電極４９０本、列電極５８０
本必要となり、画素数は３０万にも及ぶ。仮に電極数を
減らし得るとして略２分の１にすると２４０行×２４０
桁で画素数６万になる。先に述べた如く表示パネルにこ
れら回路を内蔵する手段としては厚膜技術、薄膜技術等
により非晶質若しくは多結晶の半導体能動素子を形成す
る方法、単結晶半導体基板に回路を形成する方法等が実
際にある。これら何れの方法においても、材料の不良、
製造工程上生ずる不良、その他の原因により良品表示パ
ネルの回収率を１００％に近づける事は難しい。図２中
デイレイフリップフロップ１３をＣＭＯＳ構造で形成す
るとトランジスタ数は例えば２０個必要になる。１６行
３２桁の文字、数字表示が可能な表示パネルに必要なフ
リップフロップ数は行、列の各電極駆動回路合わせて略
２７０であるとすると各画素毎に設けられたトランジス
タも含めて２万３千素子が１表示装置に必要となる。前
記製造方法の内で最も工程技術が進歩し、歩留の高い単
結晶Ｓｉ基板による謂るＩＣ製造工程によってこの表示
パネルを形成したとしても、素子数から推測してこの製
品の単純に考えられる歩留は容易には１００％に達し得
ない事をこの種の工程に精通した技術者には充分理解で
きる。テレビ等の画像表示を目的とする表示パネルにあ
っては更に素子数が増大し、又、表示面積が通常の集積
回路素子よりも大きくなり、従って歩留は一層低下す
る。又、数万素子に及ぶ回路を液晶表示パネル内部にバ
ラツキなく作りこむ工程に要するコストも極めて高くな
る事は、通常ＬＳＩと呼ばれる、数千から数万の素子を
内蔵したＩＣチップを前提にすれば容易に理解できる。
従って歩留の値は極めて重要な要素をもち、能動素子内
蔵型の液晶表示パネルの商品としての存在如何は一重に
回路部分の歩留の度合如何に左右されると言って過言で
ない。
処の表示部の従来の回路構成の１例を示すものである。
図１は表示画素がマトリクス状に配列し、各マトリクス
画素の電極は各画素毎に設けられたスイッチングトラン
ジスタと行電極駆動回路と列電極駆動回路とにより表示
信号が分配印加され所定のデータ又は画像の信号を液晶
に加えて表示を実行するものである。図１中１は表示体
駆動制御信号であって表示体と外部から送られて来るデ
ータとの同期信号入力である。２は列電極駆動回路４と
行電極駆動回路５とに同期クロックを送るタイミング発
生回路である。３は表示すべきデータの入力である、破
線で囲まれた部分８が液晶表示に直接関与する表示画面
部で７は液晶を挟む一対の電極の内の一方に相当し、こ
の場合、画面全体にわたって共通の電極から成ってい
る。６は各マトリクス毎の液晶表示画素を表わし、該液
晶画素を挟む電極の一方は前記した共通電極７に、他方
は各行電極と列電極の交点に配置されたスイッチングト
ランジスタ９のドレインに接続されている。図１の例で
は、これらの他に各液晶画素と並列にキャパシターが配
置されている。図２は行電極駆動回路５について具体的
な回路の１例を書いたものである。１１は同期転送用ク
ロック、１２はタイミングデータ、１３はシフトレジス
タ１ビットを構成するデイレイフリップフロップ、１４
は行電極駆動用バッファ、１５は行電極へ接続している
信号線である。行電極駆動回路５の基本的な構成は図２
に代表される。列電極駆動回路４は図２に準ずるものと
する。図１において、表示すべきデータの量によってマ
トリクスの数は変わるが、大抵の場合行電極、列電極の
数は数十本以上必要とされる。例えば、１６行３２桁の
数字或は文字データを５×７のドットマトリクスパター
ンで表示する場合、最低１１２行１６０桁のマトリクス
が必要となり画素数は１万８千に及ぶ。又テレビジョン
用に送信されてくる映像情報をブラウン管と同等に表示
させようとすれば、概略行電極４９０本、列電極５８０
本必要となり、画素数は３０万にも及ぶ。仮に電極数を
減らし得るとして略２分の１にすると２４０行×２４０
桁で画素数６万になる。先に述べた如く表示パネルにこ
れら回路を内蔵する手段としては厚膜技術、薄膜技術等
により非晶質若しくは多結晶の半導体能動素子を形成す
る方法、単結晶半導体基板に回路を形成する方法等が実
際にある。これら何れの方法においても、材料の不良、
製造工程上生ずる不良、その他の原因により良品表示パ
ネルの回収率を１００％に近づける事は難しい。図２中
デイレイフリップフロップ１３をＣＭＯＳ構造で形成す
るとトランジスタ数は例えば２０個必要になる。１６行
３２桁の文字、数字表示が可能な表示パネルに必要なフ
リップフロップ数は行、列の各電極駆動回路合わせて略
２７０であるとすると各画素毎に設けられたトランジス
タも含めて２万３千素子が１表示装置に必要となる。前
記製造方法の内で最も工程技術が進歩し、歩留の高い単
結晶Ｓｉ基板による謂るＩＣ製造工程によってこの表示
パネルを形成したとしても、素子数から推測してこの製
品の単純に考えられる歩留は容易には１００％に達し得
ない事をこの種の工程に精通した技術者には充分理解で
きる。テレビ等の画像表示を目的とする表示パネルにあ
っては更に素子数が増大し、又、表示面積が通常の集積
回路素子よりも大きくなり、従って歩留は一層低下す
る。又、数万素子に及ぶ回路を液晶表示パネル内部にバ
ラツキなく作りこむ工程に要するコストも極めて高くな
る事は、通常ＬＳＩと呼ばれる、数千から数万の素子を
内蔵したＩＣチップを前提にすれば容易に理解できる。
従って歩留の値は極めて重要な要素をもち、能動素子内
蔵型の液晶表示パネルの商品としての存在如何は一重に
回路部分の歩留の度合如何に左右されると言って過言で
ない。
【０００４】本発明は係る従来の表示パネルにおける歩
留の問題を一挙に解決してほぼ１００％に達する歩留を
得るもので、表示体内部に何ら表示欠陥を持たないパネ
ルを、単純に工数を数量で割った製造コストで提供する
事を目的とするものであり、又、表示体面積と歩留の相
関をなくする事を目的とする。
留の問題を一挙に解決してほぼ１００％に達する歩留を
得るもので、表示体内部に何ら表示欠陥を持たないパネ
ルを、単純に工数を数量で割った製造コストで提供する
事を目的とするものであり、又、表示体面積と歩留の相
関をなくする事を目的とする。
【０００５】
【課題を解決するための手段】本発明のアクティブマト
リクス型液晶表示装置は一対の基板内に液晶が封入さ
れ、該基板の一方にはマトリクス状に配列された複数の
画素電極を有してなるアクティブマトリクス型液晶表示
装置において、該基板上には複数の列信号線と複数の行
信号線を有し、該複数の画素電極の一画素電極あたり複
数のドレインが電気的に接続された複数のトランジスタ
を有し、骸複数のトランジスタのゲートは同一の行信号
線に接続されてなることを特徴とする。 また、本発明
のアクティブマトリクス型液晶表示装置の製造方法は一
対の基板内に液晶が封入され、該基板の一方にはマトリ
クス状に配列されてなる複数の画素電極を有し、該基板
上には複数の列信号線と複数の行信号線を有してなるア
クティブマトリクス型液晶表示装置において、 該複数の
画素電極の一画素電極あたり複数のドレインが電気的に
接続され、該複数のゲートを同一の行信号線に接続され
た複数のトランジスタを形成する工程と、 該複数のトラ
ンジスタのうち、欠陥を有するトランジスタの欠陥部を
電気的に切断してなる工程とを有することを特徴とす
る。
リクス型液晶表示装置は一対の基板内に液晶が封入さ
れ、該基板の一方にはマトリクス状に配列された複数の
画素電極を有してなるアクティブマトリクス型液晶表示
装置において、該基板上には複数の列信号線と複数の行
信号線を有し、該複数の画素電極の一画素電極あたり複
数のドレインが電気的に接続された複数のトランジスタ
を有し、骸複数のトランジスタのゲートは同一の行信号
線に接続されてなることを特徴とする。 また、本発明
のアクティブマトリクス型液晶表示装置の製造方法は一
対の基板内に液晶が封入され、該基板の一方にはマトリ
クス状に配列されてなる複数の画素電極を有し、該基板
上には複数の列信号線と複数の行信号線を有してなるア
クティブマトリクス型液晶表示装置において、 該複数の
画素電極の一画素電極あたり複数のドレインが電気的に
接続され、該複数のゲートを同一の行信号線に接続され
た複数のトランジスタを形成する工程と、 該複数のトラ
ンジスタのうち、欠陥を有するトランジスタの欠陥部を
電気的に切断してなる工程とを有することを特徴とす
る。
【０００６】
【実施例】図３は本発明になる行電極駆動回路の１実施
例である。従来回路図２に対し図３にあっては、行電極
駆動回路を構成するシフトレジスタをブロック２２、２
３の如く分割し各ブロック内のフリップフロップの段数
を例えば２０〜３０段程度で構成する。然も各ブロック
内では独立に且つ並列に配置された２本のシフトレジス
タがあり、２本のシフトレジスタの機能は同一である。
ブロックの入力側においてデータ入力１２は２つのフリ
ップフロップに並列に入力され、ブロックの出力側で２
つのレジスタ出力はゲートバッファ回路２０、２１を介
して一本に統一される。２つのシフトレジスタの転送ク
ロックは同一のクロック１１である。シフトレジスタ内
の各デイレイフリップフロップについては互に並列なフ
リップフロップ同志（例えば１６と１７）の出力をゲー
トバッファ回路１８と１９を介して結合し、行電極１５
を駆動する出力バッファ１４のゲートに接続される。ゲ
ートバッファ回路１８、１９の具体的な回路例を図４に
示す。図中Ａ、Ｂはバッファ１８、１９の入力端子であ
る。Ｃはゲートバッファ回路１８、１９の出力端子であ
る。回路は相補型のＭＯＳトランジスタで構成され入力
Ａ、Ｂはフリップフロップ１６、１７の出力端子に接続
されている。そして向かい合った２つのインバータ回路
は更に２つのＭＯＳトランジスタを介して電源に接続さ
れている。ゲート信号ａ1とｂ1は互に極性の相反する信
号レベルであって図４の回路は、Ａの反転信号がＣに出
力される時Ｂは遮断され、Ｂの反転信号がＣに出力され
る時Ａは遮断される。各シフトレジスタブロック２２、
２３の中にあってはそれぞれのバッファゲート制御信号
はブロック２２中でａ1とｂ1、ブロック２３中でａ2と
ｂ2であり、ブロック単位で当該ブロック内のシフトレ
ジスタの何れか一方の側が選択される。本発明の特徴は
ここにあり、プロセス上等の欠陥が含まれた場合、欠陥
の含まれた側のシフトレジスタを切り離し、欠陥の含ま
れない完全なシフトレジスタを選択する事によって回路
機能を満足させられる。ブロック内のシフトレジスタ段
数或は回路量は、製造プロセス又は材料等によって発生
する回路欠陥率に応じて設定してやればよい。例えば図
３の回路において製造プロセス上生じた欠陥がフリップ
フロップ１７中に存在したとする。ブロック２２内に欠
陥がある事になりフリップフロップ１７以降の段には正
しい信号が伝達されない。ここでゲート制御信号ａ1、
ｂ1をそれぞれ−Ｖ、＋Ｖに制御してやるとＡの反転信
号がＣに出力し、Ｂは遮断される。即ちフリップフロッ
プ１６の出力信号が行電極１５に供給され、欠陥フリッ
プフロップ１７は非選択状態になる。以下ブロック２２
内にあってはフリップフロップ１６とこれに続くフリッ
プフロップ（図中下側のシフトレジスタ）が選択状態に
あり、欠陥フリップフロップ１７を含む上側のシフトレ
ジスタは非選択状態となる。従って出力端子から見たブ
ロック２２は無欠陥回路であり後段のブロック２３に誤
信号を伝達する事はない。又液晶表示パネルによって誤
ったデータが表示される事もない、ブロック２２内の欠
陥を以上の様にして取り除き、ブロック２３或は更に以
降の図示されていないブロックについても欠陥の有無を
調べて欠陥が含まれている場合には、同様の手順で欠陥
部を非選択状態にしてやる。以上の方法により出力端子
側から見た行電極駆動回路は実効的に無欠陥回路として
の動作が可能となる。仮に行電極駆動回路５を１０個の
ブロックに分割した場合、従来１ブロック部分の歩留が
９５％である時全体の歩留は、（０．９５）10即ち６０
％弱であったが、図３の如き回路の構成を適用すれば全
体の歩留は、
例である。従来回路図２に対し図３にあっては、行電極
駆動回路を構成するシフトレジスタをブロック２２、２
３の如く分割し各ブロック内のフリップフロップの段数
を例えば２０〜３０段程度で構成する。然も各ブロック
内では独立に且つ並列に配置された２本のシフトレジス
タがあり、２本のシフトレジスタの機能は同一である。
ブロックの入力側においてデータ入力１２は２つのフリ
ップフロップに並列に入力され、ブロックの出力側で２
つのレジスタ出力はゲートバッファ回路２０、２１を介
して一本に統一される。２つのシフトレジスタの転送ク
ロックは同一のクロック１１である。シフトレジスタ内
の各デイレイフリップフロップについては互に並列なフ
リップフロップ同志（例えば１６と１７）の出力をゲー
トバッファ回路１８と１９を介して結合し、行電極１５
を駆動する出力バッファ１４のゲートに接続される。ゲ
ートバッファ回路１８、１９の具体的な回路例を図４に
示す。図中Ａ、Ｂはバッファ１８、１９の入力端子であ
る。Ｃはゲートバッファ回路１８、１９の出力端子であ
る。回路は相補型のＭＯＳトランジスタで構成され入力
Ａ、Ｂはフリップフロップ１６、１７の出力端子に接続
されている。そして向かい合った２つのインバータ回路
は更に２つのＭＯＳトランジスタを介して電源に接続さ
れている。ゲート信号ａ1とｂ1は互に極性の相反する信
号レベルであって図４の回路は、Ａの反転信号がＣに出
力される時Ｂは遮断され、Ｂの反転信号がＣに出力され
る時Ａは遮断される。各シフトレジスタブロック２２、
２３の中にあってはそれぞれのバッファゲート制御信号
はブロック２２中でａ1とｂ1、ブロック２３中でａ2と
ｂ2であり、ブロック単位で当該ブロック内のシフトレ
ジスタの何れか一方の側が選択される。本発明の特徴は
ここにあり、プロセス上等の欠陥が含まれた場合、欠陥
の含まれた側のシフトレジスタを切り離し、欠陥の含ま
れない完全なシフトレジスタを選択する事によって回路
機能を満足させられる。ブロック内のシフトレジスタ段
数或は回路量は、製造プロセス又は材料等によって発生
する回路欠陥率に応じて設定してやればよい。例えば図
３の回路において製造プロセス上生じた欠陥がフリップ
フロップ１７中に存在したとする。ブロック２２内に欠
陥がある事になりフリップフロップ１７以降の段には正
しい信号が伝達されない。ここでゲート制御信号ａ1、
ｂ1をそれぞれ−Ｖ、＋Ｖに制御してやるとＡの反転信
号がＣに出力し、Ｂは遮断される。即ちフリップフロッ
プ１６の出力信号が行電極１５に供給され、欠陥フリッ
プフロップ１７は非選択状態になる。以下ブロック２２
内にあってはフリップフロップ１６とこれに続くフリッ
プフロップ（図中下側のシフトレジスタ）が選択状態に
あり、欠陥フリップフロップ１７を含む上側のシフトレ
ジスタは非選択状態となる。従って出力端子から見たブ
ロック２２は無欠陥回路であり後段のブロック２３に誤
信号を伝達する事はない。又液晶表示パネルによって誤
ったデータが表示される事もない、ブロック２２内の欠
陥を以上の様にして取り除き、ブロック２３或は更に以
降の図示されていないブロックについても欠陥の有無を
調べて欠陥が含まれている場合には、同様の手順で欠陥
部を非選択状態にしてやる。以上の方法により出力端子
側から見た行電極駆動回路は実効的に無欠陥回路として
の動作が可能となる。仮に行電極駆動回路５を１０個の
ブロックに分割した場合、従来１ブロック部分の歩留が
９５％である時全体の歩留は、（０．９５）10即ち６０
％弱であったが、図３の如き回路の構成を適用すれば全
体の歩留は、
【０００７】
【数１】 （０．９５2＋２×０．９５×０．０５）10＝９７．５％ となる、列電極駆動回路４についても同様の方法で歩留
を向上できる事は明らかである。列電極駆動回路４も行
電極駆動回路５と同様に１０ブロックに分割し各ブロッ
ク部分の従来歩留を９５％とする時、列及び行の両電極
駆動回路全体の歩留は従来（０．９５）20即ち３６％弱
であるのに対し図３の如き回路構成によれば９５％が期
待できる事になる。図５及び図６に本発明になる別の実
施例を示す。図３と同様に同一の機能を果たす２個のフ
リップフロップ１６と１７が並列に設けられている（図
５）。然し各フリップフロップ１６、１７の出力Ａ′と
Ｂ′はゲートを介さずに直接導線によって結ばれており
出力Ｃ′として後段の行電極駆動バッファに接続してい
る。１６、１７の何れにも欠陥が含まれない場合、各フ
リップフロップの出力は等価であり、何ら機能上問題は
生じない。仮にフリップフロップ１７に欠陥が含まれ所
定の出力信号が得られない事をフリップフロップ１７の
出力端で検出した場合、×印の個所を切断して欠陥回路
出力を切り離す。配線の切断方法としては例えば配線に
低温溶断性金属を使用し図６の如く予め切断対応部配線
を他より細く形成しておき、Ｂ′とＣ′の間に熱溶断の
為の大電流を瞬間的に流してやれば良い。更に他の方法
としては、充分細く絞ったレーザー等の光線を照射し溶
断する事も可能である。
を向上できる事は明らかである。列電極駆動回路４も行
電極駆動回路５と同様に１０ブロックに分割し各ブロッ
ク部分の従来歩留を９５％とする時、列及び行の両電極
駆動回路全体の歩留は従来（０．９５）20即ち３６％弱
であるのに対し図３の如き回路構成によれば９５％が期
待できる事になる。図５及び図６に本発明になる別の実
施例を示す。図３と同様に同一の機能を果たす２個のフ
リップフロップ１６と１７が並列に設けられている（図
５）。然し各フリップフロップ１６、１７の出力Ａ′と
Ｂ′はゲートを介さずに直接導線によって結ばれており
出力Ｃ′として後段の行電極駆動バッファに接続してい
る。１６、１７の何れにも欠陥が含まれない場合、各フ
リップフロップの出力は等価であり、何ら機能上問題は
生じない。仮にフリップフロップ１７に欠陥が含まれ所
定の出力信号が得られない事をフリップフロップ１７の
出力端で検出した場合、×印の個所を切断して欠陥回路
出力を切り離す。配線の切断方法としては例えば配線に
低温溶断性金属を使用し図６の如く予め切断対応部配線
を他より細く形成しておき、Ｂ′とＣ′の間に熱溶断の
為の大電流を瞬間的に流してやれば良い。更に他の方法
としては、充分細く絞ったレーザー等の光線を照射し溶
断する事も可能である。
【０００８】以上の実施例は液晶マトリクス表示体を謂
るマルチプレクス駆動する場合においても、或は図１ブ
ロック８の如く各マトリクス交点毎に能動素子を設けた
表示体においても有効である事は明らかである。更に図
１中ブロック８の部分に対して本発明を実施した例につ
いて説明する。図７はブロック８内の１つの画素６の周
辺回路を示している。３０は行電極、３１、３２はデー
タ電極である。３４、３５は画素６に設けられた画素選
択トランジスタであり互いに等価である。ここで３９は
ソース、４０はゲート、４１はドレインである。３３は
トランジスタ３４及び３５のドレインを結び且つ液晶画
素電極に接続している。ここで仮にトランジスタ３４の
ソース３９に欠陥が生じた場合、３７の如くリード線を
切断する。ゲート４０の欠陥に対しては３６の如くリー
ドを切断する。更にドレイン側についても３８の個所を
切断することによりトランジスタを画素及び行或はデー
タ電極から分離してやる。この時画素６はトランジスタ
３５によって選択駆動される。構成方法としては行電極
を２本並列に設ける事、その他図７に準じていくつか考
えられるが図７によって代表されるものとして説明を省
略する。
るマルチプレクス駆動する場合においても、或は図１ブ
ロック８の如く各マトリクス交点毎に能動素子を設けた
表示体においても有効である事は明らかである。更に図
１中ブロック８の部分に対して本発明を実施した例につ
いて説明する。図７はブロック８内の１つの画素６の周
辺回路を示している。３０は行電極、３１、３２はデー
タ電極である。３４、３５は画素６に設けられた画素選
択トランジスタであり互いに等価である。ここで３９は
ソース、４０はゲート、４１はドレインである。３３は
トランジスタ３４及び３５のドレインを結び且つ液晶画
素電極に接続している。ここで仮にトランジスタ３４の
ソース３９に欠陥が生じた場合、３７の如くリード線を
切断する。ゲート４０の欠陥に対しては３６の如くリー
ドを切断する。更にドレイン側についても３８の個所を
切断することによりトランジスタを画素及び行或はデー
タ電極から分離してやる。この時画素６はトランジスタ
３５によって選択駆動される。構成方法としては行電極
を２本並列に設ける事、その他図７に準じていくつか考
えられるが図７によって代表されるものとして説明を省
略する。
【０００９】
【発明の効果】以上、本発明のアクティブマトリクス型
液晶表示装置及びその製造方法により、複数のトランジ
スタのいずれかに欠陥が生じたとしても、各画素に確実
に信号を供給することができる。従って、トランジスタ
等に欠陥が生じても、表示装置の全画素に確実な表示信
号の供給が可能であり、画素欠陥が目につく表示が生じ
ることはない効果を有する。
液晶表示装置及びその製造方法により、複数のトランジ
スタのいずれかに欠陥が生じたとしても、各画素に確実
に信号を供給することができる。従って、トランジスタ
等に欠陥が生じても、表示装置の全画素に確実な表示信
号の供給が可能であり、画素欠陥が目につく表示が生じ
ることはない効果を有する。
【図１】本発明が係る液晶表示体のブロック構成図。
【図２】従来の回路構成図。
【図３、図５、図７】本発明になる液晶表示体の回路並
びに構造の１、２の応用例を示す図。
びに構造の１、２の応用例を示す図。
【図４、図６】それらの部分説明図。
４ データ電極駆動回路 ５ 行電極駆動回路 ６ 液晶画素 ８ 液晶表示体部 １３ デイレイフリップフロップ １４ 行電極駆動バッファ １６、１７ デイレイフリップフロップ
Claims (2)
- 【請求項１】一対の基板内に液晶が封入され、該基板の
一方にはマトリクス状に配列された複数の画素電極を有
してなるアクティブマトリクス型液晶表示装置におい
て、該基板上には複数の列信号線と複数の行信号線を有
し、該複数の画素電極の一画素電極あたり複数のドレイ
ンが電気的に接続された複数のトランジスタを有し、該
複数のトランジスタのゲートは同一の行信号線に接続さ
れてなることを特徴とするアクティブマトリクス型液晶
表示装置。 - 【請求項２】一対の基板内に液晶が封入され、該基板の
一方にはマトリクス状に配列されてなる複数の画素電極
を有し、該基板上には複数の列信号線と複数の行信号線
を有してなるアクティブマトリクス型液晶表示装置の製
造方法において、 該複数の画素電極の一画素電極あたり複数のドレインが
電気的接続され、該複数のゲートが同一の行信号線に接
続された複数のトランジスタを形成する工程と、 該複数のトランジスタのうち、欠陥を有するトランジス
タの欠陥部を電気的に切断してなる工程とを有すること
を特徴とするアクティブマトリクス型液晶表示装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008983A JPH0752333B2 (ja) | 1991-01-29 | 1991-01-29 | アクティブマトリクス型液晶表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008983A JPH0752333B2 (ja) | 1991-01-29 | 1991-01-29 | アクティブマトリクス型液晶表示装置及びその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4513379A Division JPS55137586A (en) | 1979-04-13 | 1979-04-13 | Liquid crystal display body |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04211292A JPH04211292A (ja) | 1992-08-03 |
| JPH0752333B2 true JPH0752333B2 (ja) | 1995-06-05 |
Family
ID=11707929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008983A Expired - Lifetime JPH0752333B2 (ja) | 1991-01-29 | 1991-01-29 | アクティブマトリクス型液晶表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752333B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431626B1 (ko) * | 1996-12-31 | 2004-10-08 | 삼성전자주식회사 | 액정표시장치의게이트구동집적회로 |
| CN1822385B (zh) | 2005-01-31 | 2013-02-06 | 株式会社半导体能源研究所 | 显示装置及含有其的电子设备 |
| JP5966256B2 (ja) | 2011-05-23 | 2016-08-10 | ソニー株式会社 | 画像処理装置および方法、プログラム、並びに記録媒体 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52151744U (ja) * | 1976-05-14 | 1977-11-17 |
-
1991
- 1991-01-29 JP JP3008983A patent/JPH0752333B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 電子通信学会編「電子通信ハンドブック」（昭５４−３−３０）オーム社Ｐ．８５８，Ｐ．１４２１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04211292A (ja) | 1992-08-03 |
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