JPH07507176A - 書込み雑乱に対する向上した耐性を持つフローティングゲートメモリアレイデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 書込み雑乱に対する向上した耐性を持つフローティング　ゲート　メモリ　アレ イ　デバイス技術分野 本発明は、各々が電荷を蓄積するためのフローティングゲートを持つ複数のメモ リ　セルを持つ、電気的に書込みおよび消去が可能なメモリ　アレイ　デバイス に関する。さらに詳しく言えば、本発明は、書込み雑乱に対する向上した耐性を 持つようなフローティングゲート　メモリ　アレイデバイスに関する。

発明の背景 電荷を蓄積するためにフローティングゲートを用いた電気的に書込みおよび消去 が可能なメモリ　アレイ　デバイスは、この技術分野ではよく知られている。例 えば米国特許Ｎｏ、４，６９８，７８７を参照されたい。

本譲受人に譲渡された米国特許Ｎｏ、５，０２９，１３０−言及によりこの明細 書中に組み込まれている−には、新規な方式のＥＥＰＲＯＭすなわちフラッシュ ＥＥＦＲＯＭメモリ　デバイスが開示されている。この構成では、書込みおよび 消去動作が単一の行に対して選択的に行える。しかしながら、書込み動作は単一 の行に対して選択的に行われるが、同じ列線に望ましくない雑乱が発生する可能 性がある。１９９１年４月９日に提出された米国特許出願６８２，４５９−やは り本譲受人に譲渡され、言及によりこの明細書中に組み込まれている−には、別 の方式のＥＥＦＲＯＭメモリ　デバイスが開示されている。この構成では、メモ リ　アレイは選択された行ごとに書込みおよび消去ができる。しかしながら、米 国特許Ｎｏ、５，０２９，１３０に開示される発明と同じく、書込みが高電圧す なわち１０ボルトよりも高い電圧で行われるので、その高電圧が共通グラウンド 線を介して選択されていないセルを攪乱する。

発明の要旨 したがって、本発明においては、各々が電荷を蓄積するためのフローティングゲ ートを持つ複数のメモリ　セルを持つ、電気的に書込みおよび消去が可能な１つ のメモリ　アレイ　デバイスが開示される。このデバイスは、複数の第１のアド レス線、複数の第２のアドレス線および複数の第３のアドレス線を持つ。メモリ 　セルの各々は３つの端子を持つ。メモリ　セルの第１の端子は、第１のアドレ ス線の１つに接続されている。メモリ　セルの第２の端子は、第２のアドレス線 の１つに接続されている。メモリ　セルの第３の端子は、第１のアドレス線の１ つに接続されている。このメモリ　アレイ　デバイスはさらに、高電圧源を供給 するための高電圧源手段と、選択された第２のアドレス線に接続されているメモ リセルのフローティングゲートの電荷を消去するために前記第２のアドレス線の 幾つかを選択して前記高電圧源手段に接続するための手段を含む。最後に、この アレイデバイスは、選択された第３のアドレス線に接続されているメモリ　セル のフローティングゲートに電荷を書き込むために前記第３のアドレス線の幾つか を選択して前記高電圧源手段に接続するための手段を含む。

図面の簡単な説明 図１は、書込み攪乱に対する向上した耐性を持つ、本発明の電気的に書込みおよ び消去が可能なメモリ　アレイ　デバイスの回路図である。

図２は、図１に示されているメモリ　アレイの各行のための高電圧のデコード回 路部の回路図である。

図３は、図１に示されているメモリ　アレイ　デバイスの行デコード回路部の回 路図の１実施例である。

図４は、図１に示されているメモリ　アレイ　デバイスの行デコード回路部の回 路図の１つの好ましい実施例である。

図面の簡単な説明 図１を参照すると、本発明のメモリ　アレイ　デバイス１０の回路図が示されて いる。メモリ　アレイ　デバイス１ｏは、後述するフローティングゲート　メモ リ　セル４２のアレイ４０を含む。デバイス１０はまた、アレイ４０のメモリ　 セル４２に記憶されるべき入力データを受け取るための大力バッファ１２を含む 。さらに、デバイス１０はセンス増幅器１６を含む。センス増幅器１６の出力は 、アレイ４０に記憶されたデータの読み出されたものを供給するための出力バッ ファ１４に接続されている。

デバイス１０はまた、列アドレスを受け取り、複数の列アドレス線２６　（ａ− ｍ）を通して供給されるアドレス信号を発生するための列アドレスデコーダ１８ を含む。

複数の列アドレス線２６　（ａ−ｍ）は、実際上互いに平行である。さらに、デ バイス１０は、行アドレスを受け取り、複数の行アドレス線２４　（ａ−ｎ）を 通して供給される複数の行アドレス信号を発生する行アドレスデコーダ２゜を含 む。複数の行アドレス線２６　（ａ−ｎ）もまた実際上互いに平行であり、かつ 複数の列アドレス線２６　（ａ−ｍ）に実際上垂直である。複数の行アドレス線 ２６　（ａ−ｎ）と複数の列アドレス線２６　（ａ−ｍ）は、アレイを形成して いる。

最後に、デバイス１０は、書込みすなわちアレイ４ｏ内のメモリ　セル４２のフ ローティングゲートへの電荷の蓄積、またはアレイ４０内のメモリ　セル４２の フローティングゲートの電荷の消去のために必要な高い電位を供給する高電圧源 ２２を含む。

前述したように、メモリ　アレイ４０は、複数のメモリ　セル４２を含む。メモ リ　セル４２の各々は、そこに電荷を蓄積するためのフローティングゲートを持 つ。

メモリ　セル４２は、アレイ４０内に並べられている。

各行アドレス線２４と各列アドレス線２６には、２つのメモリ　セル４２ｘｙｌ と４２ｘｙ２（ここにＸは列アドレス線を示し、ｙは列アドレス線を示す）が対 応している。

各行アドレス線２４は、行デコード回路５０（後で詳しく説明する）に接続され ている。行デコード回路５０は、行選択デコーダ１９によって発生される３本の 行選択線３０　（ａ−ｃ）も受け入れている。行デコード回路５０の出力は、複 数の行線３６　ｙ（１−３）である。ここにｙは３本の行線３６　ｙ（１−３） の発生を引き起こした行アドレス線２４を示す。３本の行線３６　ｙ（１−３） の各々と列アドレス線２６のうちの１つが交差する位置には、２つのメモリ　セ ル４２がある。

メモリ　セル４２は、言及によりこの明細書に組み込まれている米国特許Ｎｏ、 ５，０２９，１３０、または１９９１年４月９日に提出されたＮｏ、６８２，４ ５９に記載されている方式のものでよい。メモリ　セル４２の各々は、ソース、 ドレイン、ゲートを持つ、単一トランジスタのフローティングゲート　メモリ　 セルである。

半導体回路技術においてよく知られているように、ソースとドレインという語は 互いに入れ替えてもよい。それらの出願に説明されているように、このメモリ　 セルは、ドレイン（またはソース）からフローティングゲートへのホット　エレ クトロンの注入機構により書き込み、フローティングゲートから制御ゲートへの Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ　トンネリング機構により消去する。

好ましい実施例においては、メモリ　セル４２の各々は、１９９１年４月９日に 提出された米国出願６８２゜４５９に記載されている方式である。回持ｒ「出願 に記載されているように、メモリ　セル４２の各々は、以下の特性を持つ。

ドレイン　ゲート　ソース ３込み　Ｏ／＋５　Ｖｔ　＋１２ 消去　０　＋１５　０ 続出　＋２　＋５　０ 各メモリ　セル４２と行線３６　ｙ（１−３）および列アドレス線２６との接続 は、次のとおりである。

メモリ　セル４２ｘｙｌと４２ｘｙ２のトレインは、列アドレス線２６に接続さ れている。メモリ　セル４２ｘｙｌと４２ｘｙ２のソースは、両方とも、行線３ ６ｙ２（以下共通線と称する）に接続されている。メモリ　セル４２ｘｙ１のケ ートは、行線３６ｙｌに接続されている。メモリセル４２　ｘｙ２のゲートは、 行線３６ｙ３に接続されている。

３本の行線３６　（ａ−ｎ）（１−３）の各々は、高電圧デコート回路６０にも 接続されている。高電圧デコード回路６０（図２により詳しく示されている）は 、高電圧行選択デコーダ２１によって発生される３つの高電圧選択信号３４　（ ａ−ｃ）を受け取る。各高電圧デコード回路６０の人力は、すべての高電圧デコ ード回路６０に接続されかつ薗電圧源２２に接続された高電圧線である。

最後に、メモリ　アレイ４０は、所定本数の列線２にとに繰り返し設けられた、 複数（例えば８または１６）の」（通グラウンド線３２　（ａ−ｇ）を含む。共 通グラウンド線３２　（ａ−ｇ）は複数の列アドレス線２６　（ａ−ｍ）に対し て実際上平行であり、かつ複数の行線３６　（ａ−ｎ）（１−３）に対して実際 上垂直である。共通グラウンド線３２は、行線３６　ｙ（１−３）の各々と交差 する。各共通グラウンド線３２か行線３６Ｙの各々と交差する位置には、２つの スイッチ　トランジスタ４４　ｘｙ（１−２）がある。スイッチ　トランジスタ ４４　ｘｙ（１−２）の行線３６　ｙ（１−３）への接続のしかたは、次のとお りである。

スイッチ　トランジスタ４４ｘｙｌのゲートは、行線３６ｙｌに接続されている 。スイッチ　トランジスタ４４ｘｙ２のゲートは、行線３６ｙ３に接続されてい る。スイッチ　トランジスタ４４ｘｙｌと４４　ｘｙ２のソース（またはトレイ ン）は、両方とも、共通線３６ｙ２に接続されている。最後に、スイッチ　トラ ンジスタ４４ｘｙｌと４４ｘｙ２のドレイン（またはソース）は、共通グラウン ド線３２（こＩ妾続されている。

図２を参照すると、高電圧デコード回路６０の１実施例か、より詳しい回路図で 示されている。前述したように、高電圧デコート回路６０は、実際上方いに平行 な行線３６　ｙ（１−３）に接続されている。さらに高電圧デコード回路６０は 、行線３６　ｙ（１−３）に実際上垂直な列アドレス線２６　（ａ−ｍ）に実際 上平行な複数の高電圧行選択線３４　（ａ−ｃ）を受け入れている。

複数の高電圧選択線３４　（ａ−ｃ）の各々と行線ａｅｙ（ｔ−３）の交差する 位置には、スイッチ　トランジスタ６２　（ａ−Ｃ）がある。スイッチ　トラン ジスタ６２の各々のゲートは、高電圧選択線３４　（ａ−ｃ）の１つに接続され ている。

スイッチ　トランジスタ６２の各々のソース（またはドレイン）は、行線３６ｙ に接続されている。スイッチトランジスタ６２　（ａ−ｃ）の各々のトレイン（ またはソース）は、全部−諸に、高電圧力ップラ６５に接続されている。高電圧 力ップラ６５は、高電圧源２２の出力３８に接続されている。

図３を参照すると、行デコード回路５ｏの１実施例が示されている。行デコード 回路５ｏは、１本の行アドレス線２４ｙと、複数の行選択線３０　（ａ−ｃ）を 受け取り、その出力として３本の行線３６　ｙ（１−３）を発生する。図３に示 した実施例においては、行選択線３０　（ａ−ｃ）の反転、すなわち３０ａ、３ ０ｂ、３０ｃも供給されている。

行線３６　ｙ（１−３）の各々が行選択線３０　（ａ−ｃ）の各々と交差する位 置には、スイッチ　トランジスタ５２　（ａ−ｃＮかある。行線３６　ｙ（１− ３）の各々が行選択線３０　（ａ−ｃ）の反転線の各々と交差する位置には、も う１つの複数のスイッチ　トランジスタ５２　（ａ−ｃ）２がある。

トランジスタ５２　（ａ−ｃ）２の役目は、選択されていない行線３６ｙを放電 させることである。したがって、例えば、行アドレス線２４ｙかハイで、かつ行 選択線３０ａかハイのときは、トランジスタ５２ａ１がオンになりそれによって 行線３６ｙ１をハイにする。このとき、行選択線丁で１と丁］１は共にハイであ る。これらはトランジスタ５２ｂ２と５２０２をオンにし、そのことは線３６ｙ ２と３６ｙ３、選択されていない行線、を引き下げる。

このように、この実施例においては、行線３６のうちの１つか行選択線３０　（ ａ−ｃ）によって選択されているとき、他の２つの選択されていない行線３６は グラウンド電位に保持される。

図４を参照すると、行デコード回路５０の１つの好ましい実施例が示されている 。図４に示されている実施例においては、行線３６　ｙ（１−３）のうちの１つ が選択されると、選択されていない行線３６はグラウンド電位以外の電位に維持 される。その動作は次のとおりである。行アドレス線２４Ｙが活性化されると、 トランジスタ５２（ａ−ｃ）　１のすへてがオンにされる。このことは、行線３ ６ｙ１を、行選択線３０ａ上に存在する電位にする。行線３６ｙ２は、行選択線 ３０ｂ上に存在する電位にされる。行線３６ｙ３は、行選択線３０ｃ上に存在す る電位にされる。

Ｌ會」−−Ｌレイ４０（７）！ＩＪ作 前述したように、好ましい実施例においては、メモリセル４２の各々は、１９９ １年４月９日に提出された米国特許出願６８２，４５９に記載されている方式の ものであり、先に説明した書込み、消去、読出し電圧特性を持つ。各メモリ　セ ル４２のドレインは１本の列アドレス線２６に接続されており、各メモリ　セル ４２のゲートは行線３６ｙｌまたは行線３６ｙ３に接続されており、各メモリ　 セル４２のソースは共通線３６ｙ２に接続されている。各動作に関しては、アレ イ４０は次のように働く。

４去 ある行２４ｙを消去したいときは、行アドレス線コ−２０からのその行アドレス 線２４が活性化される。この説明のために、行アドレス線２４ａが活性化される とする。またゲートが行線２４ａ１に接続されているメモリ　セル４２のすべて を消去するとする。最後に、行デコート回路５０ａは図４に示されている方式で あるとする。

そうすると、行アドレス線２４ａが活性化されたとき、行選択線３０ａもハイで あり、行選択線３０ｂと３０ｃはグラウンド電位に保持される。したがって行線 ３６ａ１かハイになり、行線３６ａ２および３６ａ３がグラウンド電位になる。

行線３６ａｌ上の／’％イの電位はトランジスタ４４ａａｌをオンにし、共通グ ラウンド線３２を共通線３６ａ２に接続する。高電圧デコード回路６０の内部で は、高電圧選択線３４ｃかノ１イであり、トランジスタ６２ｃをオンにする。そ れにより節点３９がノ１イ、すなわちＶｃｃより低いある閾値に上昇させられ、 高電圧力ップラ６５を作動させる。そのため行＄１；１３６ａｌが高電圧源２２ に接続され、高電圧源２２がメモリ　セル４２ａａ１．４２ｂａｌ　・・・４２ ｍａｌの各々のゲートに＋１５ボルトの電位を供給する。これにより、ゲートか 行線３６ａｌに接続されているすへてのメモリ　セル４２か、＋１５ボルトにさ れる。

列アドレス線２６　（ａ−ｍ）はすへてグラウンド電位にされ、それによってメ モリ　セル４２の各々のドレインをグラウンド電位にする。最後に、大抵の半導 体メモリ回路においては、共通線３６ａ２は導電性の拡散線、すなわちかなり電 気抵抗の大きい要素で形成されているので、トランジスタ４４ａａｌによる共通 線３６ａ２の共通グラウンド線３２への接地は、メモリ　セル４２ｘａｌの各々 のソースをますますグラウンド電位にする。もちろん共通線ａ２も金属、ケイ素 化合物またはポリサイドで形成する二ともてきる。共通グラウンド線３２は金属 で形成され、グラウンド電位に対するより大きなコンダクタンスを与える。

この動作においては、隣接行のメモリ　セル４２ｘａ２への影響は次のとおりで ある。

ドレイン−グラウンド電位 ゲート−グラウンド電位 ソース−グラウンド電位 隣接行のメモリ　セル４２の３つの端子はすべて接地されているので、隣接のメ モリ　セルの状態に対する影響すなわち撹乱はない。

メモリ　セルの他の行、例えば行２４ｎに対する撹乱に関しては、メモリ　セル ４２にたいする電圧は次のとおりである。

ドレイン−グラウンド電位 ゲート−グラウンド電位 ソース−グラウンド電位 同様に、セルの３つの端子はすべて接地されているので、フローティングゲート の充電状態への撹乱はない。

１込に 書込みモードにおいても、再び、メモリ　セル４２　（ａ−ｍ）ａｌに書き込む とする。選択された行アドレス線２４ａか電位Ｖｃｃにされる。このことは、ト ランジスタ５２ａｌをオンにする。行選択線３０ａが電位Ｖｔにされ、行選択線 ３０ｂが電位Ｖｃｃにされ、３０Ｃがグラウンド電位に維持される。行選択線３ ０ａ上の＋Ｖｔボルトは行線３６ａ１に伝えられ、Ｖｃｃ−Ｖｔが３６ａ２に伝 えられる。

高電圧選択線３４ｂはトランジスタ６２ｂをオンにするのに十分な電位にされ、 ３４ａと３４ｃはグラウンド電位に維持される。これにより行線３６ａ２が節点 ３９に接続される。節点３９の電圧がＶｃｃ−Ｖｔに上昇させられ、この電圧は 電圧力ップラ６５を作動させる。そのため、約１２ボルトの電位がメモリ　セル ４２　（ａ−ｍ）ａｌの各々のソースに供給される。

このようにして、関係する列アドレス線２６がグラウンド電位または書込み条件 により要求される低い電圧にされたとき、選択されたメモリ　セル４２が書き込 まれる。メモリ　セル４２に書き込みたくないときは、関係する行アドレス線２ ６が約＋５ボルトの電位にされる。

選択されていないセルに対する撹乱は、次のとおりである。

同じ行にあるメモリ　セル４２に対しては、メモリ　セル４２にかかっている電 圧は次のとおりである。

ドレイン：　＋５ボルト ゲート：　＋Ｖｔ ソース：　＋１２ボルト 選択されていないセルのドレイン電圧は５ボルトそしてゲートはＶｔなので、セ ルは切り離され、幾らかのしかし無視することができる撹乱がある。非常に小さ い撹乱なので、仕様で決められた製品寿命を通してその影響に耐える得るように 製品を設計することができる。

すぐ隣りの行２４中のメモリ　セル４２にたいしては、メモリ　セル４２にかか っている電圧は次のとおりである。

ソース：　＋１２ボルト ゲート二　〇ボルト ドレイン：　選択された列では０ボルトまたは低１、’電圧、選択されていない 列テハ＋５ボルト これらの条件のもとで、選択された列のすぐ隣りの行中のこれらのセルは、ゲー ト電圧がグラウンド電位であるため、幾らかのただし無視できる書込み撹乱を受 ける可能性がある。やはり同様に、非常に小さい撹乱なので、仕様で決められた 製品寿命を通してその影響に耐える得るように製品を設計することができる。

他の選択されていないセル、例えばすぐ隣りの付量外の行、例えば行２４ｎ中の セル４２にたいしては、セル４２の電位は次のとおりである。

ドレイン：　＋５ボルトまたは０ボルドー低電圧ゲート：　グラウンド電位 ソース：　グラウンド電位 この条件においては、これらの他の行中の選択されていないセル４２のどれにも 高い電圧がががっていないので、これらのセルのどれにも対しも撹乱はない。

読１０゜ 最後に、セルを読み出すのに必要な電圧は、代表的には、＋２ボルトおよび＋５ ボルトの程度の低い電圧なので、選択されていないセルにおける読出し撹乱も無 視できる。

本発明は、好ましい実施例において、１９９１年４月９日に提出された米国特許 出願６８２，４５９に開示されているフローティングゲート　メモリ　セルを使 用する場合について説明したが、米国特許Ｎｏ、５，０２９゜１３０に開示され ているフローティングゲート　メモリセルも使用できる。その場合には、フロー ティングゲート　メモリ　セルは、次のような動作特性を持つ。

消去　０　＋１５　０ 続出　＋２　＋５　０ アレイ４０にこのようなフローティングゲート　メモリセル４２を使用するため には、ドレインを共通線３６Ｙ２に接続し、ゲートを適宜な行線３６に接続し、 ソースを行アドレス線２６に接続することができる。

上記の説明から分るように、複数の共通線を持ち、そしてさらに付加された行デ コード回路と高電圧デコード回路を持つので、高電圧源を利用することができ、 書込み撹乱は１つの行だけに制限される。もちろん、行デコード回路５０は、行 アドレスデコーダ２０の１部とすることもできる。

補正書の翻訳文提出書 （特許法１８４条の８） 平成６年　９月１３日

Claims (13)

【特許請求の範囲】
1. １．各々が電荷を蓄えるためのフローティングゲートを持つ複数のメモリセルを 持つ、電気的に書込みおよび消去が可能なメモリアレイデバイスであつて、複数 の第１のアドレス線、 複数の第２のアドレス線、 複数の第３のアドレス線、 前記メモリセルの各々は３つの端子を持ち、第１の端子は前記第１のアドレス線 の１つに接続されており、第２の曙子は前記第２のアドレス線の１つに接続され ており、第３の端子は前記第３のアドレス線の１つに接続されている、 高い電圧源を供給するための高電圧源手段、選択された第２のアドレス線に接続 されているメモリセルのフローティングゲートの電荷の消去を引き起こすために 、前記第２のアドレス線のどれかを選択して前記高電圧源手段に接続するための 手段、および選択された第３のアドレス線に接続されているメモリセルのフロー ティングゲートヘの電荷の書き込みを引き起こすために、前記第３のアドレス線 のどれかを選択して前記高電圧源手段に接続するための手段を含むデバイス。
2. ２．前記複数の第１のアドレス線に実際上平行な、かつ前記第３のアドレス線の 各々と交差するグラウンド線、前記第３のアドレス線の各々を前記グラウンド線 に接続するためのスイッチ手段 をさらに含む請求項１のデバイス。
3. ３．前記スイッチ手段がさらに 各々が第３のアドレス線の１つを前記グラウンド線に接続する複数のトランジス タ手段 を含む請求項２のデバイス。
4. ４．各々が電荷を蓄えるためのフローティングゲートを持つ複数のメモリセルを 持つ、電気的に書込みおよび消去が可能なメモリアレイデバイスであつて、複数 の第１のアドレス線、 複数の第２のアドレス線、 複数の第３のアドレス線、 前記メモリセルの各々は３つの端子を持ち、第１の端子は前記第１のアドレス線 の１つに接続されており、第２の端子は前記第２のアドレス線の１つに接続され ており、第３の端子は前記第３のアドレス線の１つに接続されている、 第２のアドレス線のうちの関係する線および第３のアドレス線が、関係する第１ のアドレス線の電位よりも高く、前記第３のアドレス線に加えられる電位が第２ のアドレス線のうちの前記関係する線に加えられる電位よりも高い、第１の予め 決められた電位に上昇させられたとき急激な電位の低下によって発生させられる ホットエレクトロンをメモリセルのフローティングゲートに注入するための手段 、 関係する第２のアドレス線が関係する第１のアドレス線よりも高い第２の予め決 められた電位に上昇させられたときフローティングゲートから前記第２の端子へ のＰＯｗｌｃｒ−Ｎｏｒｄｈｅｉｍトンネリングを誘屈するための手段 を含むデバイス。
5. ５．前記第１のアドレス線が列アドレス線であり、前記第２のアドレス線が行ア ドレス線であり、前記第３のアドレス線が共通アドレス線であり、かつ複数の列 アドレス線のうちの１つと複数の行アドレス線のうちの１つの組合せがそれぞれ 複数のメモリセルのうちの異なる１つを指定する請求項４のデバイス。
6. ６．前記複数の列アドレス線が実際上互いに平行であり、前記複数の行アドレス 線が実際上互いに平行であり、かつ前記列アドレス線が前記行アドレス線に実際 上垂直である請求項５のデバイス。
7. ７．前記複数の共通アドレス線の各々が関係する１本の行アドレス線を持ち、そ れに対して実際上平行であり、かつ前記関係する行アドレス線が接続されている メモリセルの第３の端子に接続する請求項６のデバイス。
8. ８．前記複数の共通アドレス線の各々が２本の関係する行アドレス線を持ち、そ れらの間に配置されており、かつそれらに対して実際上平行であり、さらに前記 共通アドレス線が前記関係する行アドレス線が接続されているメモリセルの第３ の端子に接続する請求項６のデバイス。
9. ９．前記複数の列アドレス線と実際上平行であり、前記共通アドレス線の各々と 交差する複数のグラウンド線と、前記共通アドレス線の各々を前記グラウンド線 の各々に接続するためのスイッチ手段 をさらに含む請求項８のデバイス。
10. １０．前記スイッチ手段がさらに それぞれが共通アドレス線の１つを前記グラウンド線に接続するための複数のト ランジスタ手段を含み、前記トランジスタ手段の各々がさらに 前記グラウンド線に接続されているソース、前記共通アドレス線に接続されてい るドレイン、関係する行アドレス線に接続されているゲートを含む請求項９のデ バイス。
11. １１．前記グラウンド線が金属で形成されている請求項１０のデバイス。
12. １２．前記共通アドレス線の各々が、金属、拡散、ケイ素化合物またはポリサイ ドで形成されている請求項１１のデバイス。
13. １３．前記共通アドレス線の各々が、金属、拡散、ケイ素化合物またはポリサイ ドで形成されている請求項８のデバイス。