JPH0750463A - プリント基板の活線挿抜回路 - Google Patents
プリント基板の活線挿抜回路Info
- Publication number
- JPH0750463A JPH0750463A JP5197253A JP19725393A JPH0750463A JP H0750463 A JPH0750463 A JP H0750463A JP 5197253 A JP5197253 A JP 5197253A JP 19725393 A JP19725393 A JP 19725393A JP H0750463 A JPH0750463 A JP H0750463A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- terminal
- control means
- inrush current
- switches
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 負荷抵抗，負荷容量に影響されないようにす
る。 【構成】 電源投入時、突入電流を制限するための突入
電流制限手段８と、本突入電流の最終値である通常の消
費電流値まで徐々に上げていくよう突入電流制限手段８
を制御するプログラマブルな活線挿抜制御手段９から構
成される。これは、負荷抵抗１，負荷容量２に影響され
ない活線挿抜方式であるため回路が標準化され、さらに
急峻な電流変化を抑えることで、システムの信頼性が向
上する。
る。 【構成】 電源投入時、突入電流を制限するための突入
電流制限手段８と、本突入電流の最終値である通常の消
費電流値まで徐々に上げていくよう突入電流制限手段８
を制御するプログラマブルな活線挿抜制御手段９から構
成される。これは、負荷抵抗１，負荷容量２に影響され
ない活線挿抜方式であるため回路が標準化され、さらに
急峻な電流変化を抑えることで、システムの信頼性が向
上する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル構内交換機
等に用いられているオンラインでの保守作業を可能とす
るために必要なプリント基板の活線挿抜回路に関するも
のである。
等に用いられているオンラインでの保守作業を可能とす
るために必要なプリント基板の活線挿抜回路に関するも
のである。
【０００２】
【従来の技術】図３はプリント基板全体の回路をモデル
化した従来の活線挿抜回路図を示す。図３において、１
は図示せざるプリント基板に実装された半導体やディス
クリート部品からなる負荷抵抗、２はプリント基板に実
装された電解コンデンサやバイパスコンデンサ等からな
る負荷容量、３はプリント基板のオンライン増設時にプ
リント基板に流れ込む突入電流を制限する突入電流制限
抵抗、４はプリント基板に電源を供給する電源ピンＡ、
５はグランドピンＧ、６はプリント基板のオンライン増
設時に電源ピンＡよりも遅れて電源が供給される電源ピ
ンＢ、７は、プリント基板のオンライン増設時に、電源
ピンＢよりも遅れて挿入される他のプリント基板とのイ
ンタフェース信号用の信号ピンＳである。ここで、電源
ピンＡ，グランドピンＧ，電源ピンＢ，信号ピンＳの端
子の長さの関係は、次のようになっている。
化した従来の活線挿抜回路図を示す。図３において、１
は図示せざるプリント基板に実装された半導体やディス
クリート部品からなる負荷抵抗、２はプリント基板に実
装された電解コンデンサやバイパスコンデンサ等からな
る負荷容量、３はプリント基板のオンライン増設時にプ
リント基板に流れ込む突入電流を制限する突入電流制限
抵抗、４はプリント基板に電源を供給する電源ピンＡ、
５はグランドピンＧ、６はプリント基板のオンライン増
設時に電源ピンＡよりも遅れて電源が供給される電源ピ
ンＢ、７は、プリント基板のオンライン増設時に、電源
ピンＢよりも遅れて挿入される他のプリント基板とのイ
ンタフェース信号用の信号ピンＳである。ここで、電源
ピンＡ，グランドピンＧ，電源ピンＢ，信号ピンＳの端
子の長さの関係は、次のようになっている。
【０００３】電源ピンＡ＝グランドピンＧ ＞ 電源ピン
Ｂ ＞ 信号ピンＳ 以上のように構成されたプリント基板をディジタル構内
交換機等の装置における基板実装用ラックのマザーボー
ド(図略)へオンライン増設する場合の動作について説明
する。
Ｂ ＞ 信号ピンＳ 以上のように構成されたプリント基板をディジタル構内
交換機等の装置における基板実装用ラックのマザーボー
ド(図略)へオンライン増設する場合の動作について説明
する。
【０００４】まず最初に、端子の長さからして電源ピン
Ａ(４)とグランドピンＧ(５)からマザーボードに接触
し、電源ピンＡ(４)から突入電流制限抵抗３を介して負
荷容量２へ電流が流れる。その後、電流は突入電流制限
抵抗３と負荷抵抗１で決定される電流値に落ち着く。次
に電源ピンＢ(６)が接続され、負荷に必要な電圧が供給
され、最後に信号ピンＳ(７)が接続される。
Ａ(４)とグランドピンＧ(５)からマザーボードに接触
し、電源ピンＡ(４)から突入電流制限抵抗３を介して負
荷容量２へ電流が流れる。その後、電流は突入電流制限
抵抗３と負荷抵抗１で決定される電流値に落ち着く。次
に電源ピンＢ(６)が接続され、負荷に必要な電圧が供給
され、最後に信号ピンＳ(７)が接続される。
【０００５】以上の動作における電流をＩで表すと(数
１)のようになる。(数１)において、Ｅは電源ピンＡお
よび電源ピンＢに加わる電源の定格電圧値、Ｒは負荷抵
抗１の抵抗値、Ｃは負荷容量２の容量値、ＲＬは突入電
流制限抵抗３の抵抗値である。
１)のようになる。(数１)において、Ｅは電源ピンＡお
よび電源ピンＢに加わる電源の定格電圧値、Ｒは負荷抵
抗１の抵抗値、Ｃは負荷容量２の容量値、ＲＬは突入電
流制限抵抗３の抵抗値である。
【０００６】
【数１】 Ｉ＝(Ｅ／ＲＬ)×EXP(−αt)＋Ｅ／(ＲＬ＋Ｒ)×(１−EXP(−αt)) ただし、 α＝(ＲＬ＋Ｒ)／(ＲＬ×Ｒ×Ｃ) また、図４は時間ｔに対する電流Ｉのグラフを示す。時
刻ｔ＝０(実際にはｔ＞０)での電流Ｉは、突入電流制限
抵抗３でＥ／ＲＬに制限され、負荷容量２がチャージア
ップされるに従い、その電流値は下降し、最終的にＥ／
(ＲＬ＋Ｒ)になる。このときの時刻をＴ1とする。その
後、時刻Ｔ2で電源ピンＢが接続されると突入電流制限
抵抗３が切り離され、Ｅ／Ｒの電流が急峻に流れ出す。
刻ｔ＝０(実際にはｔ＞０)での電流Ｉは、突入電流制限
抵抗３でＥ／ＲＬに制限され、負荷容量２がチャージア
ップされるに従い、その電流値は下降し、最終的にＥ／
(ＲＬ＋Ｒ)になる。このときの時刻をＴ1とする。その
後、時刻Ｔ2で電源ピンＢが接続されると突入電流制限
抵抗３が切り離され、Ｅ／Ｒの電流が急峻に流れ出す。
【０００７】図４より突入電流制限抵抗３の値は、以下
に示す条件にて決定される。まず、第１に突入電流制限
抵抗３は、電源ピンＡに与えられる定格電圧値に影響を
与えないレベルまで電流制限できる必要がある。第２に
突入電流制限抵抗３と負荷容量２で決定される時定数
は、突入電流を制限する目的からして時刻Ｔ2以下でな
ければならない。通常、Ｔ2は保守者のプリント基板を
挿入する速さによるが、約500msec程度と予想される。
第３に時刻Ｔ1以降、突入電流制限抵抗３には、負荷抵
抗１との関係で決まる電圧および電流がかかるので、負
荷抵抗１に応じた定格値を決定する必要がある。
に示す条件にて決定される。まず、第１に突入電流制限
抵抗３は、電源ピンＡに与えられる定格電圧値に影響を
与えないレベルまで電流制限できる必要がある。第２に
突入電流制限抵抗３と負荷容量２で決定される時定数
は、突入電流を制限する目的からして時刻Ｔ2以下でな
ければならない。通常、Ｔ2は保守者のプリント基板を
挿入する速さによるが、約500msec程度と予想される。
第３に時刻Ｔ1以降、突入電流制限抵抗３には、負荷抵
抗１との関係で決まる電圧および電流がかかるので、負
荷抵抗１に応じた定格値を決定する必要がある。
【０００８】
【発明が解決しようとする課題】このような従来のプリ
ント基板の活線挿抜回路では、負荷抵抗および負荷容量
に左右される。すなわち、プリント基板の消費電流に応
じた抵抗値を選択しなければならないという欠点があ
る。また、図４に示すように電流が階段状に変化しノイ
ズの発生源になり、システムの信頼性に支障をきたすこ
とも予想される。
ント基板の活線挿抜回路では、負荷抵抗および負荷容量
に左右される。すなわち、プリント基板の消費電流に応
じた抵抗値を選択しなければならないという欠点があ
る。また、図４に示すように電流が階段状に変化しノイ
ズの発生源になり、システムの信頼性に支障をきたすこ
とも予想される。
【０００９】本発明は上記課題を解決するもので、負荷
抵抗および負荷容量に影響されることのないプリント基
板の活線挿抜回路を提供することを目的としている。
抵抗および負荷容量に影響されることのないプリント基
板の活線挿抜回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明は上記目的を達成
するために、最長の端子は第１の電源端子と共通のグラ
ンド端子、最短の端子は信号用端子、中間長の端子は第
２の電源端子とする３種の長さの端子を有するコネクタ
と複数デバイスの負荷抵抗分と負荷容量分からなるプリ
ント基板において、抵抗とスイッチを直列に接続した複
数の突入電流制限器と１つのスイッチを複数並列接続
し、その両端を電源ラインの入出力とし、前記電源ライ
ン入力には前記第２の電源端子を、前記電源ライン出力
には前記負荷抵抗分と負荷容量分の電源入力端子を接続
する突入電流制限手段と、前記第１の電源端子からイン
ダクタンスを介して電源を入力して動作し、前記第２の
電源端子を接続して電源電圧監視を行い、前記突入電流
制限手段の複数スイッチを開閉する制御出力を有する活
線挿抜制御手段を有することを特徴とする。
するために、最長の端子は第１の電源端子と共通のグラ
ンド端子、最短の端子は信号用端子、中間長の端子は第
２の電源端子とする３種の長さの端子を有するコネクタ
と複数デバイスの負荷抵抗分と負荷容量分からなるプリ
ント基板において、抵抗とスイッチを直列に接続した複
数の突入電流制限器と１つのスイッチを複数並列接続
し、その両端を電源ラインの入出力とし、前記電源ライ
ン入力には前記第２の電源端子を、前記電源ライン出力
には前記負荷抵抗分と負荷容量分の電源入力端子を接続
する突入電流制限手段と、前記第１の電源端子からイン
ダクタンスを介して電源を入力して動作し、前記第２の
電源端子を接続して電源電圧監視を行い、前記突入電流
制限手段の複数スイッチを開閉する制御出力を有する活
線挿抜制御手段を有することを特徴とする。
【００１１】
【作用】本発明によれば上記した構成により、前記プリ
ント基板のオンライン増設時、最初に電源が投入される
活線挿抜制御手段により、突入電流制限手段の複数のス
イッチを制御して適切な制限電流値になるように設定
し、次に電源が投入される第２の電源端子の電圧監視を
行い、所定の電圧が投入された後は、時間経過に対して
突入電流を制御する抵抗値が順次減少し、最終的に抵抗
値が零となるようにした。
ント基板のオンライン増設時、最初に電源が投入される
活線挿抜制御手段により、突入電流制限手段の複数のス
イッチを制御して適切な制限電流値になるように設定
し、次に電源が投入される第２の電源端子の電圧監視を
行い、所定の電圧が投入された後は、時間経過に対して
突入電流を制御する抵抗値が順次減少し、最終的に抵抗
値が零となるようにした。
【００１２】
【実施例】図１は本発明の一実施例におけるプリント基
板の活線挿抜回路図、図２は図１の活線挿抜回路の時間
に対する突入電流値のグラフである。
板の活線挿抜回路図、図２は図１の活線挿抜回路の時間
に対する突入電流値のグラフである。
【００１３】図１において、前記図３に示す従来例と同
じ構成要素には同じ符号を付し、その説明を省略する。
じ構成要素には同じ符号を付し、その説明を省略する。
【００１４】図１の８は、Ｒ1〜Ｒnの複数の抵抗とＳＷ
1〜ＳＷnの複数のスイッチをそれぞれ同番号の抵抗とス
イッチを直列接続して複数の突入電流制限器とし、さら
に、これらとスイッチＳＷn＋１を並列接続し、その両
端を電源ラインの入出力とし、電源ライン入力には電源
ピンＢ(６)を、電源ライン出力には負荷抵抗２と負荷容
量１の電源入力端子を接続する突入電流制限手段であ
る。９は電源ピンＢ(６)を接続して電源電圧監視を行
い、前記突入電流制限手段８の複数のスイッチを開閉す
る制御出力を有する活線挿抜制御手段である。本活線挿
抜制御手段９の電源は、電源ピンＡ(４)からインダクタ
ンス10を介して供給される。
1〜ＳＷnの複数のスイッチをそれぞれ同番号の抵抗とス
イッチを直列接続して複数の突入電流制限器とし、さら
に、これらとスイッチＳＷn＋１を並列接続し、その両
端を電源ラインの入出力とし、電源ライン入力には電源
ピンＢ(６)を、電源ライン出力には負荷抵抗２と負荷容
量１の電源入力端子を接続する突入電流制限手段であ
る。９は電源ピンＢ(６)を接続して電源電圧監視を行
い、前記突入電流制限手段８の複数のスイッチを開閉す
る制御出力を有する活線挿抜制御手段である。本活線挿
抜制御手段９の電源は、電源ピンＡ(４)からインダクタ
ンス10を介して供給される。
【００１５】なお、グランドピンＧ(５)は、活線挿抜制
御手段９，負荷抵抗１，負荷容量２の電流帰還路であ
る。
御手段９，負荷抵抗１，負荷容量２の電流帰還路であ
る。
【００１６】以上のように構成されたプリント基板をデ
ィジタル構内交換機等の装置における基板実装用ラック
のマザーボードへオンライン増設する場合の動作につい
て説明する。
ィジタル構内交換機等の装置における基板実装用ラック
のマザーボードへオンライン増設する場合の動作につい
て説明する。
【００１７】まず最初に、端子の長さからして電源ピン
Ａ(４)とグランドピンＧ(５)からマザーボード(図略)に
接触し、電源ピンＡ(４)からインダクタンス10を介して
活線挿抜制御手段９の電源端子へ電流が流れ、定格電圧
になると活線挿抜制御手段９が動作を開始する。このと
き、インダクタンス10より活線挿抜制御手段９への突入
電流は十分抑制されるものとする。
Ａ(４)とグランドピンＧ(５)からマザーボード(図略)に
接触し、電源ピンＡ(４)からインダクタンス10を介して
活線挿抜制御手段９の電源端子へ電流が流れ、定格電圧
になると活線挿抜制御手段９が動作を開始する。このと
き、インダクタンス10より活線挿抜制御手段９への突入
電流は十分抑制されるものとする。
【００１８】動作を開始した活線挿抜制御手段９は、突
入電流制限手段８のスイッチＳＷ1〜ＳＷn＋１を制御し
て突入電流が抑えられるべき値になるように設定し、電
源ピンＢ(６)の電圧を監視する。ここで、スイッチの設
定方法について簡単に説明する。例えば、抵抗Ｒ1が電
源ピンＢ(６)から負荷抵抗１および負荷容量２に供給さ
れる電流を制限するのに最適な値であれば、ＳＷ1をオ
ン状態にする。また複数のスイッチＳＷ1〜ＳＷnをオン
にすることで容易に最適な抵抗値を実現できる。
入電流制限手段８のスイッチＳＷ1〜ＳＷn＋１を制御し
て突入電流が抑えられるべき値になるように設定し、電
源ピンＢ(６)の電圧を監視する。ここで、スイッチの設
定方法について簡単に説明する。例えば、抵抗Ｒ1が電
源ピンＢ(６)から負荷抵抗１および負荷容量２に供給さ
れる電流を制限するのに最適な値であれば、ＳＷ1をオ
ン状態にする。また複数のスイッチＳＷ1〜ＳＷnをオン
にすることで容易に最適な抵抗値を実現できる。
【００１９】次に、時刻Ｔ2で電源ピンＢ(６)が接続さ
れると、これを検知した活線挿抜制御手段９は時刻Ｔ3
まで、時間経過に対して突入電流を制御する抵抗値が順
次減少し、最終的に抵抗値が零となるように突入電流制
限手段８の複数のスイッチＳＷ1〜ＳＷn＋１を制御す
る。このときの電流をＩで表す従来の(数１)において、
突入電流制限抵抗ＲＬの値を時間ｔの関数とすればよ
い。
れると、これを検知した活線挿抜制御手段９は時刻Ｔ3
まで、時間経過に対して突入電流を制御する抵抗値が順
次減少し、最終的に抵抗値が零となるように突入電流制
限手段８の複数のスイッチＳＷ1〜ＳＷn＋１を制御す
る。このときの電流をＩで表す従来の(数１)において、
突入電流制限抵抗ＲＬの値を時間ｔの関数とすればよ
い。
【００２０】図２に示す時間ｔに対する電流Ｉのグラフ
において、時刻Ｔ2以前では、負荷抵抗１および負荷容
量２が接続されていないので電流は流れない。
において、時刻Ｔ2以前では、負荷抵抗１および負荷容
量２が接続されていないので電流は流れない。
【００２１】時刻ｔ＝Ｔ2での電流Ｉは、上記の例で説
明すると、Ｅ／Ｒ1(Ｅは電源ピンＢに印加される電圧)
に制限される。その後、突入電流制限手段８の抵抗値が
経過時間に対して減少し、最終的に零となるので、図２
に示すように時刻Ｔ2から時刻Ｔ3の間で電流Ｉは徐々に
上昇し、時刻Ｔ3で突入電流制限手段８の抵抗値が零に
なると、Ｅ／Ｒ(Ｒは負荷抵抗１の抵抗値)の定常電流値
となる。
明すると、Ｅ／Ｒ1(Ｅは電源ピンＢに印加される電圧)
に制限される。その後、突入電流制限手段８の抵抗値が
経過時間に対して減少し、最終的に零となるので、図２
に示すように時刻Ｔ2から時刻Ｔ3の間で電流Ｉは徐々に
上昇し、時刻Ｔ3で突入電流制限手段８の抵抗値が零に
なると、Ｅ／Ｒ(Ｒは負荷抵抗１の抵抗値)の定常電流値
となる。
【００２２】ここで、従来例の突入電流制限抵抗３の決
定条件と比較すると、まず第１に突入電流制限手段８で
実現される抵抗値は、電源ピンＡに与えられる定格電圧
値に影響を与えないレベルまで電流制限できる必要があ
るが、スイッチＳＷ1〜ＳＷnの設定で広範囲に対応でき
る。第２に突入電流制限手段８で実現される抵抗値と負
荷容量２で決定される時定数は、保守者のプリント基板
を挿入する速さに左右されない。第３に突入電流制限手
段８の抵抗Ｒ1〜Ｒnは、負荷抵抗１との関係で決まる電
圧および電流がかかるが、電圧と電流の積の関係を一定
に保つように制御できるので負荷抵抗１に依存すること
がない。
定条件と比較すると、まず第１に突入電流制限手段８で
実現される抵抗値は、電源ピンＡに与えられる定格電圧
値に影響を与えないレベルまで電流制限できる必要があ
るが、スイッチＳＷ1〜ＳＷnの設定で広範囲に対応でき
る。第２に突入電流制限手段８で実現される抵抗値と負
荷容量２で決定される時定数は、保守者のプリント基板
を挿入する速さに左右されない。第３に突入電流制限手
段８の抵抗Ｒ1〜Ｒnは、負荷抵抗１との関係で決まる電
圧および電流がかかるが、電圧と電流の積の関係を一定
に保つように制御できるので負荷抵抗１に依存すること
がない。
【００２３】
【発明の効果】以上説明したように、本発明のプリント
基板の活線挿抜回路は、プリント基板のオンライン増設
時、最初に電源が投入される活線挿抜制御手段により、
突入電流制限手段の複数のスイッチを制御して適切な制
限電流値になるように設定し、次に電源が投入される第
２の電源端子の電圧監視を行い、所定の電圧が投入され
た後は、時間経過に対して突入電流を制御する抵抗値が
順次減少し、最終的に抵抗値が零となるようにしたの
で、プリント基板の負荷抵抗および負荷容量に左右され
ない標準化された活線挿抜回路であり、従来例にあった
電流の急峻な変化を抑えることが可能で信頼性の高いシ
ステムを提供することができる。
基板の活線挿抜回路は、プリント基板のオンライン増設
時、最初に電源が投入される活線挿抜制御手段により、
突入電流制限手段の複数のスイッチを制御して適切な制
限電流値になるように設定し、次に電源が投入される第
２の電源端子の電圧監視を行い、所定の電圧が投入され
た後は、時間経過に対して突入電流を制御する抵抗値が
順次減少し、最終的に抵抗値が零となるようにしたの
で、プリント基板の負荷抵抗および負荷容量に左右され
ない標準化された活線挿抜回路であり、従来例にあった
電流の急峻な変化を抑えることが可能で信頼性の高いシ
ステムを提供することができる。
【図１】本発明の一実施例におけるプリント基板の活線
挿抜回路図である。
挿抜回路図である。
【図２】図１の時間に対する突入電流値のグラフであ
る。
る。
【図３】従来のプリント基板の活線挿抜回路図である。
【図４】図３の時間に対する突入電流値のグラフであ
る。
る。
１…負荷抵抗、 ２…負荷容量、 ３…突入電流制限抵
抗、 ４…電源ピンＡ、５…グランドピンＧ、 ６…電
源ピンＢ、 ７…信号ピンＳ、 ８…突入電流制限手
段、 ９…活線挿抜制御手段、 10…インダクタンス。
抗、 ４…電源ピンＡ、５…グランドピンＧ、 ６…電
源ピンＢ、 ７…信号ピンＳ、 ８…突入電流制限手
段、 ９…活線挿抜制御手段、 10…インダクタンス。
Claims (1)
- 【請求項１】 最長の端子は第１の電源端子と共通のグ
ランド端子、最短の端子は信号用端子、中間長の端子は
第２の電源端子とする３種の長さの端子を有するコネク
タと複数デバイスの負荷抵抗分と負荷容量分からなるプ
リント基板において、抵抗とスイッチを直列に接続した
複数の突入電流制限器と１つのスイッチを複数並列接続
し、その両端を電源ラインの入出力とし、前記電源ライ
ン入力には前記第２の電源端子を、前記電源ライン出力
には前記負荷抵抗分と負荷容量分の電源入力端子を接続
する突入電流制限手段と、前記第１の電源端子からイン
ダクタンスを介して電源を入力して動作し、前記第２の
電源端子を接続して電源電圧監視を行い、前記突入電流
制限手段の複数スイッチを開閉する制御出力を有する活
線挿抜制御手段を有することを特徴とするプリント基板
の活線挿抜回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5197253A JPH0750463A (ja) | 1993-08-09 | 1993-08-09 | プリント基板の活線挿抜回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5197253A JPH0750463A (ja) | 1993-08-09 | 1993-08-09 | プリント基板の活線挿抜回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0750463A true JPH0750463A (ja) | 1995-02-21 |
Family
ID=16371397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5197253A Pending JPH0750463A (ja) | 1993-08-09 | 1993-08-09 | プリント基板の活線挿抜回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750463A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960706216A (ko) * | 1994-08-24 | 1996-11-08 | 요트.게.아. 롤페즈 | 과도전압 억제 수단을 포함하는 장치(Apparatus comprising transient voltage suppression means) |
| JP2012252483A (ja) * | 2011-06-02 | 2012-12-20 | Yokogawa Electric Corp | Ｉ／ｏモジュールおよびそれを用いた２重化システム |
| CN107015494A (zh) * | 2016-01-27 | 2017-08-04 | 上海和辉光电有限公司 | 多路电压源电路 |
-
1993
- 1993-08-09 JP JP5197253A patent/JPH0750463A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960706216A (ko) * | 1994-08-24 | 1996-11-08 | 요트.게.아. 롤페즈 | 과도전압 억제 수단을 포함하는 장치(Apparatus comprising transient voltage suppression means) |
| JP2012252483A (ja) * | 2011-06-02 | 2012-12-20 | Yokogawa Electric Corp | Ｉ／ｏモジュールおよびそれを用いた２重化システム |
| CN107015494A (zh) * | 2016-01-27 | 2017-08-04 | 上海和辉光电有限公司 | 多路电压源电路 |
| CN107015494B (zh) * | 2016-01-27 | 2020-10-16 | 上海和辉光电有限公司 | 多路电压源电路 |
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